WO2004021445A1 - 二重ゲート型ｍｏｓ電界効果トランジスタ及びその作製方法 - Google Patents

二重ゲート型ｍｏｓ電界効果トランジスタ及びその作製方法 Download PDF

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WO2004021445A1
WO2004021445A1 PCT/JP2003/010933 JP0310933W WO2004021445A1 WO 2004021445 A1 WO2004021445 A1 WO 2004021445A1 JP 0310933 W JP0310933 W JP 0310933W WO 2004021445 A1 WO2004021445 A1 WO 2004021445A1
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channel
area
conductivity type
gate
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PCT/JP2003/010933
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Meishoku Masahara
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National Institute Of Advanced Industrial Science And Technology
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Definitions

  • the present invention relates to a so-called double-gate type MOS field-effect transistor (hereinafter, referred to as a MOS transistor) in which a channel in which electrons travel is sandwiched between a pair of gates via a gate insulating film in a direction perpendicular to the electron travel direction.
  • MOSFET sometimes simply referred to as "element"
  • fabrication method MOSFET
  • the horizontal double-gate M0SFET20 shown in Fig. 9 (A) is basically used as a construction substrate.
  • An S0I (Silicon On Insulator) substrate 21 is used, a part of the surface silicon (Si) layer 23 on the oxide film 22 is used as a channel 24, and appropriate impurities are introduced into both sides in the lateral direction. Source 25 and drain 26, respectively.
  • the first gate G1 faces the channel 24 via the gate insulating film 27, and on the other side of the channel, the substrate 21 forms the second gate G2.
  • the source 25 and the drain 26 are respectively provided with appropriate extraction electrodes Es and Ed penetrating the surface insulating film layer, and the second gate G2 is generally provided with a second extraction electrode Eg2 simply attached to the back surface of the substrate. Although not shown, a suitable lead electrode is also provided on the first gate electrode G1.
  • a long columnar body rising up on the substrate 31 is formed by dry etching, and a part along the height direction is defined as a channel 32, which is sandwiched from above and below.
  • a drain 33 and a source 34 (generally, the upper side of the columnar body is used as a drain) into which an appropriate impurity is introduced as described above are provided.
  • Cover with 35 and provide first and second gates Gl, G2 so as to be in contact with it.
  • the silicon thin film on which the channel is to be formed is not thinned to a considerable extent, the original effect of the double gate type is impaired. Is limited, and even if various existing etching technologies are used, There is a situation where thinning cannot be achieved.
  • the drain and source regions are eventually formed in the thinned portion, but the low resistance and the thinned portion have a contradictory relationship. The thinner the film, the smaller the volume of the drain and source regions and the higher the resistance, which adversely affects device characteristics. This can be said to be a drawback due to the structural principle.
  • the lower gate insulating film desired for the channel is provided by the S0I substrate in the first place, it is difficult to reduce the thickness of the film itself with good controllability. In addition, it is actually difficult to eliminate unevenness in the thickness of the upper and lower gate insulating films with high accuracy. This, in turn, makes it difficult to make the upper gate length and the lower gate length the same. After all, it can be said that this lateral device has more problems due to structural constraints than problems in the fabrication method.
  • the vertical element 30 has few restrictions in structural principle.
  • existing fabrication methods are too problematic.
  • dry etching is used to make the pillars, but the width, that is, the thickness of the channel, is ultimately determined by the etching system, so that the pillars cannot always be formed with high precision and extremely narrow pillar width.
  • the upper portion of the columnar body having such a narrow width generally serves as the drain 33 as it is, the volume is still insufficient, and for the same reason as the horizontal element, the higher the width, the higher the resistance.
  • the channel since the channel is eventually cut out by dry etching, the channel tends to be damaged by etching, resulting in impaired device characteristics.
  • the present invention has been made from such a viewpoint, and it is an object of the present invention to propose a high-performance double-gate type MOS field-effect transistor and a manufacturing method capable of providing the same.
  • a source and a drain provided at each end of a channel and electrically connected to the channel is referred to as a first channel region, and the other is referred to as a second channel region # 1.
  • a source is provided on the substrate side, and a drain is provided above the standing channel. In principle, either source or drain may be used in the M0SFET structure.
  • the present invention provides, as a channel, a narrow columnar body rising from a semiconductor substrate, and a pair of gates facing each other via a gate insulating film from both sides of the channel in a direction orthogonal to the electron traveling direction in the channel.
  • the narrow columnar body is provided at the upper end with a first channel region that is either a drain or a source, and at the lower end with a second channel region that is the other of the drain and the source.
  • Vertical double-gate type MOS field-effect transistor wherein the width of the narrow columnar body described above is the thickness of a channel sandwiched between a pair of gates via a gate insulating film.
  • the thickness of the insulating film between the gate and the second channel region and the thickness of the gate and the first Double gate characterized in that the thickness of the insulating film between the channel regions is increased A type MOS field effect transistor is also proposed.
  • a narrow columnar body erecting from the semiconductor substrate is used as a channel, and both sides of the channel are separated from each other in a direction perpendicular to the electron traveling direction in the channel. It has a pair of gates facing each other via a gate insulating film, and a first channel which is either a drain or a source on the upper end side of the narrow columnar body.
  • a first channel end region should be formed in the main process on a semiconductor substrate in the future.
  • a method for fabricating transistors is proposed.
  • the conductivity type of ions to be implanted to form the ion-implanted damaged region is the substrate conductivity type. It is also possible to propose a configuration in which the ion implantation damaged region is used substantially as it is as the first channel region even after completion of the device.
  • the conductivity type of the ions implanted to form the ion-implanted damaged region is the same as the substrate conductivity type.
  • the conductivity is opposite to the substrate conductivity type.
  • the first channel region may be formed by introducing a type impurity.
  • the second channel age shell region has the above-mentioned substrate conductivity type in the predetermined area area before the formation of the columnar body, after the formation of the columnar body and before the formation of the columnar body by the introduction of impurities of the conductivity type opposite to the substrate conductivity type. May be formed simultaneously with the ion implantation of the opposite conductivity type.
  • the second channel cage area also forms the first channel box area. Together with the ion-implanted damage region in the area to be expected, it can also function as an ion-implantation-damaged region having high resistance to etching, and can be used as an etching mask when the columnar body is formed by jet etching.
  • the region to be the second channel box region before the columnar body is formed, ion implantation of the same conductivity type as that of the substrate conduction type is performed, and the ion implantation damage region having resistance to wet etching is formed. It can also be.
  • the region to be the second channel end region together with the ion-implanted damaged region in the area where the first channel end region is to be formed, has a high level of resistance when the columnar body is formed by wet etching.
  • impurities of a conductivity type opposite to the conductivity type of the substrate are introduced into the mask to finally form a second channel region.
  • the second channel transition region the force formed by the introduction of impurities of the conductivity type opposite to the substrate conductivity type after the formation of the columnar body, and the formation of the substrate to the above-mentioned planned area region before the formation of the columnar body.
  • the second channel is formed at the same time as the ion implantation of the conductivity type opposite to the conductivity type and before the gate insulating film is formed after the formation of the columnar body, the second channel is subjected to a heat treatment at a relatively high temperature. After activating the impurity in the S region and electrically contacting the second channel region with at least the lower part of the columnar body, a gate insulating film of a high dielectric constant thin film can be formed by a relatively low-temperature process.
  • the positive resist and the negative resist may be used in some cases, and the inventions described in each claim of the present invention can be appropriately combined depending on which method is used.
  • the area of the area on the semiconductor substrate where the ions are to be implanted is defined such that the surface is exposed to the opening formed by patterning the positive resist formed on the semiconductor substrate.
  • One method is to form the columnar body below the planned area which is assumed to be the ion implantation damaged area by performing an ion etching after removing the positive resist after the ion implantation and then performing an etching. It is.
  • the predetermined area is a force
  • a semiconductor which is an area cut out by a dry or pre-etching of the semiconductor substrate after exposing the predetermined area using a negative resist.
  • the oxide film formed on the substrate is patterned into an area corresponding to the predetermined area using a negative resist, and the remaining oxide film after the removal of the negative resist is subjected to dry etching or dry etching as a mask. Is an area region cut out by etching, and there is a negative resist remaining on the planned area region! /, Ion implantation into the planned area region by ion implantation after removing the oxide film mask After forming the damaged area, a columnar body may be formed under the planned area area which has been set as the ion implantation damaged area by etching.
  • the concentration of the ion implantation to form an ion implantation damage region for a typical silicon substrate, at least 10 13 / cm- 2 or more, preferably may be 10 14 I Paiganma 2 or more implantation concentration.
  • this value is almost always desirable, and even if not, the concentration at which at least the ion-implanted damaged region exhibits sufficient etching resistance during the subsequent etching of the semiconductor substrate by etching is required. Can be determined experimentally.
  • FIG. 1 (A) is an explanatory view of a step of performing ion implantation which is a characteristic step of the first example of the method of manufacturing a double-gate type MOS field effect transistor according to the present invention.
  • FIG. 1 (B) is an explanatory view of a step taken after FIG. 1 (A).
  • FIG. 1 (C) is an explanatory view of an ion implantation step which is a special step in the second example of the method for manufacturing a double-gate type MOS field effect transistor according to the present invention.
  • FIG. 1 (D) is an explanatory view of a step taken after FIG. 1 (C).
  • FIG. 1 ( ⁇ ) shows an example of the double-gut type MOS field-effect transistor of the present invention manufactured through the steps of FIGS. 1 ( ⁇ ) and ( ⁇ ) or FIGS. 1 (C) and (D). It is a schematic block diagram.
  • FIG. 2 ( ⁇ ) is an explanatory diagram of a step corresponding to the step shown in FIG. 1 ( ⁇ ) in a more specific embodiment of the method of the present invention.
  • FIG. 2 ( ⁇ ) is an explanatory view of a step that follows the step of FIG. 2 ( ⁇ ).
  • FIG. 2 (C) is an explanatory view of a step subsequent to FIG. 2 ( ⁇ ), which is a step of cutting out a narrow columnar body.
  • FIG. 2 (D) is an explanatory view of a step of performing ion implantation to form a second channel end region.
  • FIG. 2 ( ⁇ ) is an explanatory view of a step of forming an oxide film including a gate insulating film.
  • FIG. 2 (F) is an explanatory view of a step of depositing an electrode material.
  • FIG. 2 (G) is an explanatory diagram of a step of forming a pair of gates.
  • FIG. 2 ( ⁇ ) is a schematic configuration diagram of a double-gate type MOS field-effect transistor manufactured as one embodiment of the present invention.
  • FIG. 3 ( ⁇ ) is an explanatory view of a step of patterning a region to be a first channel end region in another embodiment of the method of the present invention, which is more specific.
  • Fig. 3 ( ⁇ ) is a process that follows the process of Fig. 3 ( ⁇ ) and is the same as the process shown in Fig. 1 (C). It is explanatory drawing of the applicable process.
  • FIG. 3 (C) is an explanatory view of a step of forming a narrow columnar body in a self-aligned manner.
  • FIG. 3 (D) is an explanatory view of a step of depositing a gate insulating film.
  • FIG. 3 (E) is an explanatory view of a step of depositing an electrode material.
  • FIG. 3 (F) is an explanatory diagram of a step of forming a pair of gates.
  • FIG. 3 (G) is a schematic configuration diagram of a double gate type MOS field-effect transistor manufactured as a second embodiment of the present invention.
  • FIG. 4 (A) is an explanatory view of a step of patterning a region to be a first channel region according to still another embodiment of the method of the present invention.
  • FIG. 4 ( ⁇ ) is an explanatory view of a step that follows the step of FIG. 4 ( ⁇ ) and corresponds to the step shown in FIG. 1 (C).
  • FIG. 4 (C) is an explanatory view of a step of forming a narrow columnar body in a self-aligned manner.
  • FIG. 4 (D) is an explanatory view of a step of bringing a pair of second channel end regions on the surface of the semiconductor substrate close to each other by heat treatment.
  • FIG. 4 ( ⁇ ) is an explanatory view of a step of depositing a high dielectric constant thin film as a gate insulating film.
  • FIG. 4 (F) is an illustration of a step of depositing an electrode material.
  • FIG. 4 (G) is an explanatory diagram of a step of forming a pair of gates.
  • FIG. 4 ( ⁇ ) is a schematic configuration diagram of a double gate type MOS field effect transistor manufactured as a third embodiment of the present invention.
  • FIG. 5 is a drawing showing a specific example of the relationship between the amount of ions implanted into a semiconductor substrate and the etching rate of the semiconductor substrate in a solution.
  • FIG. 6 ( ⁇ ) is a structural view of the element of the present invention, which is substituted by an electron micrograph after the process of FIG. 3 ( ⁇ ) in a specific example of the production according to the present invention.
  • FIG. 6 (B) is a structural view of the element of the present invention, which is shown by an electron micrograph, showing a pattern in which a narrow columnar body is cut out after the step of FIG. 6 (A).
  • FIG. 7 is a cross-sectional structural view of an example of the double-gate type MOS field-effect transistor of the present invention actually manufactured according to the present invention, substituted by an electron micrograph.
  • FIG. 8 is a characteristic diagram relating to a threshold voltage and a sub-threshold coefficient obtained based on a device manufactured according to the present invention.
  • FIG. 9 (A) is a schematic configuration diagram of a conventional lateral double-gate type MOS field-effect transistor.
  • FIG. 9 (B) is a schematic configuration diagram of a conventional vertical double gate type MOS field effect transistor.
  • FIG. 1 shows the power that will be described in more detail later with respect to each of the embodiments.
  • the vertical double-gate M0SFET 10 shown in FIG. The concept of the obtained inventive technique is shown.
  • One is the procedure shown in Figs. 1 (A) and (B), and the other is the procedure shown in Figs. 1 (C) and (D).
  • the element to be fabricated has a narrow columnar body 13 erecting from the semiconductor substrate 11 as a channel, and the electron traveling direction in the channel is orthogonal to both sides of the channel.
  • the width tl2 of the first channel end region 12 formed at the upper end of the narrow column 13 is larger than the width tl3 of the narrow column 13 (ie, the thickness of the channel). (Tl3 and tl2)) elements. An element having such a structure cannot be recognized conventionally.
  • the gate insulating film is not shown, but is shown as a space or a gap.
  • the first channel end region will be formed in the future by patterning the positive resist Rp.
  • the area of the planned area to be formed is determined, and ions are implanted into the area to form the ion-implanted damaged area 12 having high etching resistance to the etching.
  • a wet etching is performed using the ion-implanted and damaged region 12 as a wet etching mask, and as shown by an arrow in FIG.
  • the etching and the lateral etching form a narrow column 13 substantially below the ion implantation damage region 12 to become a channel of the Jianeno fB region in the future.
  • the gate insulating film, the gate, and the second channel end region are formed to obtain the element structure 10 shown in FIG. 1 (E), which will be described in detail later with reference to the embodiment of FIG.
  • the planned area region 12 to be the first channel region is an area region cut out by dry etching or jet etching in advance on the semiconductor substrate after exposing the planned area region using the negative resist.
  • a negative resist an oxide film (not shown) formed on the semiconductor substrate is patterned into an area corresponding to the predetermined area, and the remaining oxide film after the removal of the negative resist is masked.
  • FIG. 1 (C) After removing the negative resist or the mask of the oxide film remaining on the predetermined area 12 in the area area cut out by dry etching or wet etching, as shown in FIG. 1 (C).
  • the planned area is changed to the ion-implanted damaged area 12, and then, as shown in FIG. 1 (D), wet etching is performed, so that the ion-implanted damaged area 12 is formed below the ion-implanted damaged area 12.
  • the column 13 is formed.
  • ion implantation is similarly performed in a region that is to become the second channel region 14 in the future, and is regarded as an ion implantation damaged region.
  • the high region serves as an effective mask when the columnar body 13 is subjected to the wet etching.
  • the gate insulating film and the gates Gl and G2 are formed by a well-known method using a known method, and FIG.
  • the final target element structure 10 shown in (E) is obtained.
  • FIG. 2 shows a first example of a more specific and specific embodiment of the present invention.
  • a positive resist Rp is applied on a semiconductor substrate (typically, a silicon substrate) 11
  • a first channel region 12 which will be one of a drain and a source is formed in the future.
  • the surface portion of the planned area area to be formed is patterned and opened in a window shape.
  • the area of the planned area is defined by the opening of the positive resist Rp.
  • an ion species Di of an impurity of a conductivity type desirably opposite to the conductivity type of the substrate is implanted to form the ion implantation damaged region 12 to a certain depth.
  • the ion implantation damage region 12 has a conductivity type of the ion type opposite to the substrate conductivity type as described above, the ion implantation damage region 12 is substantially substantially kept as it is, and the first channel formed finally is formed. «Region 12 and generally this is the drain.
  • the amount of the impurity implanted by the ion implantation is set to be equal to or larger than the ion implantation damage region 12 to be formed, which has a high etching resistance that is hardly etched in the next semiconductor substrate and an etching step. Will be described later.
  • the resist Rp is peeled off as shown in FIG. 2 (B), then immersed in hydrazine or TMAH solution, and wet-etched.
  • the damaged and undamaged regions that have been damaged by the ion implantation are etched, and the semiconductor substrate 11 is left with the ion-implanted damaged regions 12 remaining.
  • the thickness is reduced, and at the same time, the portion under the ion implantation damage region 12 is also cut by the lateral etching, and as a result, a narrow column 13 is self-aligned under the ion implantation damage region 12.
  • the jet etching itself may be performed in accordance with a known method, and the plane orientation and the like are selected so as to accompany the lateral etching. However, in such a jet etching method, the initial area size of the ion-implanted damage region 12 is appropriately set. As a result, the width of the columnar body 13 formed below the ion implantation damaged region 12 can be controlled to 10 nm or less, which is preferably smaller than that of the existing double gate type device.
  • n-type impurity ions such as P, As, and Sb may be selected as ion species for the p-type substrate 11, and the n-type substrate 11 may be used to construct a p-channel M0SFET.
  • p-type impurity ions such as B and BF2 may be selected as the ion species.
  • the ion implantation concentration or irradiation dose at least for various solutions that dissolve silicon in addition to those represented by the above-mentioned wet etching solution,
  • the amount of As ion implantation is 10 13 ⁇
  • a sharp decrease in the etching rate is observed from around 2 , which means that the semiconductor substrate portion that has received such a concentration of the injected amount shows sufficient etching resistance to the ⁇ solution.
  • the ion implantation damage region 12 is.
  • the lower limit of the implantation concentration (irradiation amount) is determined to be more than the above level. The upper limit is better if there is no other limiting factor.
  • the first channel 3 ⁇ 4fS region 12 can thereby have a lower resistance. This is a collateral but significant effect that has not been recognized before. At least an order of magnitude higher than the lower limit, 10 14 / cnf 2 or more, will result in an impurity concentration equivalent to the drain and source of existing M0SFETs, and a considerably acceptable range of use. If it is higher than that, more desirable low resistance can be achieved. This applies to other embodiments described later. In addition, the fact that the first channel region 12 having a sufficiently wide dimension tl2, that is, a large volume, can be formed also greatly contributes to low resistance.
  • an impurity Fi of a conductivity type opposite to that of the substrate conductivity type is implanted exclusively for forming the second channel ⁇ H region.
  • a region 14 that will be a second channel-age S region (generally, a source) is formed in the substrate surface region located on both sides of the ion-implanted damage region 12 when viewed from above. 2
  • an insulating film that covers the side surface of the columnar body 13 and includes a portion that will become the gate insulating film 15 in the future is grown by a known and appropriate method.
  • the ion implantation damage region 12 which is the first channel end region 12 when viewed from above, is formed by a heat treatment generally or intentionally performed.
  • the pair of second channels are independently present on both sides of the channel, and activate the implanted impurities in the second region 14 to cause lateral diffusion.
  • the column 13 extends to the lower end portion of the columnar body 13 which becomes the channel 13 so that it can be electrically connected to the column.
  • an appropriate known gate electrode material high-concentration polysilicon, metal, etc.
  • dry etching is used to form the gate electrode material shown in FIG.
  • the drain electrode Ed is generally provided for the drain as the first channel region 12 and the second channel region 14 as shown in FIG.
  • a source electrode Es may be provided for the source, and the whole may be covered with a protective insulating film 16.
  • the extraction electrodes are also attached to the first and second gates Gl and G2.
  • impurities of a conductivity type different from that of the substrate 11 are selected for the implanted ions Di. This is because it is not necessary to form the first channel end region 12 bothersome.
  • An impurity of the same conductivity type as that of the substrate 11 may be selected only for the purpose of increasing the thickness or forming the narrow columnar body 13 with good controllability in a self-aligned manner. Only one additional step of introducing impurities of the opposite conductivity type to form the drain and the source after the formation of the columnar body is added, and there is no problem in attaining the basic object of the present invention.
  • the impurity of the opposite conductivity type Fi is introduced in order to form the second channel ⁇ region 14 generally serving as the source region in FIG. 2 (D).
  • the conductivity type of the ion species initially implanted in the first channel ⁇ the region 12 to be the B region is the same conductivity type as the substrate, but the number of processes is not particularly increased. Absent.
  • FIG. 3 shows another example of the process for realizing the present invention.
  • a negative resist is applied to the surface, and a portion corresponding to the surface of the area to be the first channel area in the future is exposed and patterned to form a residual negative resist area Rn as shown in FIG. 3 (A).
  • Dry or wet etch as a mask. Even if dry etching is adopted at this time, it is still to cut out a predetermined area region in advance, but not to cut out and determine a channel region which is an important component of the device. not compromising JP 1 raw element that is ultimately created, rather than in the wet etching, a higher dimensional accuracy of the surface shape of the first channel end region 12 (linear shape of the rectangular side portions) effect There is.
  • the oxide film formed on the semiconductor substrate was patterned using a negative resist to an area corresponding to the predetermined area, and the remaining oxidation after removing the negative resist was removed.
  • the film as a mask By dry etching or wet etching using the film as a mask in advance, an area region to be the first channel / S region may be cut out.
  • the portion denoted by the symbol Rn in the figure may be regarded as the residual oxide mask.
  • An insulating film including a portion that will become the gate insulating film 15 in the future is deposited, but at the same time, during this process, the impurity introduced into the second channel end region 14 is also activated, and at least the second channel region 14 is activated.
  • the column 13 is electrically connected to the base.
  • FIG. 3 (E) after forming a gate electrode material on the entire surface, here, by a well-known etching technique by dry etching, as shown in FIG. A pair of gates Gl and G2 are formed in a self-aligned manner with the gate insulating film 15 interposed therebetween on both sides to complete the element main structure.
  • the drain electrode Ed is generally applied to the drain 12 as the first channel region 12 as shown in FIG.
  • a source electrode Es is provided for the source 14 serving as the channel region 14, and the whole is covered with a protective insulating film 16, etc., and a suitable lead electrode (not shown) is provided for the first and second gates Gl and G2.
  • FIG. 6 shows, as a specific example, an electron micrograph at a specific step when the step of FIG. 3 is followed.
  • Fig. 6 (A) corresponds to the result after the process of Fig. 3 (B) .Ion implantation is performed by cutting out the area to be the first channel region 12 (portion 12 surrounded by the phantom line). In the step after the above, a columnar body corresponding to the width of the first channel end region 12 is cut out. A portion 14 surrounded by a virtual ⁇ on the semiconductor substrate side is a portion that is also ion-implanted and will become the second channel region 14 in the future.
  • Fig. 6 (B) corresponds to the result of the process shown in Fig.
  • the width of the columnar body is reduced, and the relatively wide dimension tl2 is applied, as shown in Fig. 1 (E).
  • a relatively narrow column 13 having a dimension tl3 is certainly formed under the first channel end region 12.
  • the thickness of the channel 13 the dimension in the direction perpendicular to both the channel length and the channel width
  • the volume of the first channel region 12 can be greatly reduced. Therefore, the structure can greatly contribute to lowering the resistance of the device.
  • FIG. 7 shows an electron micrograph of a specific example of a completed device that has completed all the steps of FIG. 3, and the reference numerals attached are the same as those used in the respective drawings, and the corresponding reference numerals are used.
  • the numbers indicate the corresponding components.
  • the insulating film (oxide film) 18 between the channel region 14 and each of the gates G1 and G2 has a large thickness, and the insulating film between each first channel region 12 and each of the gates G1 and G2 ( (Oxide film)
  • the part 18 is also thicker. This is a result of the oxidation growth rate being enhanced by the damage caused by ion implantation.
  • the second channel region 14 and the first channel region for each gate Gl and G2 are obtained. Since each of the twelve separation distances can be obtained, the overlap capacity between the gut and each channel can be reduced, which is effective for high-speed operation of the device.
  • FIG. 8 shows the characteristics of the device manufactured according to the present invention. This is because the threshold voltage and the subthreshold coefficient in each of the saturation mode and linear mode as one of the important device parameters of the vertical double gate M0SFET are shown in Fig. 1 ( ⁇ ) and Fig. 6 ( ⁇ ). It shows how the columnar body width tl3 (channel thickness) depends on the columnar body width. The narrower columnar body width tl3 suppresses the short-channel effect, and the threshold voltage is also a subthreshold coefficient. It shows that both approaches the ideal value, and the experimental and calculated results show good agreement.
  • FIG. 4 shows still another embodiment of the present invention.
  • a negative resist is applied onto the semiconductor substrate 11 and exposed, and is patterned so as to cover the surface of the planned area to be the first channel in the future, as shown in FIG. 4 (A).
  • Dry etching or wet etching using as a mask Even if dry etching is used, as described with reference to FIG. 3 above, the purpose is to cut out the planned area region 12 and not to cut out the channel region, which is an important component of the device. However, the characteristics of the finally manufactured element are not impaired, and the same effects as described above with reference to FIG. 3 are obtained. Also, as also described with reference to FIG. 3, instead of using the remaining negative resist Rn, an oxidized film formed on a semiconductor substrate corresponds to a predetermined area using a negative resist.
  • the area region 12 to be the first channel end region may be cut out by patterning the area region and performing dry etching or wet etching in advance using the remaining oxide film after removing the negative resist as a mask. In this case, the portion denoted by the symbol Rn in the figure becomes a residual oxide film mask.
  • a first channel region 12 as an ion implantation damage region is formed on the upper part of the columnar body, and an ion implantation damage region 14 to be a second channel region 14 in the future is formed on the semiconductor substrate surface on both sides thereof.
  • these ion-implanted damaged regions 12 and 14 are used as a mask having a high etching resistance, and are wet-etched with an appropriate solution as described above, so that an arrow is shown in FIG. 4 (C).
  • a very narrow columnar body 13 can be formed under the first channel end region 12 with good controllability in a self-aligned manner and without etching damage.
  • activation of the implanted impurities is performed by performing a heat treatment at a relatively high temperature or the like, and as shown in FIG.
  • the second channels 14 and 14 on the semiconductor surface on both sides of the body 13 are brought closer to each other, At least the lower part of the columnar body 13 is electrically contacted.
  • the relative low-temperature process is desirably used to form the gate insulating film 15 with the high dielectric constant insulating film as shown in FIG. 4 (E).
  • the high dielectric constant film can be grown and deposited on the entire surface.
  • the gate insulating film 15 may be extremely thin and thin, and the device characteristics are greatly improved.
  • the gate electrode material is formed on the entire surface as shown in FIG. 4) in the same manner as in the example of the process described with reference to FIG.
  • FIG. 4 (G) a pair of gates Gl and G2 are formed in a self-aligned manner with the gate insulating film 15 interposed therebetween on both side surfaces of the columnar body 13, and the main element structure is reduced. Finalize.
  • the gate insulating film 15 to be formed can also be a high dielectric constant thin film.
  • the first channel region 12 is formed as shown in FIG.
  • a drain electrode Ed is provided for the drain 12
  • a source electrode Es is provided for the source 14 as the second channel region 14, and the whole is covered with a protective insulating film 16.
  • Appropriate extraction electrodes are provided for the first and second gates Gl and G2.
  • the source and drain are separately formed, that is, if the impurity introduction step can be increased, the ion implantation damaged region is formed.
  • the conductivity type of the ion type for the substrate 11 may be the same as that of the substrate 11.
  • the second channel end region may be formed in the process of FIG. 3 (B). Even if the conductivity type of the ion species implanted in the region corresponding to is the same as the conductivity type of the substrate, it still functions as a wet etching mask due to the ion damage effect at the time of forming the columnar body.
  • the second channel region 14 can be formed by implanting impurities of the opposite conductivity type. The same applies to step ( ⁇ ) in FIG. 4.After functioning as a wet etching mask, the second channel region 14 may be formed in an appropriate step by introducing impurities of a conductivity type opposite to the substrate conductivity type. it can.
  • columnar body 13 standing upright with respect to the semiconductor substrate 11 is also included in the present invention even when it does not maintain perfect verticality. Includes intentional tilt and unintentional tilt.
  • the following advantages can be expected as compared with the conventional double-gate M0SFET, and a truly practical device can be provided to the market.
  • the force at the upper end of the thin channel portion is not much different from the thickness of the channel as in the conventional case.
  • the narrow channel which is the first channel end region (generally the drain)
  • the column shape that forms the channel Since the first channel end region has a sufficiently large width dimension as compared with the width of the body, a sufficiently satisfactory low resistance region can be obtained.
  • a columnar body that forms a channel can be formed in a self-aligned manner by means of the etching using the ion-implanted damaged region as a mask, regardless of the resist processing accuracy in lithography.
  • the columnar body can be formed very finely Wear. That is, an element having a very thin channel can be provided.
  • the upper end portion of the thin channel portion becomes the narrow first channel region (generally, the drain) as it is, but it is sufficient if it is compared to the width of the columnar body. Since the first channel region can have a very large width and the required thickness can be ensured depending on the injection amount of the power diffusion, a sufficiently satisfactory low resistance region can be obtained. There is no problem even if the ion implantation amount is increased in order to further increase the etching resistance or even at a concentration higher than the concentration capable of exhibiting sufficient etching resistance, so that the resistance is further reduced. Can be achieved.

Abstract

細幅なチャネル形成の精度良い実現を目指し、真に実用的な二重ゲート型MOSFETを提供する。半導体基板上にあって、将来、第一チャネル端領域を形成すべき予定面積領域にイオンを注入してイオン注入損傷領域とする。イオン注入損傷領域の下に、当該イオン注入損傷領域をエッチングマスクとするウエットエッチングにより、実質的にチャネル領域となる細幅の柱状体を形成する。その後、柱状体の両側面にゲート絶縁膜を形成した後、当該両側面にチャネルを挟んで電子走行方向とは直交する方向から対向しながらそれぞれチャネルに臨む第一、第二ゲートを形成し、二重ゲート型MOSFETを得る。

Description

明 細 書 二重グート型 MO S電界効果トランジスタ及ぴその作製方法
技術分野
本発明は、 電子の走行するチヤネルを当該電子走行方向とは直交する方向からそれ ぞれゲ一ト絶縁膜を介し一対のゲートにより挟んで成る、 いわゆる二重ゲート型 MO S 電界効果トランジスタ （以下、 MOSFET :単に "素子" と記す場合もある） と、 その作製 方法に関する。
背景技術
このような二重ゲート型 MOSFETは、 通常の単一ゲート型 MOSFETに比べて良好な電気 的特性を示すことが理論計算により明らかになつており、 そのため、 これを現実の素子 として実現するべく、 従来からも大概すると二種の作製手法が提案されていた。 各手法 により結果として作製される素子は構造上からも大別できて、 第 9図 (A) に示すような いわゆるラテラノレ型 （横型） 素子と、 第 9図 (B) に示すようないわゆるヴアーティ力ノレ 型 （縦型） の素子とになる。
前者のラテラノレ型素子は文献 1 ： IEEE Trans. ED47, 354 (2000) に、 後者のヴァー ティカル型素子は文献 2 ： VLSI Symp. Tech. Dig. , 2001, pp. 55- 56 に、 それぞれ具体 的な作製例を認めることができる。
第 9図 (A) に示している横型の二重ゲート型 M0SFET20は、 基本的には構築基板とし て S0I (Silicon On Insulator)基板 21を用い、 その酸化膜 22上にある表面シリコン（Si) 層 23の一部をチャネル 24とし、 その横方向の両側部分に適当なる不純物を導入して、 そ れぞれソース 25、 ドレイン 26とする。 チャネル 24上にはゲート絶縁膜 27を介して第一の ゲート G1が臨み、 対して、 チャネルの反対側にあっては基板 21が第二のゲート G2を構成 する。
ソース 25、 ドレイン 26には、 それぞれ表面絶縁膜層を貫通する適当なる引き出し電 極 Es, Edが設けられ、 第二ゲート G2には一般に基板裏面に単に付着形成される第二引き 出し電極 Eg2 、 また、 図示していないが第一ゲート電極 G1にも適当なる引き出し電極 が設けられる。
一方、 第 9図 (B) に示す縦型素子 30では、 基板 31上に細長く立ち上がる柱状体をド ライエッチングにより形成してその高さ方向に沿う一部をチャネル 32とし、 これを上下 から挟むように適当なる不純物を導入したドレイン 33、 ソース 34 (—般に柱状体の上側 をドレインとする） を設け、 チャネル 32の電子走行方向に直交して対向する両側面を Si 薄膜によるゲート絶縁膜 35で覆って、 それに接するように第一、 第二のゲート Gl， G2を 設ける。 本図では図示していないが、 もちろん、 各領域には適当に引き出し電極が備え られる。
し力 し、 このような従来素子では、 単一ゲート型の素子に比し、 特性的に顕かに優 れるといった結果はまだ得られてはいない。 少なくとも、 理論的に予測される特性に比 せば、 まだまだ満足の行くものでは到底ない。 そして、 その理由は、 主としてこれまで の作製法上の制約、
Figure imgf000004_0001
まず、 横型素子 20の既存の作製手法においては、 チャネルを形成すべきシリコン薄 膜は相当程度に薄膜化せねば二重ゲート型にしたことの本来の効果は損なわれてしまう 、 この薄膜化自体に制約があり、 種々の既存エッチング技術を駆使しても、 望む程の 薄膜化は達成できない実情にある。 また、 ドレイン、 ソース領域も結局はこの薄膜化部 分に作製されるが、 その低抵抗ィ匕と薄膜化とは矛盾する関係にある。 薄膜化すればする 程、 ドレイン、 ソース領域の体積は減少し、 高抵抗になってしまって、 素子特性に悪影 響を与える。 これは構造原理に起因する欠点とも言える。
さらに、 チャネルに望む下部ゲート絶縁膜はそもそも S0I基板により提供されてい るので、 これ自体を制御性良く薄膜化することが困難である。 また、 上下ゲート絶縁膜 の厚さのムラを高精度に解消するのも実は難しい。 これがひいては、 上部ゲート長、 下 部ゲート長を同じ'にするのを困難にもしている。 結局、 この横型素子は、 単に作製方法 上の問題というよりも、 構造的制約による問題が多いと言える。
これに対し、 縦型素子 30は構造原理的には制約が少ない。 しカゝし、 既存の作製方法 には問題が多すぎる。 まず、 柱状体を作るのにドライエッチングを用いるが、 その幅、 すなわちチャネルの厚みは結局、 当該エッチング制度により決まるため、 必ずしも高精 度に、 力つ極く細い柱状体幅には形成できない。 また、 このように細い幅の柱状体の上 部部分が一般にそのままドレイン 33となるため、 やはり体積が足りず、 横型素子と同じ 理由で、 細幅にする程、 高抵抗になってしまう。 何より、 ドライエッチングにより結局 はチャネルが切り出される格好となるため、 当該チャネルにエッチング損傷を招いてし まいがちで、 素子特性を損なう結果となる。
もっとも、 別な観点から、 ゲート絶縁膜に高誘電率絶縁膜を用いることで、 上記し た欠点を少しでも解消しょうとする試みがある。 しカゝし、 そもそも高誘電率絶縁膜の開 発自体に未だ芳しくないものがあり、 炭素化合物の残留問題、 成膜時あるいは成膜後の 高温処理 (注入不純物の活性化に必要）による低誘電率 Si02層の形成および多結晶化によ るリーク電流増大等の問題が発生していて、 依然、 満足の行く成膜法は確立されていな い。 換言すれば、 こうした絶縁膜成長を低温成長で行い、 その後も低温プロセスのまま 素子完成に至り得るような二重ゲート型 M0SFETの開発に成功してはいない。 さらに、 構造的にだけ見ても、 縦型素子において細幅柱状体の上部をそのままドレイ ン領域とする構造から脱却できていなレ、ため、 低抵抗素子は提供できてレ、なレ、。
本発明はこのような観点からなされたもので、 高性能な二重ゲート型 MO S電界効 果トランジスタと、 それを提供できる作製手法を提案せんとするものである。 なお、 本 書では便宜上、 チャネルの各端に備えられ、 当該チャネルに電気的に接続するソース、 ドレインのどちら力一方を第一チャネル 域、 他方を第二チャネル ¾1域と呼ぶ。 一 般には基板側にソースを設け、 起立したチャネルの上部にドレインを設けるが、 原理的 には M0SFET構造ではどちらをソースにしてもドレインにしても良!/ヽからである。
発明の開示
本発明は上記目的を達成するため、 半導体基板から起立した細幅柱状体をチャネル とし、 チャネルの両側面にチャネル内電子走行方向とは直交する方向から互いにゲート 絶縁膜を介して臨む一対のゲートを有し、 この細幅柱状体の上端側にドレイン、 ソース のどちら力一方である第一チャネル «域が、 下端側にはドレイン、 ソースの他方であ る第二チャネル «域が設けられている縦型の二重ゲート型 MO S電界効果トランジス タであって、 上記の細幅柱状体の幅であってゲート絶縁膜を介し一対のゲートにより挟 まれたチャネルの厚みとなる寸法に対し、 第一チャネル^域の幅が大きくなっている ことを特徴とする二重ゲート型 MO S電界効果トランジスタを提案する。
また、 そのような構造の二重ゲート型 MO S電界効果トランジスタにおレ、て、 ゲー ト絶縁膜の厚みに対し、 ゲートと第二チャネル «域の間の絶縁膜の厚み及びゲートと 第一チャネル «域の間の絶縁膜の厚みが厚くなっていることを特徴とする二重ゲート 型 MO S電界効果トランジスタも提案する。
本発明はさらに、 製造方法上の工夫からも上記目的を達成するために、 半導体基板 から起立した細幅柱状体をチャネルとし、 チャネルの両側面にチャネル内電子走行方向 とは直交する方向から互いにゲート絶縁膜を介して臨む一対のゲートを有し、 この細幅 柱状体の上端側にドレイン、 ソースのどちらカ一方である第一チャネル ¾域力 下端 側にはドレイン、 ソースの他方である第二チャネル «域が設けられている縦型の二重 ゲート型 MO S電界効果トランジスタの作製方法として、 その主要工程部分に、 半導体 基板上にあって、 将来、 第一チャネル端領域を形成すべき予定面積領域にイオンを注入 してゥエツトエッチング耐性の高いイオン注入損傷領域とする工程と、 このイオン注入 損傷領域の下に、 当該イオン注入損傷領域をエッチングマスクとするゥエツトエツチン グにより、 実質的にチャネルとなる細幅の柱状体を形成する工程と、 その後、 柱状体の 両側面にゲート絶縁膜を形成した後、 当該両側面に対し、 チャネルを挟んで電子走行方 向とは直交する方向から互いに対向しながら、 それぞれチャネルに臨む第一、 第二ゲー トを形成する工程と、 を含んで成ることを特徴とする二重ゲート型 MO S電界効果トラ ンジスタの作製方法を提案する。
上記の製造方法に関する基本的な構成要件を満足した上では、 種々の改変ないしは 下位構成をも提案でき、 例えばまず、 イオン注入損傷領域を形成するために注入される ィオンの導電型は基板導電型とは逆の導電型であり、 ィオン注入損傷領域は素子完成後 においても実質的にほぼそのまま第一チャネル ¾域として用いられる構成も提案でき る。
逆に、 ィオン注入損傷領域を形成するために注入されるィオンの導電型は基板導電 型と同じ導電型であり、 イオン注入損傷領域には柱状体の形成後、 基板導電型とは逆導 電型の不純物が導入されることにより、 第一チャネル ^^域とされても良い。 一方、 第二チャネル齢貝域は、 柱状体の形成後に基板導電型とは逆導電型の不純物 の導入により形成される力 柱状体の形成前に、 上記した予定面積領域への基板導電型 とは逆導電型のイオン注入時に併せて同時に形成されても良い。 そして、 柱状体の形成 前に、 予定面積領域への基板導電型とは逆導電型のィオン注入により同時に形成される 場合には、 この第二チャネル籠域も、 第一チャネル箱域を形成すべき予定面積領域 におけるイオン注入損傷領域と相まって、 同様にゥエツトエッチング耐性の高いイオン 注入損傷領域として機能させ、 柱状体のゥエツトエッチングによる形成時のエッチング マスクとすることができる。
これに対し、 第二チャネル箱域となるべき領域には、 柱状体の形成前に、 基板導 電型と同じ導電型のイオン注入をなし、 これをゥエツトエッチングに対する耐性を持つ イオン注入損傷領域とすることもできる。 この場合には、 第二チャネル端領域となるベ き領域も、 第一チャネル端領域を形成すべき予定面積領域におけるイオン注入損傷領域 と相まって、 柱状体のゥエツトエツチングによる形成時に耐性の高レ、エツチンダマスク として機能させた後には、 これに基板導電型とは逆導電型の不純物を導入し、 最終的に 第二チャネル 域とする。
また、 第二チャネル翻域については、 柱状体の形成後に基板導電型とは逆導電型 の不純物の導入により形成される力、、 柱状体の形成前に、 上記した予定面積領域への基 板導電型とは逆導電型のイオン注入時に併せて同時に形成されている場合には、 柱状体 の形成後のゲート絶縁膜の形成前に、 相対的な高温で良い熱処理により、 当該第二チヤ ネル S域の不純物活性化を行い、 第二チャネル 域を少なくとも柱状体の下部に電 気的に接触させた後に、 相対的な低温プロセスによって高誘電率薄膜によるゲート絶縁 膜を形成することができる。
さらに、 そもそも最終的には第一チャネル «域となるべき予定面積領域の確定に ついては、 ポジレジストを用いる場合とネガレジストを用いる場合があり、 いずれによ るかにより、 本発明各請求項に記載の発明を適当に組み合わせることができる。 すなわ ち、 半導体基板上にあってイオンを注入すべき予定面積領域は、 半導体基板上に形成さ れたポジレジストをパターニングした開口部分にその表面部分が露出するようにして面 積を規定されたものであって、 イオン注入の後、 ポジレジストを除去してからのゥエツ トエッチングにより、 イオン注入損傷領域とされた予定面積領域の下に、 上記柱状体を 形成するというのが一つの手法である。 そうではなくて、 当該予定面積領域は、 ネガレ ジストを用いて予定面積領域を露光した後の半導体基板に対しての予めのドライエッチ ングまたはゥエツトエッチングにより切り出された面積領域である力、 半導体基板上に 成膜した酸ィ匕膜をネガレジストを用いて予定面積領域に相当する面積領域にパターニン グし、 ネガレジスト除去後の残存酸化膜をマスクとしての予めのドライエッチングまた はゥヱットエッチングにより切り出された面積領域であって、 当該予定面積領域上に残 存しているネガレジストある!/、は酸化膜のマスクを除去してからのィオン注入により予 定面積領域をイオン注入損傷領域とした後、 ゥエツトエッチングによってイオン注入損 傷領域とされた予定面積領域の下に柱状体を形成するようにしても良い。
なお、 イオン注入損傷領域を形成するイオン注入の濃度は、 一般的なシリコン基板 の場合、 少なくとも 1013/cm— 2以上、 望ましくは 1014ん πΓ2以上の注入濃度とすると良い。 もちろん、 他の半導体基板の場合にも、 この値が望ましいことが殆どであるし、 そうで なくとも、 少なくともイオン注入損傷領域がその後の半導体基板ゥエツトエッチング時 に十分なエッチング耐性を呈する濃度は実験的に決定できる。
図面の簡単な説明 第 1図 (A) は、 本発明による二重ゲート型 MO S電界効果トランジスタの作製方法 の第一例にぉ 、て特徴的な工程である、 ィオン注入をなす工程の説明図である。
第 1図 (B) は、 第 1図 (A) の後に採られる工程の説明図である。
第 1図 (C) は、 本発明による二重ゲート型 MO S電界効果トランジスタの作製方法 の第二例にぉレヽての特 ί敷的工程であるィォン注入工程の説明図である。
第 1図 (D) は、 第 1図 (C) の後に採られる工程の説明図である。
第 1図 (Ε) は、 第 1図 (Α)，（Β) あるいは第 1図 (C)，（D)の工程を経て作製された本 発明二重グート型 MO S電界効果トランジスタの一例の概略構成図である。
第 2図 (Α) は、 より具体的な本発明方法の実施形態における第 1図 (Α) に示された 工程に相当する工程の説明図である。
第 2図 (Β) は第 2図 (Α) の工程に引き続く工程の説明図である。
第 2図 (C) は、 第 2図 (Β) に引き続く工程であって、 細幅な柱状体を切り出す工程 の説明図である。
第 2図 (D) は、 第二チャネル端領域を形成するためにイオン注入を行う工程の説明 図である。
第 2図 (Ε) は、 ゲート絶縁膜を含む酸化膜を形成する工程の説明図である。
第 2図 (F) は、 電極材料を堆積させる工程の説明図である。
第 2図 (G) は、 一対のゲートを形成する工程の説明図である。
第 2図 (Η) は、 本発明の一実施形態として作製された二重ゲート型 MO S電界効果 トランジスタの概略構成図である。
第 3図 (Α) は、 より具体的な本発明方法の他の実施形態において第一チャネル端領 域となるべき領域をパターユングする工程の説明図である。
第 3図 (Β) は第 3図 (Α) の工程に引き続く工程で、 第 1図 (C) に示された工程に相 当する工程の説明図である。
第 3図 (C) は、 細幅な柱状体を自己整合的に形成する工程の説明図である。
第 3図 (D) は、 ゲート絶縁膜を堆積する工程の説明図である。
第 3図 (E) は、 電極材料を堆積させる工程の説明図である。
第 3図 (F) は、 一対のゲートを形成する工程の説明図である。
第 3図 (G) は、 本発明の第二実施形態として作製された二重ゲート型 MO S電界 効果トランジスタの概略構成図である。
第 4図 (A) は、 本発明方法のさらに他の実施形態にぉレヽて第一チャネル ί«域とな るべき領域をパターニングする工程の説明図である。
第 4図 (Β) は第 4図 (Α) の工程に引き続く工程で、 第 1図 (C) に示された工程に相 当する工程の説明図である。
第 4図 (C) は、 細幅な柱状体を自己整合的に形成する工程の説明図である。
第 4図 (D) は、 熱処理により半導体基板表面上の一対の第二チャネル端領域を互い に近接させる工程の説明図である。
第 4図 (Ε) は、 高誘電率薄膜をゲート絶縁膜として堆積する工程の説明図である。 第 4図 (F) は、 電極材料を堆積させる工程の説明図である。
第 4図 (G) は、 一対のゲートを形成する工程の説明図である。
第 4図 (Η) は、 本発明の第三実施形態として作製された二重ゲート型 MO S電界効 果トランジスタの概略構成図である。
第 5図は、 半導体基板へのイオン注入量と ΤΜΑΗ溶液中における半導体基板のエッチ 速度の具体的な関係例を示す図面である。
第 6図 (Α) は、 本発明に従う具体的作製例において、 第 3図 (Β) の工程を経た後に おける電子顕微鏡写真で代用する本発明素子の構造図である。 第 6図 (B) は、 第 6図 (A) の工程の後、 細幅な柱状体が切り出された模様を示す、 電子顕微鏡写真で代用する本発明素子の構造図である。
第 7図は、 本発明に従い実際に作製された本発明二重ゲート型 MO S電界効果トラ ンジスタの一例の、 電子顕微鏡写真で代用する断面構造図である。
第 8図は本発明に従い作製された素子に基づき得られた、 閾値電圧及ぴサブスレツ ショルド係数に関する特性図である。
第 9図 (A) は、 従来の横型二重ゲート型 MO S電界効果トランジスタの概略構成図 である。
第 9図 (B) は、 従来の縦型二重ゲート型 MO S電界効果トランジスタの概略構成図 である。
発明を実施するための最良の形態
本発明を添付の図面に従ってより詳細に説明する。
第 1図には、 後にそれぞれについてより詳しい実施形態を上げて説明する力 大概 して二つの異なる手順により、 最終的には第 1図 (E) に示す縦型の二重ゲート型 M0SFET 10を得る本発明手法の概念が示されている。 一つは第 1図 (A)，（B) に示す手順で、 もう —つは第 1図 (C)，（D) に即する手順である。
第 1図 (E) に示されている通り、 作製される素子は、 半導体基板 11から起立した細 幅な柱状体 13をチャネルとし、 チャネルの両側面に対し、 チャネル内電子走行方向とは 直交する方向から互いにゲート絶縁膜を介して臨む一対のゲート Gl， G2を有し、 この柱 状体 13の上端側に、 ドレイン、 ソースのどちら力一方である第一チャネル 域 12が、 下端側にドレイン、 ソースの他方である第二チャネル端領域 14が設けられている構造で ある。 そして、 望ましいことに、 細幅柱状体 13の幅 tl3 (すなわちチャネルの厚み）の寸 法に対し、 当該細幅柱状体 13の上端に形成される第一チャネル端領域 12の幅 tl2が大き くなつている（tl3く tl2) ) 素子である。 このような構造の素子は従来、 認めることがで きない。
なお、 この第 1図 (E) においては、 図面を簡明にする意味から、 ゲート絶縁膜はあ えて図示せず、 空間ないし空隙として示してある。
しかるに、 まず第 1図 (A)，（B) に即する作成方法においては、 当初、 第 1図 (A) に 示すように、 ポジレジスト Rpのパターユングにより、 将来、 第一チャネル端領域を形成 すべき予定面積領域の面積領域を確定し、 そこにイオンを注入してゥエツトエッチング に対するエッチング耐性の高いイオン注入損傷領域 12とする。 その後、 ポジレジスト Rp を除去してから、 第 1図 (B) に示すように、 このイオン注入損傷領域 12をウエットエツ チングマスクとしてゥエツトエッチングを行い、 図中に矢印で示すように、 縦方向のェ ツチングと横方向のエッチングにより、 イオン注入損傷領域 12の下に、 実質的に将来、 チヤネノ fB域となる細幅の柱状体 13を形成する。 この後は後述の第 2図の実施形態の説 明に詳しくは譲るが、 ゲート絶縁膜、 ゲート、 第二チャネル端領域を形成して、 第 1図 (E) に示す素子構造 10を得る。
対して第 1図 (C)，（D) に即する場合には、 本図には示していないが、 ネガレジスト を用いている。 つまり、 将来、 第一チャネル 域となるべき予定面積領域 12は、 ネガ レジストを用いて予定面積領域を露光した後の半導体基板に対しての予めのドライエツ チングまたはゥエツトエッチングにより切り出された面積領域である力、 あるいは半導 体基板上に成膜した酸化膜 （図示せず） をネガレジストを用いて予定面積領域に相当す る面積領域にパターエングし、 ネガレジスト除去後の残存酸化膜をマスクとしての予め のドライエッチングまたはゥエツトエッチングにより切り出された面積領域であって、 この予定面積領域 12上に残存したネガレジストまたは酸ィ匕膜のマスクを除去してから、 第 1図 (C) に示すようなィオン注入により予定面積領域をィオン注入損傷領域 12とし、 その後、 第 1図 (D) に示すようにウエットエッチングを行うことで、 イオン注入損傷領 域 12とされた予定面積領域の下に、 柱状体 13を形成する。 この場合には、 予定面積領域 へのイオン注入時には、 将来、 第二チャネル «域 14となるべき領域にも同様にイオン 注入が行われてイオン注入損傷領域とされ、 ゥエツトエッチング耐十生の高い領域となつ て、 柱状体 13のゥエツトエッチング時の効果的なマスクとなる。
この後は、 後に第 3 , 4図に即する実施形態に詳しい説明を譲るが、 原則としては 公知既存の手法によって良い手法で、 ゲート絶縁膜及ぴゲート Gl, G2を形成し、 第 1図 (E) に示される最終目的素子構造 10を得る。
第 2図には、 本発明のより具体的で個別的な実施形態の第一例が示されている。 ま ず、 第 2図 (A) に示すように、 半導体基板 （代表的にはシリコン基板） 11上にポジレジ スト Rpを塗布した後、 将来、 ドレインまたはソースの一方となる第一チャネル 域 12 を形成すべき予定面積領域の表面部分を窓状にパターニングして開口させる。 逆に言え ばポジレジスト Rpの開口部分にて予定面積領域の面積が規定される。 この状態で、 基板 導電型とは望ましくは反対の導電型の不純物のイオン種 Diを注入し、 ある程度の深さに 亘りィオン注入損傷領域 12を形成する。 このィオン注入損傷領域 12が、 用いられたィォ ン種の導電型が上記のように基板導電型とは逆の場合、 実質的には略々そのまま、 最終 的に形成される第一チャネル ί«域 12となり、 一般にはこちらがドレインとなる。
当該ィオン注入による不純物注入量は、 形成されるイオン注入損傷領域 12が次の半 導体基板ゥエツトエッチング工程で望ましくは殆どエッチングされない高いエッチング 耐性を示す程度以上にするが、 これにつ!/ヽては後述する。 イオン注入を終えたならば、 第 2図 (B) に示すようにレジスト Rpを剥離し、 次いで ヒドラジンまたは TMAH溶液に浸漬し、 ウエットエッチングを施す。 これにより、 第 2図 (C) に矢印を併記して示すように、 ィオン注入により損傷して ヽなレ、非損傷領域がェッ チングされ、 半導体基板 11はイオン注入損傷領域 12を残して厚みが削られて行き、 同時 に横方向エッチングにより、 イオン注入損傷領域 12の下の部分も削られて、 結果として 当該ィオン注入損傷領域 12の下には細幅の柱状体 13が自己整合的に形成される。 このゥ エツトエッチング自体は公知手法に従って良く、 面方位等も横方向エッチングを伴うよ うに選択するが、 こうしたゥエツトエッチング法では当初のイオン注入損傷領域 12の面 積寸法を適当に設定することで、 結果として当該イオン注入損傷領域 12の下に形成され る柱状体 13の幅を望ましくは既存の二重ゲート型素子のそれよりも狭い、 10nmからそれ 以下にも制御できる。 しかも、 実質的に将来チャネルとなる重要な領域である当該柱状 体 13に、 ドライエッチングによった場合に認められ易い損傷を伴わない。
基板と反対導電型のィオン種を注入するのは、 上記のように最終的にィオン注入損 傷領域 12を第一チャネル ¾域 （一般にはドレイン） 12としてほぼそのまま利用するの が便利なためであって、 nチャネル M0SFETを構築する場合には p型基板 11に対しィオン 種として P、 As、 Sb等の n型不純物イオンを選べば良く、 pチャネル M0SFETを構築する ために n型基板 11を選んだならば、 イオン種として B、 BF2等の p型不純物イオンを選 択すれば良い。 また、 イオン注入の濃度ないし照射量については、 上記のウエットエツ チング溶液に代表されるものの他、 シリコンを溶解する種々の溶液に対し、 少なくとも
1013/cm— 2以上の注入濃度とすれば、 殆どェツチングされなレヽ程のェッチング耐性を示 すことが分かっているので、 この濃度以上とする。 他の半導体基板であっても、 その溶 解に用いるエッチング溶液に対し、 高いエッチング耐性を呈する値にイオン注入量を制 御すること自体は容易にできる。 ちなみに、 具体例を挙げるならば、 第 5図の半導体基板へのイオン注入量と TMAH溶 液中における当該半導体基板のエッチ速度の関係図に示されるように、 Asイオン注入量 が 1013ん πΓ2を越えた辺りからエッチング速度に急激な低下が認められており、 つまりは そのような濃度の注入量受けた半導体基板部分は ΤΜΑΗ溶液に対して十分なエッチング耐 性を示すことが分る。 もちろん、 これはイオン注入損傷領域 12についてもそのまま当て はまる事実である。 もっとも、 このようにして、 このイオン注入損傷領域 12を最終的に そのまま第一チャネル^ g域 12として用いる場合に注入濃度 （照射量） の下限は上記の 程度以上とすると決まったにしても、 上限については他の制約要因がない限り、 高い程 良いと言える。 なぜなら、 それにより、 当該第一チャネル ¾fS域 12をより低抵抗にし得 るからである。 これは従来には認められない、 付帯的であるが大きな効果である。 少な くとも上記下限の一桁上の、 1014/cnf2以上の注入濃度とすれば、 既存の M0SFETにおける ドレイン、 ソースと同程度の不純物濃度となり、 相当程度、 満足して使用可能な範囲に 入り、 それ以上に高ければ、 より望ましい低抵抗ィ匕が図れる。 こうしたことは、 後述す る他の実施形態についても当て嵌る。 さらに加えて、 十分に太幅な寸法 tl2の、 つまり は体積の大きな第一チャネル 域 12を作り得ることもまた、 低抵抗ィ匕に大いに寄与し てくる。
柱状体 13の形成を終えたならば、 第 2図 (D) に示すように、 専ら第二チャネル^ H 域形成のために、 基板導電型とは逆導電型の不純物 Fiの注入を行う。 これにより、 上か ら見てィオン注入損傷領域 12の両側に位置する基板表面領域に将来、 第二チャネル齢 S 域 （一般にはソース） となる領域 14が形成されるので、 これに続き、 第 2図 (E) に示す ように、 公知既存の適当なる手法により、 柱状体 13の側面を覆い、 将来、 ゲート絶縁膜 15となる部分を含む絶縁膜を成長させる。 この際に一般に伴う熱処理により、 ないしは 意図的な熱処理により、 上から見て第一チャネル端領域 12であるイオン注入損傷領域 12 の両側に独立して存在してレ、た一対の第二チャネル «域 14内の注入不純物を活性化し て横方向拡散を起こさせ、 互いに相寄って する力、 接触しないまでも、 少なくとも 実施的にチャネル 13となる柱状体 13の下端部分にまでは延びてそれに電気的に導通し得 る状態となるようにする。
その後、 第 2図 (F) に示すように、 全面に適当なる公知既存材料で良いゲート電極 材料 （高濃度ポリシリコン、 金属等） を堆積させ、 ここではドライエッチングを用いて 第 2図 (G) に示すように自己整合的に一対のゲート Gl, G2を切り出せば、 実質的に本発 明による縦型の二重ゲート型 M0SFET10の主要構造部分が完成する。 その後は、 必要に応 じ公知既存の手法に従い、 第 2図 (H) に示すように、 第一チャネル ^域 12としての一 般にドレインに対しドレイン電極 Edを、 また第二チャネル 域 14としてのソースに対 しソース電極 Esを設け、 全体を保護絶縁膜 16で覆う等して良い。 もちろん、 第一、 第二 ゲート Gl， G2に対しても引き出し電極を付す。
なお、 上記の工程において注入イオン ¾Diに基板 11とは異なる導電型の不純物を選 んでいるが、 これは第一チャネル端領域 12をわざわさ形成する必要をなくすためであつ て、 エッチング耐性を高めたり自己整合的に制御性良く細幅な柱状体 13を形成する目的 のためだけならば、 基板 11と同一導電型の不純物を選択しても構わない。 柱状体形成後 に別途にドレイン、 ソースを形成するための逆導電型不純物導入工程が一つ増えるだけ であって、 本発明の基本的な目的を達成する上では何ら問題ない。 もっとも、 ここに図 示した工程では、 第 2図 (D) において一般にソース領域となる第二チャネル^域 14を 形成させるのに逆導電型不純物 Fiの導入を図っているので、 その意味からは、 当該注入 時の濃度を増す等すれば、 最初に第一チャネル ¾B域となるべき領域 12に注入されるィ オン種の導電型は基板と同一導電型としても、 特に工程数が増えるわけではない。
第 3図には、 本発明を実現する、 また別な工程例が示されている。 半導体基板 11上 にネガレジストを塗布して、 将来、 第一チャネル ¾域となるべき面積領域の表面相当 部分を露光してパターユングし、 第 3図 (A) に示すように、 当該残存ネガレジスト領域 Rnをマスクとしてドライエッチングするか、 ウエットエッチングする。 このときにドラ ィエッチングを採用したにしても、 やはりそれは所定面積領域を予め切り出すためのも のであって、 素子としての重要な構成部分であるチャネル領域を切り出して確定するも のではないため、 最終的に作製される素子の特1生を損なうことはなく、 むしろウエット エッチングに比べ、 第一チャネル端領域 12の表面形状の寸法精度 （矩形の辺部分の直線 形状性） をより高くする効果がある。 さらに、'残存ネガレジスト Rnを用いるのに代え、 半導体基板上に成膜した酸化膜をネガレジストを用いて予定面積領域に相当する面積領 域にパター-ングし、 ネガレジスト除去後の残存酸化膜をマスクとしての予めのドライ エッチングまたはゥェットエッチングにより、 第一チャネル ¾S域となるべき面積領域 を切り出しても良い。 この場合、 図中で符号 Rnの付された部分を上記の残存酸化膜マス クと見ればよい。
レジスト （または残存酸化膜） を剥離した後、 第 3図 (B) に示すように、 これもド レイン、 ソースの同時形成とレヽうことでは望ましくは基板 11と逆導電型のィオン @Diを 照射し、 柱状体上部にイオン注入損傷領域としての第一チャネル «域12を、 また、 そ の両側における半導体基板表面上には将来、 第二チャネル ¾1域 14となるべきイオン注 入損傷領域 14を形成する。
その後、 これらイオン注入損傷領域 12， 14をエッチング耐性の高いマスクとして利 用し、 既述したような適当なる溶液にてウエットエッチングすることで、 第 3図 (C) に 矢印を付して示すように横方向エッチングのみが進行し、 第一チャネル端領域 12の下に 制御性良く極めて細幅の柱状体 13を自己整合的に、 しかもエッチング損傷もなく形成で さる。 次に、 第 3図 (D) に示すように、 熱処理を伴う全面への絶縁膜成長工程により、 柱 状体 13の両側を覆！/、、 将来、 ゲート絶縁膜 15となる部分を含む絶縁膜を堆積させるが、 同時にこの過程で、 第二チャネル端領域 14に導入した不純物の活性化も行い、 第二チヤ ネル 域 14を少なくとも柱状体 13の付け根に電気的に接触させる。
次いで第 3図 (E) に示すように、 全面にゲート電極材料を形成した後、 ここではド ライエッチングによって良い公知エッチング手法により、 第 3図 (F) に示すように、 柱 状体 13の両側面にゲート絶縁膜 15をそれぞれ挟んで臨む格好で一対のゲ一ト Gl， G2を自 己整合的に形成し、 素子主要部構造を完成させる。
その後は先と同様、 必要に応じ公知既存の手法に従レ、、 第 3図 (G) に示すように第 一チャネル ¾域 12としての一般にドレイン 12に対しドレイン電極 Edを、 また第二チヤ ネル 域 14としてのソース 14に対しソース電極 Esを設け、 全体を保護絶縁膜 16で覆う 等し、 第一、 第二ゲート Gl， G2に対しても図示していないが適当なる引き出し電極を付 す。
第 6図には具体的一例として、 第 3図の工程に従った場合の特定工程における電子 顕微鏡写真を示している。 第 6図 (A) は第 3図 (B) の工程を経た後の結果に相当し、 第 一チャネル 域 12 (仮想線で囲って示す部分 12) となるべき面積領域を切り出してィ オン注入を終えた工程では、 当該第一チャネル端領域 12の幅に相当する柱状体が切り出 されている。 半導体基板側の仮想,镍で囲った部分 14が、 やはりイオン注入され、 将来第 二チャネル 域 14となる部分である。 第 6図 (B) は第 3図 (C) の工程を経た結果に相 当し、 柱状体の幅が削られ、 第 1図 (E) に示したと同様、 相対的に太幅な寸法 tl2の第 一チャネル端領域 12の下に、 寸法 tl3の相対的に細幅な柱状体 13が確かに形成されてい る。 換言すれば、 チャネル 13の厚み （チャネル長及ぴチャネル幅の双方に対して直交す る方向の寸法） は低減しても、 第一チャネル ¾ϋ域 12の体積を大きく減じさせることが なく、 素子の低抵抗化に大いに寄与し得る構造となっている。
第 7図には、 第 3図の全工程を全うした具体的完成素子例の電子顕微鏡写真が示さ れており、 付されている符号はこれまで各図において用いてきたと同様で、 対応する符 号は対応する構成要素を示している。 チャネル厚みに対応する細幅柱状体 13の幅は十分 細くできているにも拘らず、 十分に大きな第一チャネル ¾ ^域 12が形成されている。 そ して、 さらに望ましいことには、 一対のゲート Gl, G2のそれぞれと細幅柱状体 13 (チヤ ネル） との間のゲート絶縁膜 （酸化膜） 15, 15の厚みに対して、 第二チャネル 域 14 と各ゲート G1, G2との間の絶縁膜 （酸化膜） 部分 18の厚みは厚くなつており、 また、 各 第一チャネル 域 12と各ゲート G1， G2との間の絶縁膜 （酸化膜） 部分 18の厚みも厚く なっている。 これは酸化成長速度がィオン注入による損傷で増強された結果であるが、 このような構造になっていると、 各ゲート Gl， G2に対しての第二チャネル^ 域 14、 第 一チャネル^域 12の各離間距離が稼げることで、 グートと各チャネル^ ΙΗ域間のォー バラップ容量を低減でき、 素子の高速動作化に有効となる。
このように、 本発明に従い作製された素子において、 その特性を取ったものが第 8 図に示されている。 これは縦型二重ゲート M0SFETの重要なデバイス ·パラメータの一つ としての、 飽和モード、 線形モードのそれぞれにおける閾値電圧とサブスレツショルド 係数が第 1図 (Ε) , 第 6図 (Β) に示した柱状体幅 tl3 (チャネル厚)にどう依存している かを示すもので、 柱状体幅 tl3が細幅化するに伴い、 短チャネル効果が抑制されて、 閾 値電圧もサブスレツショルド係数も共に理想値に近づレヽてくることを示しており、 実験 結果と計算結果も良い一致を示している。
第 4図には本発明のさらに別な実施形態が示されている。 半導体基板 11上にネガレ ジストを塗布して露光し、 将来、 第一チャネル «域となるべき予定面積領域の表面上 を覆うようにパター-ングし、 第 4図 (A) に示すように、 当該残存ネガレジスト領域 Rn 3
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をマスクとしてドライエッチングまたはゥエツトエッチングする。 ドライエッチングを 用いたにしても、 それは先の第 3図に即して述べたと同様、 予定面積領域 12を切り出す ためであり、 素子としての重要な構成部分であるチャネル領域を切り出すものではない ので、 最終的に作製される素子の特性を損なうことはなく、 第 3図に即し既述した所と 同様の効果がある。 また、 同じく第 3図に即して述べたように、 残存ネガレジスト Rnを 用いるのに代えて、 半導体基板上に成膜した酸ィ匕膜をネガレジストを用いて予定面積領 域に相当する面積領域にパターユングし、 ネガレジスト除去後の残存酸化膜をマスクと しての予めのドライエッチングまたはゥエツトエッチングにより、 第一チヤネノレ端領域 となるべき面積領域 12を切り出しても良い。 この場合、 図中で符号 Rnの付された部分が 残存酸化膜マスクとなる。
レジスト （または残存酸ィ匕膜） を剥離した後、 第 4図 (B) に示すように、 これもド レイン、 ソースの同時形成ということでは望ましくは基板 11と逆導電型のイオン種を照 射し、 柱状体上部にイオン注入損傷領域としての第一チャネル 域 12を、 また、 その 両側における半導体基板表面上には将来、 第二チャネル 域 14となるべきイオン注入 損傷領域 14を形成する。 その後、 これらイオン注入損傷領域 12， 14をエッチング耐性の高いマスクとして利 用し、 既述したような適当なる溶液にてウエットエッチングすることで、 第 4図 (C) に 矢印を付して示すように横方向エッチングのみが進行し、 第一チャネル端領域 12の下に 制御性良く極めて細幅の柱状体 13を自己整合的に、 しかもエッチング損傷もなく形成で きる。 次に、 第 3図に即して説明した工程と異なる工程として、 相対的な高温で良い熱処 理等により、 注入不純物の活性化を行い、 第 4図 (D) に示すように、 柱状体 13の両側に おける半導体表面上の第二チャネル «域 14, 14を互いに接近させ、 相接しさせるか、 少なくとも柱状体 13の下部に電気的に接触させる。
こうなれば、 もう高温熱処理は不要となるので、 望ましいことに、 相対的な低温プ ロセスにより、 第 4図 (E) に示すように、 高誘電率絶縁膜によるゲート絶縁膜 15の形成 のため、 当該高誘電率膜を全面に成長、 堆積させることができる。
つまり、 ゲート絶縁膜 15は極めて薄い薄 B莫であっても良いことになり、 素子特性は 大いに向上する。 このようにした後は、 第 3図に即して説明した工程例と同様に、 第 4 図 ） に示すように全面にゲート電極材料を形成した後、 ここではドライエッチングに よって良い公知エッチング手法により、 第 4図 (G) に示すように、 柱状体 13の両側面に ゲート絶縁膜 15をそれぞれ挟んだ格好で一対のゲート Gl， G2を自己整合的に形成し、 素 子主要部構造を完成させる。
この手法は、 先の第 2図に即して説明した実施形態でも必要に応じ採用できる。 第 2図 (D) の工程にぉレ、て次のグート絶縁膜作製工程に移る前に予め相対的な高温による 熱処理での不純物活性化を行つてしまえば、 その後は低温プロセスで通すことができ、 作製すべきゲート絶縁膜 15には同じく高誘電率薄膜を用いることができる。
第 4図示の本実施形態に戻り、 一対のゲート Gl， G2を形成した後は、 やはり必要に 応じ、 公知既存の手法に従い、 第 4図 (H) に示すように、 第一チャネル ί¾ 域 12として の一般にドレイン 12に対しドレイン電極 Edを、 また第二チャネル 域 14としてのソー ス 14に対しソース電極 Esを設け、 全体を保護絶縁膜 16で覆う等し、 また、 図示していな いが第一、 第二ゲート Gl, G2に対しても適当なる引き出し電極を付す。
なお、 先にも少し触れたが、 いずれの作成工程例においても、 ソース、 ドレインの 別途な形成工程、 すなわち、 不純物導入工程を増やして良いということであれば、 ィォ ン注入損傷領域を形成するためのィオン種の導電型は基板 11のそれと同一であっても良 第 2図に即しての実施形態については既に述べたが、 第 3図、 図 4に即して述べた 実施形態においても、 例えば、 第 3図 (B) の工程で第二チャネル端領域に相当する領域 に打ち込まれるイオン種の導電型は基板導電型と同一であっても、 やはりその後の柱状 体形成時のイオン損傷効果によるウエットエッチングマスクとして機能し、 その後、 基 板導電型とは逆導電型の不純物注入により、 第二チャネル 域 14を形成することがで きる。 第 4図の工程 (Β) においても同様であり、 ウエットエッチングマスクとして機能 させた後、 適宜の工程において基板導電型とは逆導電型の不純物導入により、 第二チヤ ネル 域 14とすることができる。
なお、 半導体基板 11に対して起立する関係の柱状体 13は、 完全な垂直性を保ってい ない場合にも、 本発明に含まれる。 意図的に傾ける場合、 非意図的に傾いてしまう場合 も含む。
産業上の利用可能性
本発明によると、 従来の二重ゲート型 M0SFETに比し、 下記のような利点を見込むこ とができ、 真に実用的な素子を市場に提供できる。
1) 従来のように、 薄いチャネル部分の上端部分力 チャネルの厚みと余り変わらない 細幅なまま第一チャネル端領域 （一般にはドレイン） となっているのとは異なり、 チヤ ネルを形成する柱状体の幅に比せば十分に大きな幅寸法の第一チャネル端領域を有して いるので、 十分に満足な低抵抗領域を得ることができる。
2) 製造方法として本発明を見てみても、 イオン注入損傷領域をマスクとしてのゥエツ トエッチングにより自己整合的にチャネルを構成する柱状体を形成できるので、 リソグ ラフィにおけるレジスト加工精度によらず、 極めて細幅に当該柱状体を制度良く形成で きる。 つまり、 極めてチャネルの厚みが薄い素子を提供できる。
3) そして、 この方法では、 従来のように薄いチヤネノレ部分の上端部分がそのまま細幅 な第一チャネル 域 （一般にはドレイン） となってしまうのとは異なり、 柱状体の幅 に比せば十分に大きな幅で、 力ゝっィオン注入量の如何によつて必要な厚さを確保できる 第一チャネル 域とすることができるので、 十分に満足な低抵抗領域を得ることがで きる。 し力も、 エッチング耐性をより一層高めるために、 ないしは十分なエッチング耐 性を発揮し得る濃度以上にすら、 イオン注入量を増しても何ら問題はないので、 これに よっても更なる低抵抗ィ匕が図れる。
4) チャネルとなる柱状体はウエットエッチングにより形成されるので、 ドライエッチ ングによる場合のような酷い損傷を受けずに済み、 寧ろ、 殆ど無損傷としうるので、 結 局は素子特性の向上に寄与する。
5) 例えば第 4図に示した手法のように、 先に高温熱処理を必要とする工程を済ませて しまつてから、 その後にゲート絶縁膜となるべき絶縁膜を堆積させる工程も採用可能に なるので、 以降、 低温プロセスのみによることでの高誘電率薄膜の利用が問題なく可能 となり、 これも素子特性の向上に大いに貢献し得る。

Claims

請 求 の 範 囲
1. 半導体基板から起立した細幅な柱状体をチャネルとし、 チャネルの両側面に対し、 チャネル内電子走行方向とは直交する方向から互いにゲート絶縁膜を介して臨む一対の ゲートを有し、 この柱状体の上端側にドレイン、 ソースのどちらか一方である第一チヤ ネル端領域が、 下端側にはドレイン、 ソースの他方である第二チャネル端領域が設けら れている縦型の二重ゲート型 MO S電界効果トランジスタであって；
上記細幅な柱状体の幅であって上記ゲート絶縁膜を介し上記一対のゲートにより挟まれ たチャネルの厚みとなる寸法に対し、 上記第一チャネル 域の幅が大きくなっている こと ；
を特徴とする二重ゲート型 MO S電界効果トランジスタ。
2. 上記ゲート絶縁膜の厚みに対し、 該ゲートと上記第二チャネル^ ^域の間の絶縁膜 の厚み及び該ゲートと上記第一チャネル «域の間の絶縁膜の厚みが厚くなっているこ と ；
を特徴とする請求の範囲第 1項記載の二重ゲート型 MO S電界効果トランジスタ。
3. 半導体基板から起立した細幅な柱状体をチャネルとし、 チャネルの両側面に対し、 チャネル内電子走行方向とは直交する方向から互いにゲート絶縁膜を介して臨む一対の ゲートを有し、 この柱状体の上端側にドレイン、 ソースのどちら力、一方である第一チヤ ネル «域が、 下端側にはドレイン、 ソースの他方である第二チャネル ¾域が設けら れている縦型の二重ゲート型 MO S電界効果トランジスタの作製方法であって； 半導体基板上にあって、 将来、 上記第一チャネル «域とするべき予定面積領域にィォ ンを注入して、 該予定面積領域をゥエツトエッチングに対するエッチング耐性の高いィ オン注入損傷領域とする工程と； 該ィオン注入損傷領域の下に、 該ィオン注入損傷領域をェッチングマスクとするゥエツ トエッチングにより、 実質的にチャネルとなる上記細幅の柱状体を形成する工程と ； その後、 該柱状体の両側面にゲート絶縁膜を形成した後、 該両側面に対し、 該チャネル を挟んでチャネル内電子走行方向とは直交する方向から互いに対向しながら、 それぞれ 該チャネルに臨む第一、 第二ゲートを形成する工程と ；
を含んで成ることを特徴とする二重ゲート型 MO S電界効果トランジスタの作製方法。
4.上記イオン注入損傷領域を形成するために注入されるイオンの導電型は基板導電型と は逆の導電型であり ；
該イオン注入損傷領域は、 素子完成後にも上記第一チャネル ί« 域として用いられるこ と ；
を特徴とする請求の範囲第 3項記載の二重ゲート型 MO S電界効果トランジスタの作製 方法。
5.上記ィオン注入損傷領域を形成するために注入されるィオンの導電型は基板導電型と 同じ導電型であり ；
該ィオン注入損傷領域には上記柱状体の形成後、 基板導電型とは逆導電型の不純物が導 入されることにより、 上記第一チャネル顧域とされること ；
を特徴とする請求の範囲第 3項記載の二重ゲート型 MO S電界効果トランジスタの作製 方法。
6.上記第二チャネル纏域は、 上記柱状体の形成後に基板導電型とは逆導電型の不純物 の導入により形成されるか、 該柱状体の形成前に、 上記予定面積領域への基板導電型と は逆導電型のィオン注入時に併せて同時に形成されること；
を特徴とする請求の範囲第 3項記載の二重ゲート型 MO S電界効果トランジスタの作製 方法。
7.上記第二チャネル端領域は、 上記柱状体の形成前に、 上記予定面積領域への基板導電 型とは逆導電型のィオン注入時に併せて同時に形成され；
もって該第二チャネル籍域も、 上記第一チャネル顧域を形成すべき予定面積領域に おけるイオン注入損傷領域と相まってエッチング耐性を持つイオン注入損傷領域として 機能し、 上記柱状体を上記ゥエツトエッチングにより形成する時のエッチングマスクと なること ；
を特徴とする請求の範囲第 3項記載の二重ゲート型 MO S電界効果トランジスタの作製 方法。
8.上記第二チャネル «域となるべき領域は、 上記柱状体の形成前に、 基板導電型と同 じ導電型のイオン注入によりゥエツトエッチングに対する耐性を持つイオン注入損傷領 域として形成され；
もって該第二チャネル纖域となるべき領域も、 上記第一チャネル纏域を形成すべき 予定面積領域におけるイオン注入損傷領域と相まつてェツチング耐性を持つィオン注入 損傷領域として機能して、 上記柱状体を上記ゥエツトエッチングにより形成する時には エッチングマスクとなる一方で、 該柱状体の形成後には、 基板導電型とは逆導電型の不 純物の導入により、 上記第二チャネル翻域とされること；
を特徴とする請求の範囲第 3項記載の二重ゲート型 MO S電界効果トランジスタの作製 方法。
9.上記第二チャネル纏域は、 上記柱状体の形成後に基板導電型とは逆導電型の不純物 の導入により形成されるか、 該柱状体の形成前に、 上記予定面積領域への基板導電型と は逆導電型のィオン注入時に併せて同時に形成され；
上記柱状体の形成後、 上記グート絶縁膜の形成前に熱処理により該第二チャネル端領域 の不純物活性化を行い、 該第二チャネル 域を少なくとも上記柱状体の下部に電気的 に接触させた後；
相対的な低温プロセスによつて高誘電率薄膜によるゲート絶縁 B莫を形成すること ； を特徴とする請求の範囲第 3項記載の二重ゲート型 MO S電界効果トランジスタの作製 方法。
10.半導体基板上にあって上記イオンを注入すべき上記予定面積領域は、 該半導体基板 上に形成されたポジレジストをパターニングした開口部分にその表面部分が露出するよ うにして面積を規定され；
該ィオン注入の後、 該ポジレジストを除去してからのゥエツトエッチングにより、 上記 イオン注入損傷領域とされた該予定面積領域の下に、 上記柱状体を形成すること； を特徴とする請求の範囲第 3項記載の二重ゲート型 MO S電界効果トランジスタの作製 方法。
11.半導体基板上にあって上記イオンを注入すべき上記予定面積領域は、 ネガレジスト を用いて該予定面積領域を露光した後の該半導体基板に対しての予めのドライエツチン グあるいはゥェットエッチングにより切り出された面積領域、 または該半導体基板上に 成膜した酸化膜をネガレジストを用レヽて該予定面積領域に相当する面積領域にパタ一- ングし、 ネガレジスト除去後の該予定面積領域上の残存酸化膜をマスクとしての予めの ドライエッチングあるいはゥエツトエッチングにより切り出された面積領域であり ； 該予定面積領域上に残存している該ネガレジストあるいは該酸ィ匕膜のマスクを除去して からの上記イオン注入により、 該予定面積領域を上記イオン注入損傷領域とした後； ゥエツトエッチングにより、 上記イオン注入損傷領域とされた該予定面積領域の下に、 上記柱状体を形成すること ；
を特徴とする請求の範囲第 3項記載の二重グート型 MO S電界効果トランジスタの作製 方法。
12.上記半導体基板はシリコン基板であり ；
上記イオン注入の濃度は、 少なくとも 1013/cm— 2以上であること；
を特徴とする請求の範囲第 3項記載の二重ゲート型 MO S電界効果トランジスタの作製 方法。
13.上記半導体基板はシリコン基板であり ；
上記イオン注入の濃度は、 1014ん111— 2以上であること；
を特徴とする請求の範囲第 3項記載の二重ゲート型 MO S電界効果トランジスタの作製 方法。
PCT/JP2003/010933 2002-08-28 2003-08-28 二重ゲート型ｍｏｓ電界効果トランジスタ及びその作製方法 WO2004021445A1 (ja)

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