CN103426758A

CN103426758A - 深耗尽沟道场效应晶体管及其制备方法

Info

Publication number: CN103426758A
Application number: CN201210150813XA
Authority: CN
Inventors: 刘金华
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2012-05-15
Filing date: 2012-05-15
Publication date: 2013-12-04
Anticipated expiration: 2032-05-15
Also published as: CN103426758B

Abstract

本发明提供了一种深耗尽沟道场效应晶体管及其制备方法，将传统深耗尽沟道场效应晶体管形成在衬底中的沟道区改为设置于衬底上的垂直型结构，并优化了深耗尽沟道场效应晶体管的结构，在降低器件功耗，解决FET阈值电压变异的同时，可增大FET沟道内的电流密度，提高半导体的响应速度，提升半导体器件性能，且由于沟道区垂直型结构的设计，因此，不需要制作传统深耗尽沟道场效应晶体管中的穿通阻止区和屏蔽区，进而简化了工艺步骤并节省了成本。

Description

深耗尽沟道场效应晶体管及其制备方法

技术领域

本发明涉及半导体制造领域，尤其涉及深耗尽沟道场效应晶体管及其制备方法。

背景技术

场效应晶体管（FET）一直是用来制造专用集成电路芯片、静态随机存储器（SRAM）等产品的主导半导体技术。随着半导体器件的日趋小型化，FET短沟道效应愈发严重，而短沟道效应引起阈值电压增加，进而增加器件的功耗；再者，受短沟道效应的影响，任何轻微的掺杂杂质差异会引起FET的阈值电压（Vt）出现变异（variation），并且降低基于FET技术的SRAM的静态噪声容限（Static Noise Margin，SNM）。

为了解决上述现有技术中的问题，现有技术提出了降低器件功耗，解决FET阈值电压变异的深耗尽沟道（Deeply Depleted Channel，DDC）晶体管技术（Advanced channel Enginering Achieving Aggressive Reduction of VTVariation for Ultra-Low-Power Applications”，K.Fujita，Y.Torii，M.Hori，FujitsuSemiconductor Ltd，IEDM 2011），其可在栅极施加电压后形成深耗尽沟道，以实现持续的CMOS微缩。

典型的DDC场效应晶体管结构如图1所示，包括半导体衬底1，设置于衬底1上的栅极结构G，设置于半导体衬底1内的源区S和漏区D；其中，衬底1内包括通过离子注入分别形成了浓度由低到高的穿通阻止区2、屏蔽区3和阈值电压调节区4；其中穿通阻止区2用于防止衬底到沟道的穿通（sub-channel punch-through）；屏蔽区3用于屏蔽电荷并设定耗尽层深度；阈值电压调节区4用于设定晶体管阈值电压，以达到预期的Vt值。此外，衬底1还包括一层通过外延生长的未掺杂或轻度掺杂区5，用于除沟道中的杂质以形成深耗尽沟道，以减小随机杂质波动（random doping fluctuation），避免Vt出现变异。

随着集成电路技术的发展，期望更高性能的器件以及节省生产成本的工艺，是以如何改进现有DDC场效应晶体管结构进一步提高性能并简化生产工艺成为了亟待解决的问题。

发明内容

本发明提供了一种深耗尽沟道场效应晶体管及其制备方法，以进一步提高DDC场效应晶体管的性能并节省成本。

本发明采用的技术手段如下：一种深耗尽沟道场效应晶体管的制备方法，包括：

提供半导体衬底，并在所述半导体衬底上依次沉积绝缘层及离子注入阻挡层；

刻蚀所述绝缘层及离子注入阻挡层以形成一暴露所述半导体衬底表面的凹槽；

在所述凹槽内外延生长第一半导体层，所述第一半导体层的厚度小于所述凹槽的深度；

在所述第一半导体层表面及离子注入阻挡层表面沉积刻蚀阻挡层，并执行化学机械研磨，以暴露所述离子注入阻挡层表面；

执行第一次离子注入，以对所述第一半导体层掺杂；

刻蚀去除所述离子注入阻挡层，对所述第一半导体层和所述第一半导体层两侧的半导体衬底执行第二次离子注入并退火，以在所述第一半导体层顶部形成一个轻掺杂漏区，在第一半导体层两侧的半导体衬底及第一半导体层中形成两个轻掺杂源区；

在所述第一半导体层侧壁外延生长未掺杂或轻微掺杂的第二半导体层；

在所述第二半导体层表面沉积氧化物形成氧化层；

沉积多晶硅层以覆盖所述绝缘层表面、氧化层表面及刻蚀阻挡层表面，并执行干法刻蚀，以暴露所述绝缘层、氧化层及刻蚀阻挡层表面，并以刻蚀后所述氧化层侧壁表面的剩余多晶硅层作为栅极；

刻蚀去除暴露的绝缘层、氧化层及刻蚀阻挡层，执行第三次离子注入以在所述半导体衬底形成两个包括所述轻掺杂源区的源区及在所述第一半导体层和第二半导体层顶部形成一个漏区，并以刻蚀剩余的所述绝缘层作为栅极与源区之间的绝缘层，以刻蚀后剩余的氧化层作为栅氧化层，以第一半导体层顶端漏区部分之下的所述第一半导体层作为阈值电压调节区，以所述第二半导体层顶端漏区部分之下的所述第二半导体层作为未掺杂或轻微掺杂区。

进一步，所述绝缘层、刻蚀阻挡层和氧化层的材料为氧化硅，所述离子注入阻挡层的材料为氮化硅，所述半导体衬底及第一、第二半导体层的材料为单晶硅。

本发明还提供了一种深耗尽沟道场效应晶体管，包括：

半导体衬底；

位于所述半导体衬底之上的第一半导体层；

位于所述半导体衬底之上、第一半导体层两侧的绝缘层；

位于所述每侧绝缘层上、形成于第一半导体层侧壁表面的未掺杂或轻微掺杂第二半导体层；

位于所述每侧绝缘层上、形成于第二半导体层侧壁表面的栅氧化层；

位于所述每侧绝缘层上、形成于栅氧化层侧壁表面的多晶硅栅极；

漏区，通过掺杂形成于所述第一半导体层及第二半导体层顶端；

阈值电压调节区，通过掺杂形成于所述第一半导体，并位于所述第一半导体层顶端漏区部分之下；

未掺杂或轻微掺杂区，位于所述第二半导体层顶端漏区部分之下的所述第二半导体层中；

源区，通过掺杂形成于所述第一半导体层两侧的半导体衬底之中，且所述源区包括轻掺杂源区，所述轻掺杂源区延伸至所述第一半导体层，并与所述阈值电压调节区接触。

进一步，所述绝缘层和栅氧化层的材料为氧化硅，所述半导体衬底及第一、第二半导体层的材料为单晶硅。

依据本发明提供的深耗尽沟道场效应晶体管结构，由于将传统深耗尽沟道场效应晶体管形成在衬底中的沟道区改为设置于衬底上的垂直型结构，优化了深耗尽沟道场效应晶体管的结构，在降低器件功耗，解决FET阈值电压变异的同时，可增大FET沟道内的电流密度，提高半导体的响应速度，提升半导体器件性能，且由于沟道区垂直型结构的设计，因此，不需要制作传统深耗尽沟道场效应晶体管中的穿通阻止区和屏蔽区，进而简化了工艺步骤并节省了成本。

附图说明

图1为典型深耗尽沟道场效应晶体管结构示意图；

图2为本发明深耗尽沟道场效应晶体管制备方法流程图；

图3a~图3h为本发明制作准绝缘体上硅场效应晶体管的流程结构示意图。

具体实施方式

以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

本发明提供了一种深耗尽沟道场效应晶体管的制备方法，如图2所示，包括如下步骤：

执行第一次离子注入，以对所述第一半导体层掺杂；

在所述第二半导体层表面沉积氧化物形成氧化层；

以下结合附图3a~3h详细描述本发明制作准绝缘体上硅场效应晶体管的方法过程。

如图3a所示，提供半导体衬底10，半导体衬底10的材料一般为单晶硅材料，在半导体衬底10上依次沉积作为绝缘层的氧化硅层11和作为离子注入阻挡层的氮化硅层12；刻蚀氧化硅层11和氮化硅层12以形成一凹槽13，凹槽13底部暴露半导体衬底10的表面；

参照图3b，在凹槽13内外延生长单晶硅层14，且单晶硅层14的厚度小于凹槽13的深度，然后在单晶硅层14表面及氮化硅层12表面沉积作为刻蚀阻挡层的氧化硅层15；

如图3c所示，对图3b中的结构进行化学机械研磨，去除多余的氧化硅层15，以暴露氮化硅层12表面，此时在单晶硅层14顶部表面依旧覆盖有剩余的氧化硅层15’，然后执行第一次离子注入，对单晶硅层14进行掺杂，其中，在对单晶硅层14进行掺杂时，由于作为离子注入阻挡层的氮化硅12的遮蔽，掺杂离子不能或较少的进入单晶硅层14两侧的半导体衬底10；

如图3d所示，刻蚀去除氮化硅12，对单晶硅层14和单晶硅层14两侧的半导体衬底10执行第二次离子注入并退火，以在单晶硅层14顶部形成一个轻掺杂漏区16，并在单晶硅层14两侧的半导体衬底10中形成两个轻掺杂源区17，其中，由于杂质的扩散，两个轻掺杂源区17的部分延伸至单晶硅层14中；

参照3e，在单晶硅层14侧壁外延生长一层单晶硅18，其中，单晶硅层18未掺杂或轻微掺杂；接着，在单晶硅层18表面沉积氧化硅层19；然后沉积多晶硅层20以覆盖氧化硅层11表面、氧化硅层19表面及氧化硅层15’表面；

如图3f所示，对图3e所示结构执行干法刻蚀，以暴露氧化硅层11表面、氧化硅层19表面及氧化硅层15’表面，由于干法刻蚀的各项异性，在干法刻蚀后，剩余多晶硅层20’仅存在于氧化硅层19的侧壁表面，并以刻蚀后氧化硅层19侧壁表面的剩余多晶硅层20’作为栅极20’；

如图3g所示，刻蚀去除暴露的氧化硅11、氧化硅层19及氧化硅层15’，执行第三次离子注入，以在半导体衬底10中、两个轻掺杂源区17的基础上形成包括轻掺杂源区17’的源区22，以及在单晶硅层14和单晶硅层18顶部形成一个漏区21，并以刻蚀剩余的氧化硅11’作为栅极20’与源区22之间的绝缘层11’，以刻蚀剩余的氧化硅层19’作为栅氧化层19’以单晶硅层14顶端漏区21部分之下的单晶硅层14作为阈值电压调节区14’，以单晶硅层18顶端漏区21部分之下的单晶硅层18作为未掺杂或轻微掺杂区18’。

需要说明的是，上述方法流程中的诸多工艺，如沉积、刻蚀、离子注入等本领域技术人员通过惯用技术手段均可实现，是以在此不对各工艺的参数进行限定。

本发明还提供了一种深耗尽沟道场效应晶体管，作为其典型实施例可参照图3h，其包括：

半导体衬底10；

位于半导体衬底10之上的单晶硅层14；

位于半导体衬底10之上、单晶硅层14两侧的绝缘层11’；

位于每侧绝缘层11’上、形成于单晶硅层14侧壁表面的未掺杂或轻微掺杂单晶硅层18；

位于每侧绝缘层11’上、形成于单晶硅层18侧壁表面的栅氧化层19’；

位于每侧绝缘层11’上、形成于栅氧化层19’侧壁表面的多晶硅栅极20’；

漏区21，通过掺杂形成于单晶硅层14及单晶硅层18顶端；

阈值电压调节区14’，通过掺杂形成于单晶硅层14，并位于单晶硅层14顶端漏区21部分之下；

未掺杂或轻微掺杂区18’，位于单晶硅层18顶端漏区21部分之下的单晶硅层18中；

源区22，通过掺杂形成于单晶硅层14两侧的半导体衬底10之中，且源区22包括轻掺杂源区17a，轻掺杂源区17’延伸至单晶硅层14，并与阈值电压调节区14’接触。

综上所述，依据本发明提供的深耗尽沟道场效应晶体管结构，由于将传统深耗尽沟道场效应晶体管形成在衬底中的沟道区改为设置于衬底上的垂直型结构，优化了深耗尽沟道场效应晶体管的结构，在降低器件功耗，解决FET阈值电压变异的同时，可增大FET沟道内的电流密度，提高半导体的响应速度，提升半导体器件性能，且由于沟道区垂直型结构的设计，因此，不需要制作传统深耗尽沟道场效应晶体管中的穿通阻止区和屏蔽区，进而简化了工艺步骤并节省了成本。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims

1.一种深耗尽沟道场效应晶体管的制备方法，包括：

执行第一次离子注入，以对所述第一半导体层掺杂；

在所述第二半导体层表面沉积氧化物形成氧化层；

2.根据权利要求1所述的方法，其特征在于，所述绝缘层、刻蚀阻挡层和氧化层的材料为氧化硅，所述离子注入阻挡层的材料为氮化硅，所述半导体衬底及第一、第二半导体层的材料为单晶硅。

3.一种深耗尽沟道场效应晶体管，其特征在于，包括：

半导体衬底；

位于所述半导体衬底之上的第一半导体层；

位于所述半导体衬底之上、第一半导体层两侧的绝缘层；

4.根据权利要求3所述的深耗尽沟道场效应晶体管，其特征在于，所述绝缘层和栅氧化层的材料为氧化硅，所述半导体衬底及第一、第二半导体层的材料为单晶硅。