CN107658227B - 源/漏的形成方法以及半导体器件的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 84
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 104
- 238000005530 etching Methods 0.000 claims abstract description 20
- 150000002500 ions Chemical class 0.000 claims abstract description 10
- 230000001590 oxidative effect Effects 0.000 claims abstract description 5
- 230000008569 process Effects 0.000 claims description 26
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000013078 crystal Substances 0.000 claims description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 5
- 239000002178 crystalline material Substances 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 3
- 238000000407 epitaxy Methods 0.000 claims description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- UORVGPXVDQYIDP-UHFFFAOYSA-N borane Chemical compound B UORVGPXVDQYIDP-UHFFFAOYSA-N 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000635 electron micrograph Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910000085 borane Inorganic materials 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- 229910007264 Si2H6 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- ONRPGGOGHKMHDT-UHFFFAOYSA-N benzene-1,2-diol;ethane-1,2-diamine Chemical compound NCCN.OC1=CC=CC=C1O ONRPGGOGHKMHDT-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910000078 germane Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
Abstract
本发明提供了源/漏的形成方法以及半导体器件的形成方法，首先在衬底表面形成包括堆叠的栅介质层和栅电极层以及覆盖所述栅介质层和所述栅电极层的侧面的栅硬掩模层的栅极结构；接着在所述栅极结构两侧的衬底中形成第一凹槽并继续刻蚀形成侧壁截面呈∑形的第二凹槽；氧化第二凹槽内表面并去除所形成的氧化层从而形成第三凹槽，栅硬掩模层的底面至少部分被第三凹槽暴露，但并不暴露所述栅介质层；在第三凹槽内依次形成种子层和主体层以构成源/漏，其中，种子层与所述栅硬掩模层朝向衬底的端面相接触。使用本发明可以改善源/漏的形貌，有效避免主体层中的掺杂离子向沟道扩散。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种源/漏的形成方法以及一种半导体器件的形成方法。
背景技术
当今，半导体集成电路技术的进步非常迅速，根据摩尔定律，集成电路的特征尺寸(Critical Dimension，CD)每18个月将减小30％，而集成度将增加一倍。在先进的CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)集成电路工艺中，目前影响场效应晶体管性能的主要因素在于载流子的迁移率，载流子的迁移率会影响沟道中电流的大小。场效应晶体管中载流子迁移率的下降不仅会降低晶体管的切换速度，而且还会使开和关时的电阻差异缩小。
常规上，CMOS器件制造技术中将PMOS(P型金属氧化物半导体)和NMOS(N型金属氧化物半导体)分开处理。从现有的研究来看在沟道上施加拉应力能提高电子的迁移率，而施加压应力(compressive stress)则能提高空穴的迁移率。
eSiGe(embedded SiGe，嵌入式锗硅)源漏技术是一种用来提高PMOS性能的应力增强技术。其原理是在硅(Si)上刻蚀出凹槽作为源/漏区(S/D)，在凹槽中选择性的外延生长锗硅(SiGe)层，因为锗(Ge)的原子半径比硅要大，当锗掺入硅中后，源漏区会产生张应力，对沟道而言，则会受到压应力的影响。PMOS沟道中的空穴在压应力的作用下，迁移速率会大大加快，从而增大器件的工作饱和电流(Idsat)以及响应速度，实现器件性能的提高。同时，由于本征硅的导电性能很差，其电阻率一般在200Ω·cm以上，通常在外延生长的同时还需要掺入杂质气体来满足一定的器件电学性能。
目前对于45nm和28nm技术工艺，一种应用eSiGe源漏技术制作PMOS晶体管的方法基本步骤如下：提供形成有栅电极层的N型衬底，所述栅电极层侧面具有栅硬掩模层保护；在栅硬掩模层两侧的衬底上刻蚀形成凹槽，凹槽在垂直于衬底的截面例如U或∑形状；然后在源/漏凹槽内部外延锗硅层来引入对沟道的压应力，形成具有锗硅的PMOS源/漏极。
目前主要采用SEG(Selective Epitaxial Growth，选择性外延)的方法在PMOS的∑形状的凹槽内部外延生长锗硅形成源/漏极。用SEG方法形成的锗硅源/漏极例如包括锗硅种子层(Seed layer)，锗硅主体层(Bulk layer)以及硅盖帽层(Si cap)。
如图1所示为在衬底10中形成的源/漏，∑形凹槽位于衬底10上的源极结构两侧，在∑形凹槽内形成有种子层11和主体层12并填充∑形凹槽，然后，申请人发现，根据以上方法形成的源/漏，在靠近衬底10表面的区域A121(即图1中黑圈处)，种子层11不能完全包裹主体层12，使得主体层12与衬底10接触，这种情况下主体层12中的硼离子(B3+)容易向沟道扩散形成漏电流(AAleakage)，导致半导体器件性能不稳定等问题。
发明内容
本发明解决的问题是提供一种源/漏的形成方法以及一种半导体器件的形成方法，通过改善源/漏区域的形貌，减小主体层中的离子向沟道扩散使得漏电流增加的问题。
为解决上述问题，一方面，本发明提供了一种源/漏的形成方法，包括以下步骤：
提供一衬底，在所述衬底表面形成有栅极结构，所述栅极结构包括在所述衬底表面依次堆叠的栅介质层和栅电极层以及覆盖所述栅介质层和所述栅电极层的侧面的栅硬掩模层；
在所述栅极结构两侧的衬底中形成第一凹槽；
刻蚀所述第一凹槽从而形成第二凹槽，使所述第二凹槽的侧壁在垂直于衬底的截面呈∑形；
对所述第二凹槽进行氧化，在所述第二凹槽的内表面形成一氧化层；
去除所述氧化层从而形成第三凹槽，使所述栅硬掩模层朝向所述衬底的端面至少部分被所述第三凹槽暴露，且所述第三凹槽并不暴露所述栅介质层朝向衬底的端面；以及
在所述第三凹槽内依次形成种子层和主体层以构成源/漏，所述种子层朝向所述栅极结构的表面与所述栅硬掩模层朝向所述衬底的端面相接触，所述主体层覆盖所述种子层并且填充所述第三凹槽。
可选的，所述第一凹槽在垂直于衬底的截面为U形、方形或梯形中的任意一种。
可选的，使用化学氧化工艺或者快速热退火氧化工艺形成所述氧化层。所述氧化层的厚度为
可选的，所述主体层的上表面与所述衬底的上表面齐平或高于所述衬底的上表面。还形成盖帽层，所述盖帽层覆盖所述主体层。
可选的，所述种子层、主体层和盖帽层的材料为晶体材料。在形成所述主体层时在其中引入P型掺杂离子，所述种子层和/或主体层的晶格常数大于所述衬底的晶格常数。所述衬底为硅衬底，所述种子层的材料为锗硅晶体，所述主体层的材料为P型掺杂的锗硅晶体，所述盖帽层的材料为单晶硅。
另一方面，本发明还提供了一种半导体器件的形成方法，采用上述的源/漏的形成方法。
与现有技术相比，本发明的技术方案具有如下优点：
本发明提供的源/漏的形成方法中，在衬底上的栅极结构两侧形成第一凹槽，然后刻蚀所述第一凹槽从而形成第二凹槽，所述第二凹槽的侧壁在垂直于衬底的截面形成∑形，∑形的侧壁可以增加源/漏对沟道的应力，提高载流子的迁移率，接着氧化侧壁为∑形的凹槽，在第二凹槽的内表面形成一氧化层并去除所述氧化层，最后在去除氧化层之后所形成的第三凹槽内部形成源/漏。所述第二凹槽经过表面氧化并去除所形成的氧化层之后，其侧壁的衬底上边缘(靠近衬底表面的位置)由氧化前与栅硬掩模层远离栅极结构的外边缘相接近的位置，经过氧化并去除氧化层后调整为向栅极结构正下方缩进一段距离，所形成的第三凹槽更有利于后续源/漏的生长，研究结果发现，应用本发明提供的源/漏的形成方法，所形成的源/漏种子层可以完全包裹位于其上面的主体层，有效避免主体层中的掺杂离子向沟道扩散形成漏电流。
附图说明
图1是现有技术中一种PMOS晶体管的源/漏剖面电镜照片。
图2本发明实施例的源/漏的形成方法的流程示意图。
图3a至图3f是本发明实施例的源/漏的形成方法的过程示意图。
图4是利用本发明实施例的源/漏的形成方法所形成的PMOS晶体管源/漏的剖面电镜照片。
附图标记说明：
10、30、40-衬底；
31-栅极结构；
311-栅介质层；
312-栅电极层；
313-栅硬掩模层；
32-浅沟槽隔离结构；
33-第一凹槽；
33'-第二凹槽；
34-氧化层；
33”-第三凹槽；
35-源/漏；
33a-尖角；
11、351、41-种子层；
12、352、42-主体层；
153、43-盖帽层；
A121-现有技术中源/漏靠近衬底表面的区域。
具体实施方式
以下结合附图和具体实施例对本发明的源/漏的形成方法以及半导体器件的形成方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
现有PMOS器件的源/漏的制作工艺通常是在栅极结构两侧的衬底中形成凹槽，然后进行∑蚀刻使得此凹槽的侧壁在垂直于衬底的截面为∑形，由于∑蚀刻的刻蚀选择性，凹槽的∑形侧壁在靠近衬底表面与栅硬掩模层的外边缘连接处会形成尖角。如果随之进行SEG(选择性外延)工艺在∑形凹槽内生长源/漏，由于SEG工艺同时对衬底有选择蚀刻作用，而栅硬掩模层对尖角处的衬底保护作用较小，使得所述尖角处的∑形侧壁在SEG工艺尤其是种子层的生长过程中更容易被蚀刻，导致后续生长的主体层与衬底接触，如图1所示。这种源/漏中主体层中的掺杂离子容易向沟道扩散，会造成半导体器件性能不稳定等问题。
本发明提供的源/漏的形成方法，针对现有PMOS器件源/漏的制作工艺中容易形成如图1所示的形貌缺陷从而影响器件性能等问题，提供了一种新的技术方案。
本发明提供的源/漏的形成方法，首先在衬底上的栅极结构两侧形成凹槽，然后刻蚀所述凹槽，使所述凹槽的侧壁在垂直于衬底的截面形成∑形；接着氧化侧壁为∑形的凹槽，在凹槽的内表面形成一氧化层并去除所述氧化层；最后在去除所述氧化层之后的凹槽内部形成源/漏。侧壁为∑形的凹槽在经过表面氧化并去除所形成的氧化层之后，凹槽侧壁的衬底边缘向栅极结构正下方缩进一段距离，这样一来，栅硬掩模层对其正下方的衬底可以形成良好的保护作用，后续应用SEG工艺形成源/漏时，对凹槽侧壁的衬底蚀刻减少，所形成的种子层可以完全包裹在其表面形成的主体层，有效避免主体层中的掺杂离子向沟道扩散形成漏电流。
图2是本发明实施例源/漏的形成方法的流程示意图，包括以下步骤：
S1：提供一衬底，在所述衬底表面形成有栅极结构，所述栅极结构包括在所述衬底表面依次堆叠的栅介质层和栅电极层以及覆盖所述栅介质层和所述栅电极层的侧面的栅硬掩模层；
S2：在所述栅极结构两侧的衬底中形成第一凹槽；
S3：刻蚀所述第一凹槽从而形成第二凹槽，使所述第二凹槽的侧壁在垂直于衬底的截面呈∑形；
S4：对所述第二凹槽进行氧化，在所述第二凹槽的内表面形成一氧化层；
S5：去除所述氧化层从而形成第三凹槽，使所述栅硬掩模层朝向所述衬底的端面至少部分被所述第三凹槽暴露，且所述第三凹槽并不暴露所述栅介质层朝向衬底的端面；
S6：在所述第三凹槽内依次形成种子层和主体层以构成源/漏，所述种子层朝向所述栅极结构的表面与所述栅硬掩模层朝向所述衬底的端面相接触，所述主体层覆盖所述种子层并且填充所述第三凹槽。
图3a至图3f给出了本发明实施例源/漏的形成方法的过程示意图。下面结合图2和图3a至图3f对该实施例进行详细说明。
需要说明的是，图3a至图3f中仅示意出衬底上形成的一个源/漏的剖面图，本领域的普通技术人员根据公知常识可以理解本发明并在不违背本发明内涵的情况下对源/漏的数量和位置等做类似推广。
结合图2和图3a，执行步骤S1，提供一衬底30，在所述衬底30表面形成有栅极结构31。所述栅极结构31包括在所述衬底30表面依次堆叠的栅介质层311和栅电极层312，以及覆盖所述栅介质层311和栅电极层312侧面的栅硬掩模层313。
本实施例所述衬底30为硅衬底，在其他实施例中，衬底30也可以是锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底、碳化硅衬底中的任何一种或几种的叠层结构。所述硅衬底中还可以形成有其它公知的结构，例如阱区。
本实施例所述栅极结构31的形成方法为前栅(gate first)工艺，所述栅介质层311的材料可以是氧化硅，所述栅电极层312的材料可以是多晶硅或者掺杂的多晶硅，所述栅硬掩模层313的材料可以是氧化硅、氮化硅或是二者的叠层结构。当然，本实施例的方案也适用于后栅(gate-last)工艺，在后栅工艺中，所述栅极结构31为伪栅结构(dummygate)，包括伪栅电极、栅介质层和位于其侧壁的侧墙。所述栅极结构31的形成方法可以是本领域技术人员常见的形成方法，此处不再赘述。
另外，在所述衬底10中还形成有浅沟槽隔离结构(STI)32。本实施例所述浅沟槽隔离结构(STI)32的形成方法包括：在衬底10中形成沟槽，在所述沟槽中填充介质材料，填充的介质材料例如是氧化硅。
结合图2和图3b，执行步骤S2，在所述栅极结构31两侧的衬底30中形成第一凹槽33，所述第一凹槽33在垂直于衬底30的截面(此处可理解为平行于栅极结构31的宽度方向的截面)为U形、方形或梯形中的任意一种。所述第一凹槽33的位置作为源/漏区域。具体的，所述第一凹槽33的形成过程可以包括曝光、显影、刻蚀等本领域技术人员公知的步骤。本实施例所述第一凹槽33应用干法刻蚀形成，刻蚀过程为各向异性刻蚀，所形成的第一凹槽33在垂直于衬底30的截面为U形。由于栅硬掩膜层313的保护，第一凹槽33的侧壁在靠近衬底30表面与栅极结构31侧面的栅硬掩模层313相接触，即第一凹槽33的侧壁位于栅硬掩模层313的正下方。
结合图2和图3c，执行步骤S3，刻蚀第一凹槽33，使第一凹槽33的侧壁在垂直于衬底30的截面形成∑形。
具体的，可采用碱性蚀刻剂对第一凹槽33进行湿法刻蚀，使第一凹槽33的侧壁在垂直于衬底30的截面形成∑形。所述碱性蚀刻剂例如是四甲基铵-氢氧化物(TMAH)、乙二胺邻苯二酚(EDP)、肼或氢氧化钾(KOH)。本实施例选用TMAH作为蚀刻剂对凹槽33进行蚀刻，并简称此方法为TMAH蚀刻。
由于TMAH对硅的腐蚀是各项异性的，蚀刻速率依赖于晶体取向，最快的腐蚀面通常是(100)晶面，而(111)晶面腐蚀率最低。因而可以较为直接的在第一凹槽33的侧壁形成凹角(即向栅极结构31正下方凸出的部分)。本领域技术人员也可以在不脱离本发明内涵的前提下使用其他方法或者蚀刻剂刻蚀第一凹槽33以使第一凹槽33的侧壁在垂直于衬底30的截面形成∑形。区别起见，将侧壁形成为∑形的第一凹槽33以第二凹槽33'表示。此时，第二凹槽33'的侧壁应与栅极结构31侧面的栅硬掩模层313相接触。
如图3c所示，经过TMAH蚀刻，第二凹槽33'的侧壁延伸至栅极结构31下方的衬底30中，侧壁上的凹角有利于后续形成的源/漏对沟道区域的衬底30产生应力而提高载流子迁移率。因为TMAH蚀刻的特殊性，在TMAH蚀刻后，第二凹槽33'在靠近衬底30表面的侧壁与栅硬掩模层313接触的区域未被充分蚀刻，而是形成一个尖角33a。由于尖角33a接近栅硬掩模层313的外边缘(远离栅极结构31的一端)，此处栅硬掩模层313对衬底30的保护作用较小。如果在此基础上利用SEG工艺形成源/漏，例如在第二凹槽33'内形成外延材料例如锗硅晶体时，由于SEG工艺对衬底具有选择蚀刻作用，而尖角33a处栅硬掩模层313对衬底30的保护作用较小，使得尖角33a很容易在SEG工艺中被蚀刻掉，在后续形成例如P型掺杂的锗硅晶体时，其中的掺杂离子很容易向衬底30中扩散，而导致PMOS器件性能不稳定。
本实施例提供的技术方案目的是改善第二凹槽33'的∑形侧壁在栅硬掩模层313外边缘形成尖角33a导致SEG工艺中栅硬掩模层313对衬底30的保护不完全，进一步的，实现种子层在凹槽33'内表面较均匀生长，而在种子层上形成的主体层被种子层完全包裹。
结合图2和图3d，执行步骤S4，氧化第二凹槽33'，在其内表面形成一氧化层34。
具体的，可以应用化学氧化(chemical oxidation)方法或者快速热退火(RTA,rapid thermal annealing)氧化的方法形成所述氧化层34。氧化层34的材料可以包括与衬底30相同材质的氧化物，如本实施例中硅衬底30上形成的第二凹槽33'表面经氧化之后形成的氧化层34为氧化硅。对于化学氧化方法，可以使用例如SPM溶液(主要成分为H2SO4和H2O2)或O3溶液进行氧化，氧化温度约40～600度。而如果利用快速热退火氧化方法，在氧气气氛下，快速升温并在目标温度(500～600摄氏度)短暂持续，对衬底30进行热处理，然后进行快速冷却。
需要说明的是，本实施例中仅氧化第二凹槽33'表面的一薄层即可，以免后续工艺去除氧化层34之后栅介质层311向第二凹槽33'暴露，导致器件失效，也就是说，氧化层34靠近衬底30表面的端面应位于栅硬掩模层313的正下方，通常氧化层34的厚度控制在在
范围即可。在尖角33a处的衬底30也被氧化。
结合图2和图3e，执行步骤S5，去除第二凹槽33'表面形成的氧化层34。去除方法可以是干法刻蚀或湿法刻蚀。本实施例中应用湿法刻蚀去除氧化层34直至露出衬底30。本领域技术人员可以在不违背本发明内涵的前提下，选用其他合理的剥离工艺将氧化层34去除。第二凹槽33'在去除氧化层34之后形貌发生了变化，区别起见，将去除氧化层34之后的第二凹槽33'以第三凹槽33”表示。
去除氧化层34之后，尖角33a处的衬底30由氧化前与栅硬掩模层313外边缘相接近的位置，调整为向栅极结构31正下方的衬底30缩进了一段距离d。d的值应小于栅极结构31侧面的栅硬掩模层313的厚度，以免暴露栅介质层311。也就是说，第三凹槽33”的尖角33b位于栅硬掩模层313的正下方，暴露栅硬掩模层313的部分或全部底面(即栅硬掩模层313朝向衬底的端面)，并不暴露栅介质层311。
结合图2和图3f，执行步骤S6，在所述第三凹槽33”内部形成源/漏35，所述源/漏35包括在第三凹槽33”内表面形成的种子层351、在种子层上面形成的主体层352，以及在所述主体层表面形成的盖帽层353，其中主体层352覆盖种子层351并填充第三凹槽33”，为了进一步减小源/漏35的接触电容，提升器件性能，优选方案中主体层352的上表面与衬底30的上表面齐平或高于衬底30的上表面。其中，种子层351朝向栅极结构31的表面与栅硬掩模层313朝向衬底30的端面相接触。
具体的，可以使用SEG工艺在第三凹槽33”依次形成种子层351、主体层352和盖帽层353。进一步的，由于本征硅的导电性能很差，其电阻率一般在200Ω·cm以上，通常在利用SEG工艺生长主体层352的同时还需要掺入杂质气体来满足一定的器件电学性能。在形成所述主体层352时掺入杂质气体如硼烷(B2H6)以便引入P型掺杂离子。
本实施例中，第三凹槽33”用于PMOS器件源/漏35的形成，所述源/漏35包括种子层351、主体层352和盖帽层353，均为晶体材料，采用SEG工艺形成所述源/漏35，首先选择晶体材料锗硅作为所述种子层351的材料，形成锗硅种子层可使用硅烷(SiH4)、二氯硅烷(SiH2Cl2)及Si2H6中的一种或多种作为硅源，以及使用锗烷(GeH4)作为锗源；接着形成主体层352，优选方案中，主体层352的材料也选择锗硅，并使用硼烷(B2H6)作为硼源以便引入硼离子；最后，形成盖帽层353，盖帽层353的材料为单晶硅。为了源/漏35更好的适配衬底30，本实施例通过控制工艺条件使得从种子层351到主体层352锗的含量逐渐增加。在其他具体实施例中，所述主体层352、种子层351以及盖帽层353也可以是其他材料。本领域技术人员应该可以理解，也可采用其他方法来生长源/漏，例如分子束外延(MBE)等，或者采用其他可行方法形成源/漏35。
图4为利用利用本发明实施例源/漏的形成方法所形成的PMOS晶体管源/漏的剖面电镜照片。如图4所示，在衬底40上形成的∑凹槽(即本实施例中第三凹槽33”)内依次形成种子层41、主体层42和盖帽层43。可以看出，相对于图1所示的现有工艺制作的源/漏，图4中种子层41对主体层42形成完全包裹(包括图4中的黑圈处)，避免了主体层42与衬底40接触导致主体层42中的掺杂离子向沟道扩散形成漏电流而导致器件性能变差的问题。
综上所述，本发明实施例提供的源/漏的形成方法中，在栅极结构30两侧形成第一凹槽33，接着刻蚀所述第一凹槽33，使所述第一凹槽33的侧壁在垂直于衬底30的截面形成∑形，然后氧化∑形侧壁的第二凹槽33'，在其内表面形成一氧化层34并去除这层氧化层34，最后在去除所述氧化层34之后的第三凹槽33”内部形成源/漏35。
经过氧化及去除氧化层34，第二凹槽33'侧壁上尖角33a处的衬底30由接近栅硬掩模层313外边缘的位置调整为向栅极结构31正下方缩进一段距离d。相较于根据现有技术，本实施例中种子层351能够完全包裹主体层352，避免了主体层351与衬底30直接接触，可以有效避免主体层352中的掺杂离子往沟道扩散，提升器件性能。
本实施例还提供一种半导体器件的形成方法，所述半导体器件包括上述栅极结构31以及源/漏35的结构，并且利用了上述形成源/漏35的方法，所述半导体器件的形成方法可用于集成电路制造，但本发明不局限于此。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种源/漏的形成方法，其特征在于，包括：
提供一衬底，在所述衬底表面形成有栅极结构，所述栅极结构包括在所述衬底表面依次堆叠的栅介质层和栅电极层以及覆盖所述栅介质层和所述栅电极层的侧面的栅硬掩模层；
在所述栅极结构两侧的衬底中形成第一凹槽；
刻蚀所述第一凹槽从而形成第二凹槽，使所述第二凹槽的侧壁在垂直于衬底的截面呈∑形；
对所述第二凹槽进行氧化，在所述第二凹槽的内表面形成一氧化层；
去除所述氧化层从而形成第三凹槽，使所述栅硬掩模层朝向所述衬底的端面至少部分被所述第三凹槽暴露，且所述第三凹槽并不暴露所述栅介质层朝向衬底的端面；以及
在所述第三凹槽内利用选择性外延工艺依次形成种子层和主体层以构成源/漏，所述种子层朝向所述栅极结构的表面与所述栅硬掩模层朝向所述衬底的端面相接触，所述主体层覆盖所述种子层并且填充所述第三凹槽。
2.根据权利要求1所述的源/漏的形成方法，其特征在于，所述第一凹槽在垂直于衬底的截面为U形、方形或梯形中的任意一种。
3.根据权利要求1所述的源/漏的形成方法，其特征在于，使用化学氧化工艺或者快速热退火氧化工艺形成所述氧化层。
4.根据权利要求1所述的源/漏的形成方法，其特征在于，所述氧化层的厚度为
5.根据权利要求1所述的源/漏的形成方法，其特征在于，所述主体层的上表面与所述衬底的上表面齐平或高于所述衬底的上表面。
6.根据权利要求5所述的源/漏的形成方法，其特征在于，还形成盖帽层，所述盖帽层覆盖所述主体层。
7.根据权利要求6所述的源/漏的形成方法，其特征在于，所述种子层、主体层和盖帽层的材料为晶体材料。
8.根据权利要求6所述的源/漏的形成方法，其特征在于，在形成所述主体层时在其中引入P型掺杂离子，所述种子层和/或主体层的晶格常数大于所述衬底的晶格常数。
9.根据权利要求8所述的源/漏的形成方法，其特征在于，所述衬底为硅衬底，所述种子层的材料为锗硅晶体，所述主体层的材料为P型掺杂的锗硅晶体，所述盖帽层的材料为单晶硅。
10.一种半导体器件的形成方法，其特征在于，采用如权利要求1至9中任一项所述的源/漏的形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710882857.4A CN107658227B (zh) | 2017-09-26 | 2017-09-26 | 源/漏的形成方法以及半导体器件的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710882857.4A CN107658227B (zh) | 2017-09-26 | 2017-09-26 | 源/漏的形成方法以及半导体器件的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107658227A CN107658227A (zh) | 2018-02-02 |
| CN107658227B true CN107658227B (zh) | 2020-04-10 |
Family
ID=61115980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710882857.4A Active CN107658227B (zh) | 2017-09-26 | 2017-09-26 | 源/漏的形成方法以及半导体器件的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107658227B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110459477B (zh) * | 2019-08-05 | 2022-10-21 | 上海华力集成电路制造有限公司 | 半导体器件的制造方法 |
| CN110444473A (zh) * | 2019-08-29 | 2019-11-12 | 上海华力集成电路制造有限公司 | 嵌入式锗硅器件的制造方法及嵌入式锗硅器件结构 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103794496A (zh) * | 2012-10-29 | 2014-05-14 | 中芯国际集成电路制造(上海)有限公司 | 在半导体硅衬底上附生作为源漏极基底材料的锗硅的方法 |
| US9601619B2 (en) * | 2013-07-16 | 2017-03-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS devices with non-uniform P-type impurity profile |
| US9070635B2 (en) * | 2013-08-09 | 2015-06-30 | United Microelectronics Corp. | Removing method |
-
2017
- 2017-09-26 CN CN201710882857.4A patent/CN107658227B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN107658227A (zh) | 2018-02-02 |
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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