JP2014504020A - 一軸歪み量子井戸デバイス及び当該一軸歪み量子井戸デバイスの作製方法 - Google Patents
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Abstract
平面又は非平面状量子井戸デバイス及び当該量子井戸デバイスの作製方法。当該デバイスは：バンドギャップの大きな材料を含むバッファ領域；前記バッファ領域上に存在する一軸歪み量子井戸チャネル領域；前記量子井戸チャネル領域上に存在してバンドギャップの大きな材料を含む上部バリア領域；前記量子井戸チャネル領域上に存在するゲート誘電体；前記ゲート誘電体上に存在するゲート電極；並びに、前記ゲート電極の各側部に設けられる凹んだソース領域及びドレイン領域、を有する。前記ソース領域及びドレイン領域は、前記バッファ領域の材料の格子定数とは異なる格子定数を有する接合材料を含む。好適には、前記バッファ領域はSi1-xGex材料を含み、かつ、前記接合材料はSi1-yGey材料を含む。ここでyはxよりも大きく、又は、純粋なゲルマニウム、又は、スズとゲルマニウムである。
Description
本開示は、平面又は非平面状量子井戸デバイス及び当該量子井戸デバイスの作製方法に関する。
非シリコン材料に基づく量子井戸トランジスタは、優れたデバイス特性を示す。しかし一部の量子井戸では、短チャンネル特性の損失が、ソース領域及びドレイン領域でのエッチング/注入損傷による歪みの喪失に起因する。
上記の欠点を克服するプロセス及び構造の改善が必要とされる。
本開示の第1態様によるとデバイスが供される。当該デバイスは：バンドギャップの大きな材料を含むバッファ領域；前記バッファ領域上に存在する一軸歪み量子井戸チャネル領域；前記量子井戸チャネル領域上に存在してバンドギャップの大きな材料を含む上部バリア領域；前記量子井戸チャネル領域上に存在するゲート誘電体；前記ゲート誘電体上に存在するゲート電極；並びに、前記ゲート電極の各側部に設けられる凹んだソース領域及びドレイン領域、を有し、前記ソース領域及びドレイン領域は、前記バッファ領域の材料の格子定数とは異なる格子定数を有する接合材料を含む。
本開示の第2態様によると方法が供される。当該方法は、バンドギャップの大きな材料を含むバッファ領域を供する工程と、前記バッファ領域上に量子井戸チャネル領域を供する工程と、前記量子井戸チャネル領域上にバンドギャップの大きな材料を含む上部バリア領域を供する工程と、前記量子井戸チャネル領域上にゲート誘電体を供する工程と、前記ゲート誘電体上にゲート電極を供する工程と、前記ゲート電極の各側部にソース領域凹部及びドレイン領域凹部を画定する工程と、前記バッファ領域の材料の格子定数とは異なる格子定数を有する接合材料を前記ソース領域凹部及びドレイン領域凹部に充填する工程によって、前記ソース領域凹部及びドレイン領域凹部にソース領域及びドレイン領域を供する工程、を有する。
本開示の第3態様によるとシステムが供される。当該システムは、バンドギャップの大きな材料を含むバッファ領域；前記バッファ領域上に存在する一軸歪み量子井戸チャネル領域；前記量子井戸チャネル領域上に存在してバンドギャップの大きな材料を含む上部バリア領域；前記量子井戸チャネル領域上に存在するゲート誘電体；前記ゲート誘電体上に存在するゲート電極；並びに、前記ゲート電極の各側部に設けられる凹んだソース領域及びドレイン領域、を有し、前記ソース領域及びドレイン領域は、前記バッファ領域の材料の格子定数とは異なる格子定数を有する接合材料を含む、デバイス層と、前記デバイス層上に設けられた複数の層間誘電層と、前記複数の層間誘電層の間に挟まれた複数の金属線を含む集積回路と、前記集積回路と結合するグラフィックスプロセッサ、を有する。
基板上の回路デバイス（たとえば半導体（たとえばシリコン）基板上の集積回路(IC)トランジスタ、レジスタ、キャパシタ等）における性能の向上は、それらのデバイスの設計、製造、及び動作中に考慮される主要な因子である。たとえば金属−酸化物−半導体(MOS)トランジスタデバイス−たとえば相補型金属−酸化物−半導体(CMOS)において用いられるもの−の設計、製造、及び動作中、n型MOSデバイス(nMOS)チャネルでの電子の移動度の向上とp型MOSデバイス(pMOS)チャネルでの正孔の移動度の向上が通常は好まれる。デバイスの性能を評価する重要なパラメータは、所与の設計で供給される電流である。このパラメータは、トランジスタ駆動電流又は飽和電流(IDsat)と一般に呼ばれている。駆動電流は、トランジスタのチャネルの移動度と外部抵抗を含む因子による影響を受ける。よってデバイスの性能は、チャネルの移動度（たとえばソースとドレインとの間のチャネルでのキャリアの移動度）と外部抵抗(Rext)（ソースへのコンタクトとドレインへのコンタクトとの間での外部抵抗）による影響を受ける。
トランジスタのチャネル領域でのキャリア（たとえば正孔と電子）の移動度は、チャネル材料の組成、ドーピング、及び歪み（たとえば引っ張り歪み又は圧縮歪み）による影響を受けうる。キャリア移動度の向上は、所与の設計電圧及びゲート長での駆動電流の増大に直接関係する。キャリア移動度は、チャネル領域の格子を歪ませることによって増大しうる。pMOSデバイスについては、キャリア移動度（つまり正孔移動度）は、トランジスタのチャネル領域において圧縮歪みを発生させることによって向上する。nMOSデバイスについては、キャリア移動度（つまり電子移動度）は、トランジスタのチャネル領域において引っ張り歪みを発生させることによって向上する。
Rextは、チャネル材料の組成、ドーピング、及び歪みによる影響を受けうる。Rextはまた、ソース及びドレイン材料の組成並びにドーピングと、ソース及びドレインコンタクトの組成並びにドーピングと、ソース及びドレインコンタクトとソース及びドレイン材料との間の界面による影響を受けうる。外部抵抗は、(1)オーミックコンタクト（半導体に対する金属及び金属に対する半導体）に係る抵抗、(2)ソース及びドレイン領域自体の内部での抵抗、(3)チャネル領域とソース及びドレイン領域との間の領域（先端領域）の抵抗、並びに、(4)初期の基板−エピ層の界面の位置での不純物（炭素、窒素、酸素）の汚染に起因する界面抵抗の総和として称されて良い。
実施例は、「量子井戸(QW)」−たとえばソースとドレインとの間のQW−を利用するデバイスに関する。量子井戸とは、MOSFETデバイスの輸送に関与するキャリアのエネルギー領域を閉じこめるチャネル「積層体」の設計を含む概念である。ここで閉じこめられたエネルギー領域（たとえば層）とは、大きなバンドギャップを有する上部層と下部層との間に閉じこめられる小さなバンドギャップを有する領域である。たとえば実施例によると、量子井戸はゲルマニウム(Ge)層又はシリコンゲルマニウム(SiGe)層を有して良い。あるいはその代わりに量子井戸は、インジウム燐(InP)からなる上部層とインジウムアルミニウム砒素(InAlAs)からなる下部層との間に挟まれたインジウムガリウム砒素(InGaAs)層を有して良い。しかし実施例は、QW、上部バリア層、及び下部バリア層の材料の上記組み合わせに限定されず例として、IV族のヘテロ構造、III-V族のヘテロ構造、又はII-VI族のヘテロ構造も、その実施例の技術的範囲内に含む。各場合で、上部層は、（たとえば埋め込みチャネル構造の）「チャネル」層中にキャリアを閉じこめ、そのチャネル内でのキャリアの移動度へのゲート積層体での欠陥の散乱の影響をも抑制する「バッファ」及び/又は「バッファ」層として表されて良い。また底部領域は、（たとえばSOIのように）（上部層のような）「チャネル」層内でキャリアを閉じこめ、かつバルクからチャネルを絶縁することによって静電完全性をも改善するように底部「バッファ」層として表されて良い。
底部領域の下は基板であって良い。基板は、バルク状基板又はシリコン・オン・インシュレータ(SOI)基板であって良い。基板は、QW底部バッファの下に平坦なバッファ層を有して良い。その平坦なバッファ層の下には、他のバッファ領域又は基板層−たとえばシリコンハンドル層−が存在して良い。あるいはその代わりに、たとえば絶縁体上のヘテロ構造(HOI)構造を形成するように、底部バリアの下には、絶縁層、及び、それに続いて基板が存在して良い。一般的には、QWバッファ領域の下の層は、基板又はその基板の一部として表されて良い。
図1-図3に記載された実施例によると、トランジスタ量子井戸(QW)チャネル領域を局所的に歪ませるのは、下部バッファ領域にまで入り込む凹部領域へエピタキシャル成長したソースとドレインを与えることによって実現されうる。ここでソース領域及びドレイン領域の材料は、下部バッファ領域の格子間隔とは異なる格子間隔を有する。
下部バッファ領域へ深さ方向に入り込むソース及びドレイン凹部を供し、かつ、下部バッファ層の材料とは異なる格子間隔を与える材料によってこれらの凹部を充填することによって、一軸歪みをQWチャネルに与えることができる。このようにしてデバイスの性能が有利に改善される。
図1は、量子井戸、ゲート誘電体、及びゲート電極を有する基板の一部の概略的断面図である。図1は、基板量子井戸(QW)124の上面125上に形成されるゲート誘電体144を有する基板120を含む装置100を表している。ゲート電極190はゲート誘電体144上に形成される。QW124は、チャネル領域134上に形成される/チャネル領域134と接触するバリア材料である/を含む上部バリア又はバッファ領域132を有する。チャネル領域134は、バッファ領域136上に形成される/バッファ領域136と接触するチャネル材料である/を含む。バッファ領域136は、バッファ材料で構成される又はバッファ材料を含む。バッファ領域136は、基板120上に形成される又は基板120と接触する。ゲート誘電体144は、層132上に形成される又は層132と接触する。ゲート電極190の下で延びる層132の表面170が表されている。装置100、及び、当該装置の上述した構成部品は、たとえば1つ以上の処理チャンバを含む半導体トランジスタ製造プロセスにおいて、（たとえばCMOSデバイスの一部となるようにすることにより）QW型p-MOSトランジスタ（の一部）となるようにさらに処理されて良い。実施例によると、下部バッファ領域136はたとえばSi1-xGex混晶材料を有して良い。しかし上述したように、実施例は、Geに基づくデバイスの提供に限定されず、たとえばIV族、III-V族、又はII-VI族ヘテロ構造もその実施例の範囲内で含む。ここでたとえば下部バッファ層領域は、上記の材料族の範囲内の複合材料である。
図1に図示されているように、基板120はその上にQW124を有する。量子井戸124は、MOSFETデバイスの輸送に関与するキャリアのエネルギー領域を閉じこめるチャネル領域134を有する。ここで閉じこめられたエネルギー領域（たとえばチャネル）とは、大きなバンドギャップを有する上部バリア層と下部バッファ層との間で閉じこめられた小さなバンドギャップを有する領域である。たとえば量子井戸は、ゲルマニウム(Ge)又はシリコンゲルマニウム(SiGe)の層134を有して良い。層134は、トランジスタデバイスのQW「チャネル」を形成するのに適した様々な材料を有して良い。トランジスタデバイスQWチャネルは、上部層132の下又は層136の上で、かつ、電極190に隣接して形成される接合部の表面間のQW124のチャネル材料の一部と定義されて良い。具体的には、ソース及びドレインはQW124に隣接して形成されることで、QW124はソースとドレインとの間の量子井戸となりうる。ソース及びドレインはそれぞれ、接合領域−たとえば量子井戸に隣接して形成される（たとえばチャネル領域を貫通する）開口−で、かつ、接合材料によって充填されて良い。
ゲート電極190は、ゲート誘電体144の形成について上で説明したプロセスによって形成されて良い。ゲート誘電体144は、相対的に高い誘電率（たとえば二酸化シリコン(SiO2)よりも高い誘電率）を有する材料、及び、相対的に低い誘電率を有する材料で構成され、かつ、量子井戸にわたって存在するゲート誘電体用に当業者に知られた適切な材料を有して良い。ゲート誘電体144は堆積によって形成されて良い。堆積とはたとえば、CVD、原子層堆積(ALD)、ブランケット堆積(blanket deposition)、及び/又は、他の適切な成長、堆積、若しくは形成方法である。ゲート電極190は、MOSデバイスにとって適切な仕事関数を有して良い。しかもゲート電極190は、様々な半導体又は伝導性材料−たとえばシリコン、多結晶シリコン、結晶シリコン、及び/又は様々な他の適切なゲート電極材料−で形成されて良い。たとえばゲート電極は金属−タンタル、タングステン、窒化タンタル、及び窒化タングステン−で作られて良い。金属ゲートが用いられる場合、その金属ゲートは、ゲート誘電体材料用のhigh-k誘電体と併用されることが好ましい。またゲート電極190は、p型ゲート電極又はn型ゲート電極を形成するように、形成中又は形成後にドーピングされて良い。場合によっては、ゲート電極190は、TaN/HfSiOx（酸化物）又は量子井戸の技術分野において既知の他の適切なゲート電極材料で構成されて良い。
QW124はたとえば、周知の方法でドーピングすることによって形成されたn型井戸又はp型井戸であって良い。本明細書で述べたドーピングはたとえば、角度をつけたドーピング又は選択ドーピングによって−たとえばマスクを（複数の）非選択領域上に設けることで、QW124へドーパントをドーピングすること（たとえばチャネル領域へのドーピング）を可能にしながら、ドーパントを（複数の）非選択領域へ導入するのを阻止することによって−実行されて良い。同様に接合領域はp型接合領域又はn型接合領域であって良い。ゲート電極190の側部と接するスペーサ112も表されている。スペーサ112は、誘電体を有して良い。誘電体とはたとえば、窒化シリコン(Si3N4)、二酸化シリコン(SiO2)、及び/又は様々な他の適切な半導体デバイスのスペーサ材料である。浅溝分離領域160と165も表されている。
ここで図2に移る。本発明の実施例によると、接合又はソース及びドレイン開口すなわち凹部270が、たとえばリソグラフィ法を用いて自己整合的に、ゲート電極190に隣接して形成されて良い。その結果図示されたデバイス構造200が実現される。ソース及びドレイン凹部270は、図2に示されているように、QW124を貫通させてバッファ領域136へ入り込むようにエッチングすることによって形成されて良い。一部の実施例によると、凹部270の画定はたとえば、湿式エッチング及び/又は乾式エッチングを有して良い。たとえば凹部270の画定は、乾式エッチングに続いて湿式エッチングを用いる工程を有して良い。一の実施例によると、湿式エッチングは、バッファ領域136の{111}ファセットに対して実質的に選択的なNH4OHを利用して良い。あるいはその代わりに、実施例の湿式エッチングは、結晶方向に基づいてバッファ領域136を選択的にエッチングしうる。具体的には、エッチングは{111}面に沿った方向以外の結晶方向ではるかに速く進行するので、{111}面に沿ってかなりゆっくりとバッファ領域136がエッチングされることで、{111}ファセットが生成される。他の湿式エッチング化学物質には、NH4OH、TMAH、KOH、NaOH、BTMH、又はアミンを主成分とするエッチャントが含まれる。本実施例では、アミンを主成分とするエッチャントは約9.0よりも大きなpHを有する。アミンを主成分とするエッチャントで湿式エッチングが行われる実施例では、アミンを主成分とするエッチャントは、蒸留水によって希釈される。本実施例の希釈されたアミンを主成分とするエッチャントは、24℃〜90℃の温度にて蒸留水中で約1.0〜30.0質量%のアミンを主成分とするエッチャントである。本実施例では、約24℃にて蒸留水によって希釈された2.5質量%のNH4OH溶液は、約60秒の浸漬で、ソース領域600とドレイン領域601を約170nmのアンダーカット深さまでエッチングする。
本実施例では、ソース及びドレイン凹部270を形成する本実施例の湿式エッチングは、フッ化水素(HF)に浸漬させることで、エッチングされるべきバッファ領域136の表面上に存在しうる自然酸化膜を除去することによって進められて良い。本実施例では、自然酸化膜は、略室温（約24℃）にて蒸留水との比が約1:50〜1:400の希釈フッ化水素によって除去される。本実施例では、自然酸化膜は、約20Å〜30Åの熱シリコン酸化物を除去することを目的とした緩衝酸化物エッチング化学物質によって除去される。本実施例の湿式エッチングの後にはさらにリンスが行われて良い。本実施例では、リンスは、約30〜35l/minの流速を有する高速上向き流の蒸留水である。本実施例のリンスは、湿式エッチングの後に行われることで、その湿式エッチングを迅速に制御する。本実施例では、湿式エッチングとリンスとの間の移行時間は約5.0〜8.0秒である。湿式エッチングが凹部270を与えるのに用いられる場合、トランジスタのゲート190は、湿式エッチング用化学物質に対して耐性を有する材料によって画定されて良い。さらに湿式エッチング用化学物質は、そのゲート誘電体の材料をエッチングしないように、その材料に対して選択的であって良い。湿式エッチング中にそのゲート誘電体の材料を保護するため、マスク（図示されていない）が、ゲート電極の上方に供されて良い。たとえば湿式エッチングが乾式エッチングに先立って行われることでソース及びドレイン凹部270が与えられる場合、塩素(Cl2)、塩酸(HCl)、水素(H2)、及び/又は窒素(N2)を含む混合物を有し得るエッチャントガスは、乾式エッチングに用いられて良い。量子井戸チャネル材料を異方的に乾式エッチングするのに適切な他の乾式エッチャントが用いられて良いことに留意して欲しい。最初の乾式エッチングの場合では、乾式エッチングはたとえばバリア領域132をエッチングし、湿式エッチャントが、乾式エッチャントにより生成された開口を貫通して接合凹部270を形成するようにエッチングして良い。ソースドレイン凹部のエッチングはたとえば、多ゲートデバイスのゲート電極とスペーサに対してソース及びドレイン凹部のエッチングの位置を合わせることによって、自己整合的に実行されて良い。
図3は、ソース領域380とドレイン領域385を形成して図示されたデバイス構造300を実現した後の図2の基板を表している。本実施例によると、ソース領域380とドレイン領域385は、ソース及びドレイン材料−たとえばSiGe混晶−を凹部270へエピタキシャル成長させることによって供されて良い。しかし本実施例は、チャネル領域に対する引っ張り又は圧縮歪みを与えるため、下部バッファ領域の材料に対して格子ミスマッチを与える任意の材料をソース及びドレイン領域270へ供する工程を、その技術的範囲に含む。そのようにしてエピタキシャル成長により供された膜は、バッファ領域136の材料とは異なる格子定数を有する材料−たとえば下地のSiGeバッファとは異なるGe濃度を有するSiGe−を含んで良い。エピタキシャル成長した膜は純粋なGe又はSnGe混晶をも有して良い。ソース及びドレイン領域の材料たとえばドーピングされた材料を含んで良い。たとえばソース及びドレイン接合材料は、成長しながらドーピングされて良いし、又は、接合材料が充填された後にドーピングされても良い。ソース領域380とドレイン領域385のシリコンゲルマニウムはたとえば、p型ドーピングを行うためにホウ素又はアルミニウムがドーピングされ、n型ドーピングを行うために砒素、燐、又はアンチモンがドーピングされて良い。
ソース領域380とドレイン領域385は、一の実施例によると、QW層の下側表面の直下からQW層の下側表面の下へ約2000Å及んで良い。凹部の深さは、QW層の下側表面の下約300Å〜400Åであることが好ましい。図3に示されているように、ソース領域380及びドレイン領域385はさらに、隆起したソース及びドレイン領域を有して良い。一の実施例によると、凹部を有するソース及びドレイン領域は、QW層の上側表面上方に約0〜1500Åのソース及びドレイン高さにまで延びて良い。ソース及びドレイン高さはQW層の上側表面上方に約400Åであることが好ましい。本実施例によると、ソース領域380とドレイン領域385のアンダーカット部は、スペーサ112の外側端部（つまりゲート電極190から最も離れたスペーサ112の端部）が噴出された場所からスペーサ112の下をゲート電極へ向かって約20nmの横方向長さにまで伸びる場所までの間のいずかの場所で横方向の長さを有して良い。アンダーカット部の横方向長さは約5nmであることが好ましい。よって形成されたソース領域380及びドレイン領域385は、たとえば量子井戸の上部バリア領域と下部バッファ領域によってチャネル領域内で生じる二軸歪みに加えて、一軸の圧縮又は引っ張り歪みを、MOSトランジスタのQWチャネル領域へ与えうる。ソース及びドレイン領域とバッファ領域の材料は、ソース及びドレイン領域の格子間隔がバッファ領域の格子間隔と異なることを保証するように選ばれて良い。このようにして、一軸歪みがQW124に与えられ得る。本明細書で述べたように、チャネル移動度の改善及び（一軸歪みがない場合と比較した）Rextの減少のため、ソースの材料及びドレインの材料と下部バッファ領域との間での格子間隔の差の割合は、0%よりも大きく最大約5%の間で、好適には1.5%〜2%の間であって良い。一部の実施例では、ソース及びドレイン領域の材料は、用途の要求に従って平坦化されて良い。係る平坦化は、複数の異なるエピタキシャル層を用いてソース及びドレイン凹部270を充填することによって実現されて良い。ただし複数の異なるエピタキシャル層はそれぞれ、前の層とは異なる格子定数を与える。
一の実施例によると、ソース領域380とドレイン領域385は、十分な温度で材料を加熱、アニーリング、及び/又はフラッシュアニーリングにより熱処理されて良い。そのように熱処理されることで、ソース領域380とドレイン領域385は、チャネル材料内であってその材料との界面（たとえば接合部又は境界）で十分な体積の混晶を形成する。それによりチャネル134内での一軸歪みは、チャネル移動度を増大（すなわち向上）させ、かつ、（一軸歪みがない場合と比較して）Rextを減少させる。ソース及びドレイン領域は、デバイスのチャネル移動度を増大させるのに十分な程度のバッファ領域136の材料とは異なる格子間隔を有する。よってソース領域380とドレイン領域385中の材料は、バッファ領域136の材料とは異なる格子間隔と体積を有し、かつ、チャネル134内において一軸の圧縮又は引っ張り歪みを生じさせうる。量子井戸チャネル内で二軸の圧縮歪みを生じさせるのに十分な他の適切な材料が、チャネル材料、上部バリア材料、及び/又は下部バッファ材料に用いられても良いことに留意して欲しい。
装置300は続いて、ソース領域380及びドレイン領域385へのコンタクトを形成するように処理されて良い。たとえば装置300は、集積回路のデバイス層内のCMOSデバイスの一部となるように処理されて良い。
本実施例は平坦なデバイスについて説明してきたが、本実施例は、非平坦デバイス−たとえばダブルゲート又はトライゲートデバイス−内に上述のソース及びドレイン領域を供する工程も、本実施例の技術的範囲内で有して良いことに留意して欲しい。
次に図4を参照すると、方法の実施例400が表されている。図4に示されているように、方法400は、ブロック410にてバンドギャップの大きな材料を含むバッファ領域を供する工程と、ブロック420にて前記バッファ領域上に量子井戸チャネル領域を供する工程と、
ブロック430にて前記量子井戸チャネル領域上にバンドギャップの大きな材料を含む上部バリア領域を供する工程と、ブロック440にて前記量子井戸チャネル領域上にバンドギャップの大きな材料を含む上部バリア領域を供する工程と、ブロック450にて前記量子井戸チャネル領域上にゲート誘電体を供する工程と、ブロック460にて前記ゲート誘電体上にゲート電極を供する工程と、ブロック470にて前記ゲート電極の各側部にソース領域凹部及びドレイン領域凹部を画定する工程と、ブロック480にて前記バッファ領域の材料の格子定数とは異なる格子定数を有する接合材料を前記ソース領域凹部及びドレイン領域凹部に充填することによって、前記ソース領域凹部及びドレイン領域凹部にソース領域及びドレイン領域を供する工程を有する。
ブロック430にて前記量子井戸チャネル領域上にバンドギャップの大きな材料を含む上部バリア領域を供する工程と、ブロック440にて前記量子井戸チャネル領域上にバンドギャップの大きな材料を含む上部バリア領域を供する工程と、ブロック450にて前記量子井戸チャネル領域上にゲート誘電体を供する工程と、ブロック460にて前記ゲート誘電体上にゲート電極を供する工程と、ブロック470にて前記ゲート電極の各側部にソース領域凹部及びドレイン領域凹部を画定する工程と、ブロック480にて前記バッファ領域の材料の格子定数とは異なる格子定数を有する接合材料を前記ソース領域凹部及びドレイン領域凹部に充填することによって、前記ソース領域凹部及びドレイン領域凹部にソース領域及びドレイン領域を供する工程を有する。
図5を参照すると、本発明の実施例が利用可能な多くの可能なシステム500のうちの1つが表されている。一の実施例では、電子装置1000は、CMOSデバイス−たとえば図3のデバイス300−を含む集積回路510を有して良い。デバイス300は、集積回路510のデバイス層の一部であって良い。集積回路510はさらに、デバイス層上に設けられた複数の層間誘電層と、周知の方法により層間誘電層間に挟まれた複数の金属線を有して良い。代替実施例では、電子装置1000は、用途特定IC(ASIC)を有して良い。チップセット（たとえばグラフィックス、サウンド、及び制御チップセット）中に見いだされる集積回路もまた、本発明の実施例に従ってパッケージ化されて良い。
図5で表された実施例については、図示されているように、システム500は、主メモリ1002、グラフィックスプロセッサ1004、マスストレージデバイス1006、及び/又は、バス1010によって互いに結合する入出力モジュール1008をも有して良い。メモリ1002の例には、静的ランダムアクセスメモリ(SRAM)及び動的ランダムアクセスメモリ(DRAM)が含まれるが、これらに限定される訳ではない。マスストレージデバイス1006の例には、ハードディスクドライブ、コンパクトディスクドライブ(CD)、デジタル多目的ディスクドライブ(DVD)等が含まれるが、これらに限定される訳ではない。入出力モジュール1008の例には、キーボード、カーソル制御装置、表示装置、ネットワークインターフェース等が含まれるが、これらに限定される訳ではない。バス1010の例には、周辺制御インターフェース(PCI)バス、ISAバス等が含まれるが、これらに限定される訳ではない。様々な実施例では、システム500は、ワイヤレス携帯電話、PDA、ポケットPC、タブレットPC、ノートブックPC、デスクトップコンピュータ、セットトップボックス、メディアセンターPC、DVDプレーヤー及びサーバーであって良い。
Claims (20)
- バンドギャップの大きな材料を含むバッファ領域；
前記バッファ領域上に存在する一軸歪み量子井戸チャネル領域；
前記量子井戸チャネル領域上に存在してバンドギャップの大きな材料を含む上部バリア領域；
前記量子井戸チャネル領域上に存在するゲート誘電体；前記ゲート誘電体上に存在するゲート電極；並びに、
前記ゲート電極の各側部に設けられる凹んだソース領域及びドレイン領域、を有し、
前記ソース領域及びドレイン領域は、前記バッファ領域の材料の格子定数とは異なる格子定数を有する接合材料を含む、デバイス。 - 前記バッファ領域はSi1-xGex材料を含み、かつ、
前記接合材料はSi1-yGey材料を含み、ここでyはxとは異なる、
請求項1に記載のデバイス。 - 前記接合材料が、シリコンゲルマニウム、純粋なゲルマニウム、及び、スズとゲルマニウムのうちの一を有する、請求項1に記載のデバイス。
- 前記ソース領域及びドレイン領域は、隆起したソース及びドレイン領域である、請求項1に記載のデバイス。
- 前記上部バリア領域とバッファ領域の各々は、前記チャネル領域とは異なる格子間隔を有する、請求項1に記載のデバイス。
- 前記上部バリア層がシリコンゲルマニウムを有する、請求項1に記載のデバイス。
- 前記バッファ領域が、前記量子井戸チャネル領域の直下に存在する、請求項1に記載のデバイス。
- 前記バリア領域が、前記量子井戸チャネル領域の直下に存在する、請求項1に記載のデバイス。
- 前記ソース及びドレイン領域がエピタキシャル成長した領域である、請求項1に記載のデバイス。
- バンドギャップの大きな材料を含むバッファ領域を供する工程と、
前記バッファ領域上に量子井戸チャネル領域を供する工程と、
前記量子井戸チャネル領域上にバンドギャップの大きな材料を含む上部バリア領域を供する工程と、
前記量子井戸チャネル領域上にゲート誘電体を供する工程と、
前記ゲート誘電体上にゲート電極を供する工程と、
前記ゲート電極の各側部にソース領域凹部及びドレイン領域凹部を画定する工程と、
前記バッファ領域の材料の格子定数とは異なる格子定数を有する接合材料を前記ソース領域凹部及びドレイン領域凹部に充填する工程によって、前記ソース領域凹部及びドレイン領域凹部にソース領域及びドレイン領域を供する工程、
を有する方法。 - 前記バッファ領域はSi1-xGex材料を含み、かつ、
前記接合材料はSi1-yGey材料を含み、ここでyはxとは異なる、
請求項10に記載の方法。 - 前記接合材料が、前記バッファ領域のシリコンゲルマニウムよりも高いゲルマニウム濃度を有するシリコンゲルマニウムを含む、請求項10に記載の方法。
- 前記接合材料が、シリコンゲルマニウム、純粋なゲルマニウム、及び、スズとゲルマニウムのうちの一を有する、請求項10に記載の方法。
- 前記上部バリア領域とバッファ領域の各々は、前記チャネル領域とは異なる格子間隔を有する、請求項10に記載の方法。
- 前記接合材料を前記ソース領域凹部及びドレイン領域凹部に充填する工程が、前記ソース及びドレイン凹部内でエピタキシャル成長させる工程を有する、請求項10に記載の方法。
- 前記ゲート電極の各側部にソース領域凹部及びドレイン領域凹部を画定する工程が、湿式エッチングを用いて前記凹部をエッチングする工程を有する、請求項10に記載の方法。
- 前記ゲート電極の各側部にソース領域凹部及びドレイン領域凹部を画定する工程が、乾式エッチングを用い、その後湿式エッチングを用いる工程を有する、請求項10に記載の方法。
- 前記ソース領域及びドレイン領域を供する工程がさらに、前記充填後に前記接合材料を熱処理する工程を有する、請求項10に記載の方法。
- バンドギャップの大きな材料を含むバッファ領域；
前記バッファ領域上に存在する一軸歪み量子井戸チャネル領域；
前記量子井戸チャネル領域上に存在してバンドギャップの大きな材料を含む上部バリア領域；
前記量子井戸チャネル領域上に存在するゲート誘電体；前記ゲート誘電体上に存在するゲート電極；並びに、
前記ゲート電極の各側部に設けられる凹んだソース領域及びドレイン領域、を有し、
前記ソース領域及びドレイン領域は、前記バッファ領域の材料の格子定数とは異なる格子定数を有する接合材料を含む、
デバイス層と、
前記デバイス層上に設けられた複数の層間誘電層と、
前記複数の層間誘電層の間に挟まれた複数の金属線
を含む集積回路と、
前記集積回路と結合するグラフィックスプロセッサ、
を有するシステム。 - 前記シリコンゲルマニウムはSi1-xGex材料を含み、かつ、
前記接合材料はSi1-yGey材料を含み、ここでyはxとは異なる、
請求項19に記載のシステム。
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