CN103270600A - 单轴应变量子阱器件及其制造方法 - Google Patents

单轴应变量子阱器件及其制造方法 Download PDF

Info

Publication number
CN103270600A
CN103270600A CN2011800621355A CN201180062135A CN103270600A CN 103270600 A CN103270600 A CN 103270600A CN 2011800621355 A CN2011800621355 A CN 2011800621355A CN 201180062135 A CN201180062135 A CN 201180062135A CN 103270600 A CN103270600 A CN 103270600A
Authority
CN
China
Prior art keywords
quantum well
buffering area
area
drain
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011800621355A
Other languages
English (en)
Inventor
W·瑞驰梅迪
R·皮尔拉瑞斯帝
V·H·勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN103270600A publication Critical patent/CN103270600A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种平面或非平面量子阱器件以及形成该量子阱器件的方法。该器件包括：包括大带隙材料的缓冲区；缓冲区上的单轴应变量子阱沟道区；量子阱沟道区上的包括大带隙材料的上阻挡区；量子阱沟道区上的栅极电介质；栅极电介质上的栅极电极；以及在栅极电极的各相应侧处的凹槽源极区和漏极区，该源极区和漏极区包括具有与缓冲区的材料的晶格常数不同的晶格常数的结材料。优选地，缓冲区包括Si1-xGex材料，并且结材料包括Si1-yGey材料(其中y大于x)、或纯锗、或锡锗之一。

Description

单轴应变量子阱器件及其制造方法
背景技术
基于非硅材料的量子阱晶体管可以提供优良的器件性能。然而，对于一些量子阱器件，由于源极区和漏极区中的蚀刻/注入损害，应变的损失造成了短沟道性能的损失。需要解决上述缺点的改进工艺和结构。
附图说明
图1是示出形成源极区和漏极区之前的量子阱沟道器件的截面侧视图；
图2是类似于图1的的示图，示出了在形成源极凹槽和漏极凹槽之后图1的器件；
图3是类似于图1或2的示图，示出了在凹槽中提供源极区和漏极区之后图2的器件；
图4是示出方法实施例的流程图；以及
图5是包括根据一实施例的器件的系统的示意图。
具体实施方式
在各实施例中，描述了锗沟道量子阱半导体器件及其制造。在以下描述中，将描述各实施例。然而，本领域技术人员将认识到，各实施例可在没有一个或多个具体细节的情况下、或者通过其他替换和/或附加方法、材料或组件等来实践。在其他实例中，没有详细示出或描述公知的结构、材料、或操作以免混淆本发明的各实施例的诸方面。类似地，为便于解释，描述具体数字、材料和配置以提供对本发明的透彻理解。然而，在没有各具体细节的情况下也可实现本发明。此外要理解，附图中示出的各实施例是说明性表示并且不一定按比例绘出。
贯穿本说明书，对“一个实施例”或“一实施例”的引用意味着结合该实施例描述的特定特征、结构、材料或特性被包括在落入本发明范围内的至少一个实施例中，但不表示它们一定存在于每一实施例中。因此，在本说明书通篇中的多个位置中的短语“在一个实施例中”或“在实施例中”的出现不一定指的是本发明的同一实施例。而且，特定特征、结构、材料或特性可按照任何合适的方式在一个或多个实施例中组合。在其他实施例中，可包括各附加的层和/或结构和/或所描述的特征可被省略。
各操作将被以最有助于理解本发明的方式依次描述为多个分立的操作。然而，描述的次序不应被解释为暗示这些操作一定是次序相关的。具体地说，这些操作不必以给出的顺序执行。所描述的各操作可按与所描述的实施例不同的次序、顺序地或并行地执行。在另外的实施例中，可执行各附加操作和/或可省略所描述的操作。
半导体(例如，硅)衬底上的衬底(例如，集成电路(IC))晶体管、电阻、电容等上的电路器件的改进性能通常是在这些器件的设计、制造以及操作期间所考虑的主要因素。例如，在金属氧化物半导体(MOS)晶体管器件的设计和制造或冶成期间，如在互补金属氧化物半导体(CMOS)中使用的那些，通常偏向于提高N型MOS器件(n-MOS)沟道中电子的运动和提高P型MOS器件(p-MOS)沟道中正电荷空穴的运动。评估器件性能的关键参数是在给定设计电压下所释放的电流。这一参数通常被称为晶体管驱动电流或饱和电流(IDsat)。驱动电流受包括晶体管的沟道迁移率和外部阻抗在内的因素的影响。因而，器件性能受沟道迁移率(例如，源极和漏极之间的沟道中的载流子迁移率)；以及外部阻抗(Rext)(例如，在到源极的触点和到漏极的触点之间看到的外部阻抗)的影响。
晶体管沟道区中的载流子(即，空穴和电子)的迁移率可受沟道材料成分、掺杂、以及应变(例如，拉伸或压缩应变)的影响。提高的载流子迁移率直接转化为在给定设计电压和栅极长度下增加的驱动电流。可通过使沟道区的晶格应变来提高载流子迁移率。对于p-MOS器件，通过在晶体管的沟道区中生成压缩应变来增强载流子迁移率(即，空穴迁移率)。对于n-MOS器件，通过在晶体管的沟道区中生成拉伸应变来增强载流子迁移率(即，电子迁移率)。
Rext可受沟道材料成分、掺杂以及应变的影响。Rext也可受以下因素的影响：源极和漏极材料成分和掺杂；源极和漏极触点成分和掺杂；以及源极和漏极触点与源极和漏极材料之间的界面。外部阻抗可被称为以下之和：(1)与欧姆触点(金属到半导体以及半导体到金属)相关联的阻抗，(2)源极区和漏极区本身内的阻抗，(3)沟道区与源极区和漏极区之间的区域(即，末端区)的阻抗，以及(4)由于初始衬底epi层界面的位置处的杂质(碳、氮、氧)污染造成的界面阻抗。
各实施例涉及使用“量子阱(QW)”(如源极和漏极之间的QW)的器件。对于MOSFET器件，量子阱是包括设计沟道“栈”以限制参与运输的载流子的能量区域的概念。在此，所限制的能量区域(例如，层)是被限于顶层和底层(各自具有较高带隙)之间的具有低带隙的区域。例如，根据各实施例，量子阱可包括锗(Ge)层或硅锗(SiGe)层。或者，量子阱可包括顶层磷化铟(InP)和底部区域砷化铟铝(InAlAs)之间的砷化铟镓(InGaAs)层。然而，对于QW和对于顶和底阻挡层而言，各实施例被限于以上材料组合，而是其范围内包括例如涉及IV族异质结构、III-V族异质结构或II族异质结构的QW器件。在每一种情况下，顶层可被描述为“缓冲”和/或顶“阻挡”层，用于提供“沟道”层中载流子的限制并且还将栅极栈中的缺陷对沟道中的载流子迁移率的散射效果最小化(例如，对于埋沟结构)。同样，底部区域可被描述为底部“缓冲”层，如用于提供“沟道”层中载流子的限制(与顶层一样)并且还通过将沟道与主体进行绝缘来提高静电完整性(例如，对于SOI类方案)。
底部区域之下可以是衬底。衬底可以是主体样式衬底或绝缘体上硅(SOI)衬底。衬底可包括QW底部缓冲之下的分级缓冲。分级缓冲之下可以是另一缓冲区或衬底层，如硅操作晶片。或者，底部阻挡层之下可以是绝缘体层，并且然后是衬底，如用于形成绝缘体上硅(SOI)或绝缘体上异质结构(HOI)结构。一般而言，QW底部缓冲区之下的各层可被描述为衬底或衬底的一部分。
根据参考图1-3描述的一些实施例，可通过提供在向下延伸到底部缓冲区的凹槽区外延地生长的源极区和漏极区来实现局部应变晶体管量子阱(QW)沟道区，其中源极区和漏极区的材料具有与底部缓冲区的晶格间隔不同的晶格间隔。提供延伸到底部缓冲区的源极凹槽和漏极凹槽并用呈现出与底部缓冲区的材料的晶格间隔不同的晶格间隔的材料来填充这些凹槽，可给予QW沟道单轴应变，以此方式有利地提高器件性能。
图1是具有量子阱、栅极电介质以及栅极电极的衬底的一部分的示意截面图。图1示出了包括具有在衬底量子阱(QW)124的顶表面125上形成的栅极电介质144的衬底120的装置100。栅极电极190被形成在栅极电介质144上。QW 124包括顶阻挡区或缓冲区132，它是或包括形成在沟道区134上或接触沟道区134的阻挡材料。沟道区134是或包括形成在缓冲区136上或接触缓冲区136的沟道材料。缓冲区136由缓冲材料制成或包括缓冲材料。缓冲区136可被形成在衬底120上或接触衬底120。栅极电介质144可被形成在层132上或接触层132。层132的表面170被示为延伸在栅极电极190下。上述装置100及其各组件可被进一步处理，如在涉及一个或多个处理室的半导体晶体管制造工艺中，以变成QW p-MOS晶体管或其部分(例如，通过作为CMOS器件的部分)。根据各实施例，底部缓冲区136可以例如包括Si1-xGex合金材料。然而，如上所述，各实施例被限于提供基于Ge的器件，并且其范围内包括例如IV族、III-V族或II-VI族异质结构，其中例如底部缓冲区是所述材料族内的合成材料。
如图1所示，衬底120包括其上的QW 124。对于MOSFET器件，量子阱124包括用于限制参与运输的载流子的能量区域的沟道区134。在此，所限制的能量区域(例如，沟道)是被限于顶阻挡区和底缓冲区(各自具有较高带隙)之间的具有低带隙的区域。例如，量子阱可包括锗(Ge)或硅锗(SiGe)层134。可以明白，层134可包括适于形成晶体管器件的QW“沟道”的各种材料。晶体管器件QW沟道可被定义为顶部或层132之下层136之上、并且在与栅极电极190相邻地形成的结的各表面之间的QW 124的沟道材料的一部分。具体而言，源极和漏极可与QW 124相邻地形成，使得QW 124是源极和漏极之间的量子阱。源极和漏极可各自是结区，如与量子阱相邻地形成的开口(例如，穿过沟道区)并随后用结材料来填充。
栅极电极190可通过以上参考形成栅极电介质144描述的工艺来形成。栅极电介质144可由具有相对高介电常数(例如，大于或等于二氧化硅(SiO2)的介电常数的介电常数)的材料组成，由具有相对低介电常数的材料组成，并且可包括本领域已知的用于量子阱上的栅极电学的各种合适材料。栅极电介质144可通过沉积来形成，如通过CVD、原子层沉积(ALD)、毯式沉积，和/或其他适当的生长、沉积或形成工艺。栅极电极190可具有用于MOS器件的适当的工作功能。此外，栅极电极190可包括各种半导体或导体材料，如硅、多晶硅、晶体硅，和/或各种其他适当的栅极电极材料。例如，栅极电极可由金属制成，如钽、钨、氮化钽以及氮化钛。在使用金属栅极的情况下，它是结合用于栅极电介质材料的高k电介质来使用的。同样，栅极电极190可在形成之后被掺杂以形成p型栅极电极或形成n型栅极电极。在一些情况下，栅极电极190可由TaN/HfSiOx(氧)或本领域已知的用于量子阱的其他合适的栅极电极材料构成。
QW 124可以是例如通过以公知方式进行掺杂来形成的N型阱或P型阱。本文所描述的掺杂可例如通过倾斜掺杂或通过选择性掺杂(如通过在一个或多个非选择区域上放置掩膜以阻止引入的掺杂物进入该一个或多个非选择区域，同时允许掺杂物对QW 124进行掺杂(例如，对沟道区进行掺杂))来执行。类似地，结区可以是P型结区或N型结区。还示出了栅极电极190的各侧上的间隔物112，并且间隔物112可包括电介质，如氮化硅(Si3N4)、氧化硅(SiO2)和/或各种其他适当的半导体器件间隔物材料。还示出了浅沟槽隔离区160和165。
现在转向图2，根据各实施例，结或源极和漏极开口或凹槽270可与栅极电极190相邻地形成(例如使用光刻工艺以自对准的方式)以达到所示的器件结构200。可通过蚀穿QW 124并进入缓冲区136来形成源极和漏极凹槽270，如图2所示。根据各实施例，限定凹槽270可包括使用例如湿法蚀刻、干法蚀刻、湿法蚀刻或干法蚀刻的任何组合。例如，它可包括使用干法蚀刻之后再湿法蚀刻。根据一个实施例，湿法蚀刻可以利用NH4OH，其对于缓冲区136的{111}端面实质上是选择性的。或者，一实施例的湿法蚀刻可优选地基于晶体学方向来蚀刻缓冲区136，并且具体而言，沿{111}平面对缓冲区136蚀刻得更慢以形成{111}端面，因为在其他晶体学方向上蚀刻进行得更快。附加的湿法蚀刻化学包括NH3OH、TMAH、KO、NaOH、BTMH或胺基蚀刻剂，在一实施例中，它们中的每一个都具有大约大于9.0的pH值。在其中使用胺基蚀刻剂来执行湿法蚀刻的实施例中，使用去离子水来稀释胺基蚀刻剂。一实施例的经稀释的胺基蚀刻剂解决方案是去离子水中大约1.0到30.0重量百分比胺基蚀刻剂，温度大约在24摄氏度和90摄氏度之间。在一实施例中，2.5重量百分比NH4OH解决方案(去离子水大约24摄氏度)在大约60秒浸泡时间中将源极600区和漏极601区蚀刻到大约170纳米底切深度。
在一实施例中，一实施例的用以形成源极和漏极凹槽270的湿法蚀刻可通过氢氟酸(HF)浸泡以移除待蚀刻缓冲区136表面上存在的任何天然氧化物来进行。在一实施例中，天然氧化物是在大约室温(例如大约24摄氏度)下由用去离子水稀释的大约1∶50到1∶400比例的氢氟酸移除的。在一实施例中，天然氧化物是由任何旨在移除20埃到30埃热氧化硅的任何缓冲氧化物蚀刻化学来移除的。一实施例的湿法蚀刻之后还可伴有漂洗。在一实施例中，漂洗是每分钟用大约30到35升之间去离子水进行的快速向上流的去离子水漂洗。一实施例的漂洗快速地跟随在一实施例的湿法蚀刻之后，以控制该湿法蚀刻。在一实施例中，湿法蚀刻和漂洗的转移时间是大约5.0和8.0秒之间。在湿法蚀刻被用来提供凹槽270时，晶体管的栅极190可由对湿法蚀刻化学有抵抗力的材料来限定。此外，湿法蚀刻化学可被选择成栅极电极的材料，以使得它基本上不蚀刻该相同材料。可在栅极电极上提供掩膜(未示出)，以在湿法蚀刻期间保护该栅极电极。例如，在通过干法蚀刻进行湿法蚀刻以提供源极和漏极凹槽270时，可以将蚀刻气用于干法蚀刻，该蚀刻气可包含包括以下各项的混合物：氯气(Cl2)、盐酸(HCl)、氢气(H2)和/或氮气(N2)。可以明白，可以使用其他合适的干蚀刻剂，用于对量子阱沟道材料进行各向异性干法蚀刻。在初始干法蚀刻的情况下，干法蚀刻可以例如蚀刻阻挡区132，并且湿法蚀刻可由蚀穿干蚀刻剂所造成的开口，以形成结凹槽270。源极漏极凹槽的蚀刻可例如以自对准的方式通过将源极和漏极凹槽蚀刻对准栅极电极栈和该多栅极器件的各间隔物来实现。
图3示出了在形成源极区380和漏极区385以达到所示器件结构300之后图2的衬底。根据各实施例，源极区380和漏极区385可通过将源极和漏极材料(如SiGe合金)外延地生长到凹槽270中来提供。然而，要理解，各实施例范围内包括将相对于底部缓冲区的材料呈现出晶格失配的任何材料提供到源极和漏极凹槽270中，以向沟道区给予应变(压缩或拉伸)。如此提供的外延地生长的膜可包括具有与缓冲区136的材料的晶格常数不同的晶格常数的材料，如具有与底层SiGe缓冲区的Ge浓度不同的Ge浓度的SiGe。该外延地生长的膜还可包括纯Ge或SnGe合金。源极区和漏极区的材料可例如包括掺杂材料。例如，源极和漏极结材料可在生长时被掺杂，或它可被用随后被掺杂的结材料来填充。源极区380和漏极区385的硅锗可例如用硼或铝来掺杂以向它给予p型掺杂，或例如用砷、磷或锑来掺杂以向它给予n型掺杂。
源极区380和漏极区385可根据一个实施例在QW层的底表面下延伸到凹槽，深度在大约恰好QW层的底表面之下到QW层的底表面之下大约2000埃之间。优选地，凹槽深度是从QW层的底表面之下大约300埃到大约400埃。如图3所示，源极区380和漏极区385还可包括凸起的源极区和漏极区。根据一个实施例，凹源极区和漏极区可在QW层的顶表面上延伸到源极和漏极，高度在大约0至大约1500埃之间。优选地，源极和漏极高度是QW层的顶表面上大约400埃。根据各实施例，源极区380和漏极区385的底切部分可具有横向深度，在任何位置从与间隔物112的外边缘齐平(即，距栅极电极190最远的间隔物112边缘)到在间隔物112之下朝栅极电极延伸到大约20nm横向深度。优选地，底切部分的横向深度是大约5nm。除例如沟道区中由量子阱的顶阻挡区和底缓冲区造成的双轴应变之外，如此形成的源极区380和漏极区385可向MOS晶体管的QW沟道区给予压缩或拉伸单轴应变。可为源极区和漏极区以及缓冲区选择各材料，以确保源极区和漏极区的晶格间隔与缓冲区的晶格间隔不同。如本文所述，以此方式，可向QW 124给予单轴应变，以增强沟道迁移率并降低Rext(与没有单轴应变相比)。源极区和漏极区的材料与底缓冲区的材料之间的晶格间隔的百分比差可以是从恰好0％以上到大约5％中的任何位置，且优选地是从1.5％到大约2％的任何位置。在一些实施例中，源极区和漏极区的材料可根据应用需求来分级。这样的分级可例如使用多个不同的外延层填充源极和漏极凹槽270来实现，每一层呈现出与前一层不同的晶格常数。
根据一个实施例，源极区380和漏极区385可通过在足够温度下将材料加热、退火和/或快速退火以使它们在在沟道材料之间的界面(例如，结或边界)处与沟道材料一起形成足够量的合金，以造成沟道134中的单轴应变来增加(或增强)沟道迁移率并降低Rext(与没有单轴应变相比)。源极区和漏极区将具有与缓冲区136的材料不同的晶格间隔，足以增加器件的沟道迁移率。因而，源极区380和漏极区385中的材料可具有比缓冲区136的材料的晶格晶格和体积更大或更小的晶格间隔和体积并造成沟道134中的压缩或拉伸单轴应变。还可明白，足以造成量子阱沟道中的双轴压缩应变的其他合适材料也可被用于沟道材料、顶阻挡材料和/或底缓冲区材料。
装置300随后可被处理以形成与源极区380和漏极区385的触点。例如，装置300可被处理以成为集成电路的器件层中的CMOS器件的一部分。
注意，虽然以上参考平面器件描述了一实施例，但各实施例范围内包括提供在非平面器件中描述的源极区和漏极区，如双栅极或三栅极器件。
接下来参考图4，描绘了方法实施例400。如图4所示，方法400包括在框410提供包括大带隙材料的缓冲区，在框420在缓冲区上提供量子阱沟道区，在框430在量子阱沟道区上提供包括大带隙材料的上阻挡区，在框440在量子阱沟道区上提供包括大带隙材料的上阻挡区，在框450在量子阱沟道区上提供栅极电介质，在框460在栅极电介质上提供栅极电极，在框470在栅极电极的相应各侧处限定源极和漏极凹槽，以及在框480通过用结材料##填充源极和漏极凹槽来在源极和漏极凹槽中提供源极区和漏极区。
参考图5，示出了其中可以使用本发明的各实施例的许多可能的系统500之一。在一个实施例中，电子装置1000可包括包含诸如图3的器件等CMOS器件的集成电路510。器件300可以是集成电路510的器件层的一部分。集成电路510还可包括布置在器件层上的多个层间电介质层；以及以公知的方式交织在各层间电介质层之间的多条金属线。装置1000还可包括微处理器。在一替换实施例中，电子装置1000可包括专用IC(ASIC)。芯片组(例如，图形、声音以及控制芯片组)中找到的集成电路也可根据本发明的各实施例来封装。
对于图5描绘的实施例，如图所示，系统500还可包括通过总线1010彼此耦合的主存储器1002、图形处理器1004、大容量存储设备1006和/或输入/输出模块1008。存储器1002的示例包括但不限于静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。大容量存储设备1006的示例包括但不限于硬盘驱动器、紧致盘驱动器(CD)、数字多功能盘驱动器(DVD)等等。输入/输出模块1008的示例包括但不限于键盘、光标控制装置、显示器、网络接口等等。总线1010的示例包括但不限于外围控制接口(PCI)总线以及工业标准体系结构(ISA)总线等等。在各实施例中，系统500可以是无线移动电话、个人数字助理、袖珍PC、平板PC、笔记本PC、台式计算机、机顶盒、媒体中心PC、DVD播放器以及服务器。
在上面的说明书中描述了各特定实施例。然而，可作出各种修改和改变而不背离如权利要求所述的各实施例的更宽泛的精神和范围。因此，应当以说明性而非限制性的意味看待说明书和附图。

Claims (20)

1.一种器件，包括：
包括大带隙材料的缓冲区；
所述缓冲区上的单轴应变量子阱沟道区；
所述量子阱沟道区上的包括大带隙材料的上阻挡区；
所述量子阱沟道区上的栅极电介质；
所述栅极电介质上的栅极电极；
在所述栅极电极的各相应侧处的凹槽源极区和漏极区，所述源极区和漏极区包括具有与所述缓冲区的材料的晶格常数不同的晶格常数的结材料。
2.如权利要求1所述的器件，其特征在于，所述缓冲区包括Si1-xGex材料，并且所述结材料包括Si1-yGey材料，其中y不同于x。
3.如权利要求1所述的器件，其特征在于，所述结材料包括硅锗、纯锗以及锡锗之一。
4.如权利要求1所述的器件，其特征在于，源极区和漏极区是凸起的源极区和漏极区。
5.如权利要求1所述的器件，其特征在于，所述上阻挡区和所述缓冲区中的每一个都具有与所述沟道区的晶格间隔不同的晶格间隔。
6.如权利要求1所述的器件，其特征在于，所述上阻挡区包括硅锗。
7.如权利要求1所述的器件，其特征在于，所述缓冲区正好位于所述量子阱沟道区之下。
8.如权利要求1所述的器件，其特征在于，所述阻挡区正好位于所述量子阱沟道区之上。
9.如权利要求1所述的器件，其特征在于，所述源极区和漏极区是外延地生长的区。
10.一种方法，包括：
提供包括大带隙材料的缓冲区；
在所述缓冲区上提供量子阱沟道区；
在所述量子阱沟道区上提供包括大带隙材料的上阻挡区；
在所述量子阱沟道区上提供栅极电介质；
在所述栅极电介质上提供栅极电极；
在所述栅极电极的各相应侧处限定源极和漏极凹槽；
通过用具有与所述缓冲区的材料的晶格常数不同的晶格常数的结材料填充所述源极和漏极凹槽来在所述源极和漏极凹槽中提供源极区和漏极区。
11.如权利要求10所述的方法，其特征在于，所述缓冲区包括Si1-xGex材料，并且所述结材料包括Si1-yGey材料，其中y不同于x。
12.如权利要求10所述的方法，其特征在于，所述结材料包括具有比所述缓冲区的硅锗更高的锗浓度的硅锗。
13.如权利要求10所述的方法，其特征在于，所述结材料包括硅锗、纯锗以及锡锗之一。
14.如权利要求10所述的方法，其特征在于，所述上阻挡区和所述缓冲区中的每一个都具有与所述沟道区的晶格间隔不同的晶格间隔。
15.如权利要求10所述的方法，其特征在于，填充所述源极和漏极凹槽包括在所述源极和漏极凹槽中外延地生长所述结材料。
16.如权利要求10所述的方法，其特征在于，限定源极和漏极凹槽包括使用湿法蚀刻来蚀刻所述凹槽。
17.如权利要求16所述的方法，其特征在于，限定所述源极和漏极凹槽包括使用干法蚀刻随后伴有所述湿法蚀刻来蚀刻所述凹槽。
18.如权利要求10所述的方法，其特征在于，提供源极区和漏极区还包括在填充之后对所述结材料进行热处理。
19.一种系统，包括：
集成电路，所述集成电路包括：
包括多个器件的器件层，所述器件包括至少一个器件，包括：
包括大带隙材料的缓冲区；
所述缓冲区上的单轴应变量子阱沟道区；
所述量子阱沟道区上的包括大带隙材料的上阻挡区；
所述量子阱沟道区上的栅极电介质；
所述栅极电介质上的栅极电极；
在所述栅极电极的各相应侧处的凹槽源极区和漏极区，所述源极区和漏极区包括具有与所述缓冲区的材料的晶格常数不同的晶格常数的结材料；
布置在所述器件层上的多个层间电介质层；
交织在所述层间电介质层之间的多条金属线；以及
耦合到所述集成电路的图形处理器。
20.如权利要求19所述的系统，其特征在于，所述硅锗包括Si1-xGex材料，并且所述结材料包括Si1-yGey材料，其中y不同于x。
CN2011800621355A 2010-12-22 2011-12-15 单轴应变量子阱器件及其制造方法 Pending CN103270600A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/976,126 2010-12-22
US12/976,126 US20120161105A1 (en) 2010-12-22 2010-12-22 Uniaxially strained quantum well device and method of making same
PCT/US2011/065193 WO2012087748A2 (en) 2010-12-22 2011-12-15 Uniaxially strained quantum well device and method of making same

Publications (1)

Publication Number Publication Date
CN103270600A true CN103270600A (zh) 2013-08-28

Family

ID=46314769

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011800621355A Pending CN103270600A (zh) 2010-12-22 2011-12-15 单轴应变量子阱器件及其制造方法

Country Status (6)

Country Link
US (1) US20120161105A1 (zh)
EP (1) EP2656390A4 (zh)
JP (1) JP2014504020A (zh)
CN (1) CN103270600A (zh)
SG (1) SG191250A1 (zh)
WO (1) WO2012087748A2 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681868A (zh) * 2013-12-31 2014-03-26 重庆大学 带有源漏应变源的GeSn n沟道金属氧化物半导体场效应晶体管
CN104638002A (zh) * 2013-11-12 2015-05-20 中芯国际集成电路制造(上海)有限公司 场效应晶体管、半导体器件及其制造方法
CN108365002A (zh) * 2013-09-27 2018-08-03 英特尔公司 具有ⅲ-ⅴ族材料有源区和渐变栅极电介质的半导体器件
US10164103B2 (en) 2016-10-17 2018-12-25 International Business Machines Corporation Forming strained channel with germanium condensation

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759142B1 (en) * 2008-12-31 2010-07-20 Intel Corporation Quantum well MOSFET channels having uni-axial strain caused by metal source/drains, and conformal regrowth source/drains
US8835266B2 (en) * 2011-04-13 2014-09-16 International Business Machines Corporation Method and structure for compound semiconductor contact
US8383485B2 (en) * 2011-07-13 2013-02-26 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial process for forming semiconductor devices
US9263337B2 (en) * 2011-11-02 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
WO2013085534A1 (en) 2011-12-09 2013-06-13 Intel Corporation Strain compensation in transistors
US9059291B2 (en) 2013-09-11 2015-06-16 International Business Machines Corporation Semiconductor-on-insulator device including stand-alone well implant to provide junction butting
KR102155327B1 (ko) 2014-07-07 2020-09-11 삼성전자주식회사 전계 효과 트랜지스터 및 그 제조 방법
CN105448737A (zh) 2014-09-30 2016-03-30 联华电子股份有限公司 用以形成硅凹槽的蚀刻制作工艺方法与鳍式场效晶体管
US9978854B2 (en) 2014-11-19 2018-05-22 United Microelectronics Corporation Fin field-effect transistor
US10546858B2 (en) * 2015-06-27 2020-01-28 Intel Corporation Low damage self-aligned amphoteric FINFET tip doping
EP3314667A4 (en) * 2015-06-27 2019-02-27 INTEL Corporation DOPING OF A SELF-ALIGNED AMPHOTER FINFET TIP WITH LOW INJURY
CN105097554B (zh) * 2015-08-24 2018-12-07 上海华力微电子有限公司 用于减少高浓度外延工艺中的位错缺陷的方法和系统
JP6579261B2 (ja) * 2016-03-24 2019-09-25 不二製油株式会社 可塑性油脂及びこれを用いたロールイン用油脂組成物
US10199485B2 (en) * 2017-01-18 2019-02-05 United Microelectronics Corp. Semiconductor device including quantum wires

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06267992A (ja) * 1993-03-11 1994-09-22 Hitachi Ltd 半導体装置およびその製造方法
CN101578692A (zh) * 2007-02-16 2009-11-11 飞思卡尔半导体公司 多层源极/漏极应力源
US20090283756A1 (en) * 2008-05-13 2009-11-19 Interuniversitair Microelektronica Centrum Vzw (Imec) Scalable quantum well device and method for manufacturing the same
US20100163847A1 (en) * 2008-12-31 2010-07-01 Prashant Majhi Quantum well mosfet channels having uni-axial strain caused by metal source/drains, and conformal regrowth source/drains
US20100252862A1 (en) * 2009-04-01 2010-10-07 Chih-Hsin Ko Source/Drain Engineering of Devices with High-Mobility Channels

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101359598B (zh) * 2003-09-04 2010-06-09 台湾积体电路制造股份有限公司 应变沟道半导体结构的制造方法
US7057216B2 (en) * 2003-10-31 2006-06-06 International Business Machines Corporation High mobility heterojunction complementary field effect transistors and methods thereof
US7288443B2 (en) * 2004-06-29 2007-10-30 International Business Machines Corporation Structures and methods for manufacturing p-type MOSFET with graded embedded silicon-germanium source-drain and/or extension
US7470972B2 (en) * 2005-03-11 2008-12-30 Intel Corporation Complementary metal oxide semiconductor integrated circuit using uniaxial compressive stress and biaxial compressive stress
JP2007157788A (ja) * 2005-11-30 2007-06-21 Toshiba Corp 半導体装置
US7435987B1 (en) * 2007-03-27 2008-10-14 Intel Corporation Forming a type I heterostructure in a group IV semiconductor
US7750408B2 (en) * 2007-03-29 2010-07-06 International Business Machines Corporation Integrated circuit structure incorporating an inductor, a conductive sheet and a protection circuit
US7902009B2 (en) * 2008-12-11 2011-03-08 Intel Corporation Graded high germanium compound films for strained semiconductor devices
JP2010171337A (ja) * 2009-01-26 2010-08-05 Toshiba Corp 電界効果トランジスタ
US7986042B2 (en) * 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
JP2010282991A (ja) * 2009-06-02 2010-12-16 Renesas Electronics Corp 半導体装置
TWI451552B (zh) * 2009-11-10 2014-09-01 Taiwan Semiconductor Mfg 積體電路結構

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06267992A (ja) * 1993-03-11 1994-09-22 Hitachi Ltd 半導体装置およびその製造方法
CN101578692A (zh) * 2007-02-16 2009-11-11 飞思卡尔半导体公司 多层源极/漏极应力源
US20090283756A1 (en) * 2008-05-13 2009-11-19 Interuniversitair Microelektronica Centrum Vzw (Imec) Scalable quantum well device and method for manufacturing the same
US20100163847A1 (en) * 2008-12-31 2010-07-01 Prashant Majhi Quantum well mosfet channels having uni-axial strain caused by metal source/drains, and conformal regrowth source/drains
US20100252862A1 (en) * 2009-04-01 2010-10-07 Chih-Hsin Ko Source/Drain Engineering of Devices with High-Mobility Channels

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108365002A (zh) * 2013-09-27 2018-08-03 英特尔公司 具有ⅲ-ⅴ族材料有源区和渐变栅极电介质的半导体器件
CN108365002B (zh) * 2013-09-27 2021-11-30 英特尔公司 具有ⅲ-ⅴ族材料有源区和渐变栅极电介质的半导体器件
CN104638002A (zh) * 2013-11-12 2015-05-20 中芯国际集成电路制造(上海)有限公司 场效应晶体管、半导体器件及其制造方法
CN103681868A (zh) * 2013-12-31 2014-03-26 重庆大学 带有源漏应变源的GeSn n沟道金属氧化物半导体场效应晶体管
CN103681868B (zh) * 2013-12-31 2014-10-15 重庆大学 带有源漏应变源的GeSn n沟道金属氧化物半导体场效应晶体管
US10164103B2 (en) 2016-10-17 2018-12-25 International Business Machines Corporation Forming strained channel with germanium condensation

Also Published As

Publication number Publication date
SG191250A1 (en) 2013-07-31
WO2012087748A3 (en) 2012-10-04
US20120161105A1 (en) 2012-06-28
EP2656390A4 (en) 2014-10-08
WO2012087748A2 (en) 2012-06-28
EP2656390A2 (en) 2013-10-30
JP2014504020A (ja) 2014-02-13

Similar Documents

Publication Publication Date Title
CN103270600A (zh) 单轴应变量子阱器件及其制造方法
US11508813B2 (en) Column IV transistors for PMOS integration
US10741436B2 (en) Method for making a semiconductor device including non-monocrystalline stringer adjacent a superlattice-sti interface
US9966440B2 (en) Tin doped III-V material contacts
US9929245B2 (en) Semiconductor structures and methods for multi-level work function
KR101891458B1 (ko) Iii-v 반도체 재료 층을 갖는 반도체 디바이스
TWI506787B (zh) 在鍺主動層下方有擴散障壁層之半導體裝置
US9178034B2 (en) Fabrication method of semiconductor device and fabrication method of dynamic threshold transistor
CN105047698A (zh) 半导体器件
CN101189730A (zh) 具有增强迁移率的应变沟道的非平面体晶体管及制造方法
TW201342602A (zh) 電晶體中的應變補償
US20150054040A1 (en) Finfets with strained well regions
CN103311306A (zh) 带有InAlP盖层的GeSn沟道金属氧化物半导体场效应晶体管
US20100308374A1 (en) Strained channel transistor structure and method
KR20150000235A (ko) 반도체 장치 및 이의 제조 방법
US20130122691A1 (en) Method for making semiconductor structure
CN103311307A (zh) 带有InAlP盖层的Ge沟道金属氧化物半导体场效应晶体管
US20230317791A1 (en) Semiconductor device and manufacturing method thereof
CN102723341B (zh) 一种混合晶面应变Si垂直沟道BiCMOS集成器件及制备方法
US20230395693A1 (en) Semiconductor device and manufacturing method thereof
KR20130088183A (ko) 단일축으로 스트레이닝된 양자 우물 디바이스 및 그 제조 방법
CN102723339B (zh) SOI BJT应变SiGe回型沟道BiCMOS集成器件及制备方法
CN102832218B (zh) 一种应变SiGe垂直CMOS集成器件及制备方法
CN102916011A (zh) 一种双应变cmos集成器件及制备方法
CN102751290A (zh) 一种三多晶混合晶面应变BiCMOS集成器件及制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20130828