CN102916011A - 一种双应变cmos集成器件及制备方法 - Google Patents

一种双应变cmos集成器件及制备方法 Download PDF

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Abstract

本发明公开了一种双应变CMOS集成器件及制备方法，在衬底上连续生长P型Si外延层、P型渐变SiGe层等作为NMOS结构材料层，刻蚀出PMOS有源区深槽，在槽中选择性外延生长N型Si层等作为PMOS有源区，在NMOS和PMOS之间制备深槽隔离；在衬底表面淀积SiO2、Poly-Si，制备虚栅极，淀积SiO2，制备侧墙，自对准N型离子注入形成NMOS和PMOS源漏；淀积SiO2，刻蚀虚栅，淀积SiON栅介质层，淀积W-TiN复合栅，构成双应变CMOS集成电路；该方法充分利用了电子迁移率高的张应变Si和空穴迁移率高的压应变SiGe作为导电沟道，有效地提高了CMOS集成器件及电路的性能。

Description

一种双应变CMOS集成器件及制备方法
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种双应变CMOS集成器件及制备方法。
背景技术
在20世纪，半导体产业的快速发展推动了整个人类社会的知识化、信息化进程，同时也改变了人类的思维方式。它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一个广阔的发展空间。因此，半导体集成电路已成为了电子工业发展的基础，在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响。目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了10000亿美元。
具有低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点的传统的Si CMOS和BiCMOS集成电路技术在半导体集成电路产业中占据了支配地位。目前，全球90%的半导体市场中，都是Si基集成电路。
随着集成电路加工技术的迅速发展，晶体管的特征尺寸已进入亚50纳米阶段。通过等比例缩小的方法提高当前主流Si CMOS器件的性能受到越来越多物理、工艺的限制，如短沟道效应、热载流子效应和DIBL效应等使得器件尺寸无法进一步缩小；栅氧化层厚度的减薄导致氧化层击穿；遂穿电流使阈值电压漂移；多晶硅耗尽效应和多晶硅的电阻对阈值电压的影响也越来越大等，使器件及电路性能无法继续按照摩尔定律的发展规律发展下去。为了使集成电路技术能延续摩尔定律所揭示的发展速度，必须开发与硅工艺兼容的新材料、新结构和新性质。
为了获提高器件及集成电路的性能，研究人员借助新型的半导体材料如：GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏象SiO2那样的钝化层等因素限制了它的广泛应用和发展。
发明内容
本发明的目的在于提供一种制备双应变CMOS集成器件及电路的方法，该方法同时利用张应变Si和压应变SiGe材料中电子和空穴迁移率较Si材料高的特性，制备出导电沟道为22～45nm的高性能双应变CMOS集成器件及电路。
本发明的目的在于提供一种双应变CMOS器件，所述CMOS结构中NMOS导电沟道为应变Si材料，PMOS导电沟道为应变SiGe材料。
进一步、NMOS沿沟道方向为张应变，PMOS沿沟道方向为压应变。
进一步、PMOS器件采用量子阱结构。
本发明的另一目的在于提供一种双应变CMOS器件及集成电路的制备方法，包括如下步骤：
第一步、选取掺杂浓度为1×1015～1×1016cm-3的p型Si衬底片；
第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上连续生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为5×1015～5×1016cm-3，第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25%，掺杂浓度为5×1015～5×1016cm-3，第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5×1015～5×1016cm-3，第四层是厚度为15～20nm的P型应变Si层，掺杂浓度为5×1015～5×1016cm-3作为NMOS的沟道，形成NMOS有源区；
第三步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiO2，光刻PMOS有源区，利用干法刻蚀工艺，在PMOS有源区刻蚀出深度为1.92～2.82μm的深槽；然后在深槽中利用化学汽相淀积（CVD）的方法，在600～750℃，选择性外延生长三层材料：第一层是厚度为1.9～2.8μm的N型弛豫Si层，掺杂浓度为1×1016～1×1017cm-3；第二层是厚度为12～15nm的N型应变SiGe层，掺杂浓度为1～5×1016cm-3，Ge组分为15～25%；第三层是厚度为3～5nm的本征弛豫Si层，形成PMOS有源区，利用湿法腐蚀，刻蚀掉表面的层SiO2；
第四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiO2，光刻利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5～3.5μm的深槽。利用化学汽相淀积（CVD）方法，在600～750℃，在衬底表面淀积一层SiO2，将深槽内表面全部覆盖，再淀积一层SiN，同样将深槽内表面覆盖，最后淀积SiO2将深槽内填满，用化学机械抛光（CMP）方法除去多余的氧化层，形成深槽隔离；
第五步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为3～5nm的SiO2，作为NMOS和PMOS的栅介质层，然后再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的Poly-Si，刻蚀Poly-Si、SiO2层，形成NMOS和PMOS的虚栅；
第六步、光刻NMOS有源区，对NMOS进行N型离子注入，形成掺杂浓度为1×1018～5×1018cm-3的N型轻掺杂源漏结构（N-LDD）；光刻PMOS有源区，对PMOS进行P型离子注入，形成掺杂浓度为1×1018～5×1018cm-3的P型轻掺杂源漏结构（P-LDD）；
第七步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面上淀积一层厚度为3～5nm的SiO2，利用干法刻蚀，刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁部分，形成NMOS和PMOS栅电极侧墙；光刻NMOS有源区，对NMOS进行N型离子注入，自对准生成杂质浓度为5×1019～1×1020cm-3的NMOS源漏区；光刻PMOS有源区，对PMOS进行P型离子注入，自对准生成杂质浓度为5×1019～1×1020cm-3的PMOS源漏区；
第八步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为400～500nm的SiO2层；利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiON，厚度为1.5~5nm；利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅，利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS和PMOS栅极；
第九步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层，光刻引线窗口，在整个衬底上溅射一层金属合金，自对准形成金属硅化物，清洗表面多余的金属，淀积金属，光刻引线，形成漏极、源极和栅极金属引线，构成导电沟道为22～45nm的双应变CMOS集成器件及电路。
进一步、所述NMOS和PMOS沟道长度根据第五步中虚栅的长度来确定，为22～45nm。
进一步、所述方法过程中的最高温度根据第二、三、四、五、七、八和九步中的化学汽相淀积（CVD）工艺温度决定，最高温度≤800℃。
本发明具有如下优点：
1．本发明制备的双应变CMOS集成器件中，PMOS应用了空穴迁移率比体Si材料高的压应变SiGe材料作为导电沟道，有效地提升PMOS的电学性能；而NMOS应用了电子迁移率比体Si材料高的张应变Si材料作为导电沟道，有效地提升NMOS的电学性能，因此本发明制备的CMOS集成器件及其电路的电学性能较体Si材料制备的CMOS集成器件及其电路性能优异；
2．本发明制备的双应变CMOS集成器件，采用选择性外延技术，分别在NMOS和PMOS有源区选择性生长张应变Si和压应变SiGe材料，使NMOS和PMOS频率性能和电流驱动能力等电学性能能够获得同时提升，从而CMOS器件与集成电路性能获得了增强；
3．本发明制备的双应变CMOS集成器件中，为了有效抑制短沟道效应，限制器件性能变差，引入轻掺杂源漏（LDD）工艺，提高了器件性能；
4．本发明制备的双应变CMOS集成器件中，PMOS为量子阱器件，即应变SiGe层处于Si帽层和体Si层之间，与表面沟道器件相比，降低了沟道载流子输运过程中的界面散射，抑制了迁移率的降低；同时Si帽层与应变SiGe层之间的空穴势垒，抑制了热载流子向栅介质中注入，提高了CMOS集成器件和电路的可靠性；
5．本发明制备的双应变CMOS集成器件中，采用高介电常数的SiON代替传统的纯SiO2做栅介质，增强了器件的栅控能力，提高了器件的可靠性；
6．本发明制备的双应变CMOS集成器件制备过程中，采用了金属栅镶嵌工艺（damascene process）制备栅电极，该栅电极为金属W-TiN复合结构，由于下层的TiN与应变Si和应变SiGe材料功函数差较小，改善了器件的电学特性，上层的W则可以降低栅电极的电阻，实现了栅电极的优化。
附图说明
图1是本发明双应变CMOS集成器件及制备方法的工艺流程图；
图2是本发明NMOS外延材料制备剖面图；
图3是本发明PMOS有源区制备剖面图；
图4是本发明隔离制备剖面图；
图5是本发明隔离制备俯视图；
图6是本发明CMOS虚栅制备剖面图；
图7是本发明CMOS虚栅制备俯视图；
图8是本发明NMOS和PMOS源漏区制备剖视图；
图9是本发明NMOS和PMOS源漏区制备俯视图；
图10是本发明CMOS栅制备剖视图；
图11是本发明CMOS栅制备俯视图；
图12是本发明构成CMOS集成电路剖视图；
图13是本发明构成CMOS集成电路俯视图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例提供了一种双应变CMOS器件，所述CMOS结构中NMOS导电沟道为应变Si材料，PMOS导电沟道为应变SiGe材料。
进一步、NMOS沿沟道方向为张应变，PMOS沿沟道方向为压应变。
进一步、PMOS器件采用量子阱结构。
本发明的目的在于提供一种双应变CMOS器件，所述CMOS结构中NMOS导电沟道为应变Si材料，PMOS导电沟道为应变SiGe材料。
作为本发明实施例的一优化方案，NMOS沿沟道方向为张应变，PMOS沿沟道方向为压应变。
作为本发明实施例的一优化方案，PMOS器件采用量子阱结构。
以下参照图1-13，对本发明双应变CMOS集成器件及电路制备的工艺流程作进一步详细描述。
实施例1：制备导电沟道为45nm的双应变CMOS集成器件及电路，具体步骤如下：
步骤1，NMOS外延材料制备，如图2所示。
（1a）选取掺杂浓度为1×1016cm-3的p型Si衬底片1；
（1b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为400nm的P型Si缓冲层2，掺杂浓度为5×1016cm-3；
（1c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为2μm的P型SiGe渐变层3，底部Ge组分是0%，顶部Ge组分是15%，掺杂浓度为5×1016cm-3；
（1d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为400nm的P型SiGe层4，Ge组分为15％，掺杂浓度为5×1017cm-3；
（1e）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为20nm的P型应变Si层5，掺杂浓度为5×1015cm-3作为NMOS的沟道。
步骤2，PMOS有源区制备，如图3所示。
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiO2；
（2b）光刻PMOS有源区，利用干法刻蚀工艺，在PMOS有源区刻蚀出深度为2.82μm的深槽；
（2c）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS有源区选择性的生长一层厚度为2.8μm的N型弛豫Si层6，掺杂浓度为5×1017cm-3；
（2d）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS有源区选择性的生长一层厚度为15nm的N型应变SiGe层7，Ge组分为15%，掺杂浓度为5×1017cm-3；
（2e）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS有源区选择性的生长一层厚度5nm的本征弛豫Si帽层8，形成PMOS有源区；
（2f）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤3，隔离制备，如图4、图5所示。
（3a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiO2；
（3b）光刻在隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为3.5μm的深槽；
（3c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层9，将深槽内表面全部覆盖；
（3d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面再淀积SiN层10，将深槽内表面全部覆盖；
（3e）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO211，用化学机械抛光（CMP）方法除去多余的氧化层，形成深槽隔离12。
步骤4，CMOS虚栅制备，如图6、图7所示。
（4a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积厚度为5nm的SiO2层，作为NMOS和PMOS的栅介质层13；
（4b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为300nm的Poly-Si，刻蚀Poly-Si、SiO2层，形成NMOS虚栅14和PMOS虚栅15；
（4c）光刻NMOS有源区，对NMOS进行N型离子注入，形成掺杂浓度为1×1018cm-3的N型轻掺杂源漏结构（N-LDD）层16；
（4d）光刻PMOS有源区，对PMOS进行P型离子注入，形成掺杂浓度为1×1018cm-3的P型轻掺杂源漏结构（P-LDD）层17。
步骤5，NMOS和PMOS源漏区制备，如图8、图9所示。
（5a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面上淀积一层厚度为5nm的SiO2；
（5b）利用干法刻蚀，刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁部分，形成NMOS栅电极侧墙18和PMOS栅电极侧墙19；
（5c）光刻NMOS有源区，对NMOS进行N型离子注入，自对准生成杂质浓度为5×1019cm-3的NMOS源区20和漏区21；
（5d）光刻PMOS有源区，对PMOS进行P型离子注入，自对准生成杂质浓度为5×1019cm-3的PMOS源区22和漏区23。
步骤6，CMOS栅制备，如图10、图11所示。
（6a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为500nm的SiO2层24；
（6b）利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；
（6c）湿法刻蚀虚栅，在栅电极处形成一个凹槽；
（6d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiON25，厚度为5nm；
（6e）利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅；
（6f）利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS栅极26和PMOS栅极27。
步骤7，构成CMOS集成电路，如图12、图13所示。
（7a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层28；
（7b）光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物；
（7c）淀积金属，光刻引线，形成NMOS漏极金属引线29、源极金属引线30和栅极金属引线31，PMOS漏极金属引线32、源极金属引线33和栅极金属引线34，构成导电沟道为45nm的双应变CMOS集成器件及电路。
实施例2：制备导电沟道为30nm的双应变CMOS集成器件及电路，具体步骤如下：
步骤1，NMOS外延材料制备，如图2所示。
（1a）选取掺杂浓度为5×1015cm-3的p型Si衬底片1；
（1b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长厚度为300nm的P型Si缓冲层2，掺杂浓度为1×1016cm-3；
（1c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长厚度为1.8μm的P型SiGe渐变层3，底部Ge组分是0％，顶部Ge组分是20%，掺杂浓度为1×1016cm-3；
（1d）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长厚度为300nm的P型SiGe层4，Ge组分为20%，掺杂浓度为1×1017cm-3；
（1e）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长厚度为18nm的P型应变Si层5，掺杂浓度为1×1017cm-3作为NMOS的沟道。
步骤2，PMOS有源区制备，如图3所示。
（2a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层SiO2；
（2b）光刻PMOS有源区，利用干法刻蚀工艺，在PMOS有源区刻蚀出深度为2.42μm的深槽；
（2c）利用化学汽相淀积（CVD）的方法，在700℃，在PMOS有源区选择性的生长一层厚度为2.4μm的N型弛豫Si层6，掺杂浓度为1×1017cm-3；
（2d）利用化学汽相淀积（CVD）的方法，在700℃，在PMOS有源区选择性的生长一层厚度为14nm的N型应变SiGe层7，Ge组分为20%，掺杂浓度为1×1017cm-3；
（2e）利用化学汽相淀积（CVD）的方法，在700℃，在PMOS有源区选择性的生长一层厚度4nm的本征弛豫Si帽层8，形成PMOS有源区；
（2f）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤3，隔离制备，如图4、图5所示。
（3a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层SiO2；
（3b）光刻在隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为3.0μm的深槽；
（3c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO2层9，将深槽内表面全部覆盖；
（3d）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面再淀积SiN层10，将深槽内表面全部覆盖；
（3e）利用化学汽相淀积（CVD）方法，在700℃，在深槽内填充SiO211，用化学机械抛光（CMP）方法除去多余的氧化层，形成深槽隔离12。
步骤4，CMOS虚栅制备，如图6、图7所示。
（4a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积厚度为4nm的SiO2层，作为NMOS和PMOS的栅介质层13；
（4b）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层厚度为240nm的Poly-Si，刻蚀Poly-Si、SiO2层，形成NMOS虚栅14和PMOS虚栅15；
（4c）光刻NMOS有源区，对NMOS进行N型离子注入，形成掺杂浓度为3×1018cm-3的N型轻掺杂源漏结构（N-LDD）层16；
（4d）光刻PMOS有源区，对PMOS进行P型离子注入，形成掺杂浓度为3×1018cm-3的P型轻掺杂源漏结构（P-LDD）层17。
步骤5，NMOS和PMOS源漏区制备，如图8、图9所示。
（5a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面上淀积一层厚度为4nm的SiO2；
（5b）利用干法刻蚀，刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁部分，形成NMOS栅电极侧墙18和PMOS栅电极侧墙19；
（5c）光刻NMOS有源区，对NMOS进行N型离子注入，自对准生成杂质浓度为8×1019cm-3的NMOS源区20和漏区21；
（5d）光刻PMOS有源区，对PMOS进行P型离子注入，自对准生成杂质浓度为8×1019cm-3的PMOS源区22和漏区23。
步骤6，CMOS栅制备，如图10、图11所示。
（6a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为450nm的SiO2层24；
（6b）利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；
（6c）湿法刻蚀虚栅，在栅电极处形成一个凹槽；
（6d）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层SiON25，厚度为3nm；
（6e）利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅；
（6f）利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS栅极26和PMOS栅极27。
步骤7，构成CMOS集成电路，如图12、图13所示。
（7a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO2层28；
（7b）光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物；
（7c）淀积金属，光刻引线，形成NMOS漏极金属引线29、源极金属引线30和栅极金属引线31，PMOS漏极金属引线32、源极金属引线33和栅极金属引线34，构成导电沟道为30nm的双应变CMOS集成器件及电路。
实施例3：制备导电沟道为22nm的双应变CMOS集成器件及电路，具体步骤如下：
步骤1，NMOS外延材料制备，如图2所示。
（1a）选取掺杂浓度为1×1015cm-3的p型Si衬底片1；
（1b）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长厚度为200nm的P型Si缓冲层2，掺杂浓度为5×1015cm-3；
（1c）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长厚度为1.5μm的P型SiGe渐变层3，底部Ge组分是0%，顶部Ge组分是25%，掺杂浓度为5×1015cm-3；
（1d）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长厚度为200nm的P型SiGe层4，Ge组分为25%，掺杂浓度为5×1016cm-3；
（1e）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长厚度为15nm的P型应变Si层5，掺杂浓度为5×1016cm-3作为NMOS的沟道。
步骤2，PMOS有源区制备，如图3所示。
（2a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层SiO2；
（2b）光刻PMOS有源区，利用干法刻蚀工艺，在PMOS有源区刻蚀出深度为1.92μm的深槽；
（2c）利用化学汽相淀积（CVD）的方法，在750℃，在PMOS有源区选择性的生长一层厚度为1.9μm的N型弛豫Si层6，掺杂浓度为5×1016cm-3；
（2d）利用化学汽相淀积（CVD）的方法，在750℃，在PMOS有源区选择性的生长一层厚度为12nm的N型应变SiGe层7，Ge组分为25%，掺杂浓度为5×1016cm-3；
（2e）利用化学汽相淀积（CVD）的方法，在750℃，在PMOS有源区选择性的生长一层厚度3nm的本征弛豫Si帽层8，形成PMOS有源区；
（2f）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤3，隔离制备，如图4、图5所示。
（3a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层SiO2；
（3b）光刻在隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5μm的深槽；
（3c）利用化学汽相淀积（CVD）方法，在750℃，在衬底表面淀积SiO2层9，将深槽内表面全部覆盖；
（3d）利用化学汽相淀积（CVD）方法，在750℃，在衬底表面再淀积SiN层10，将深槽内表面全部覆盖；
（3e）利用化学汽相淀积（CVD）方法，在750℃，在深槽内填充SiO211，用化学机械抛光（CMP）方法除去多余的氧化层，形成深槽隔离12。
步骤4，CMOS虚栅制备，如图6、图7所示。
（4a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积厚度为3nm的SiO2层，作为NMOS和PMOS的栅介质层13；
（4b）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层厚度为200nm的Poly-Si，刻蚀Poly-Si、SiO2层，形成NMOS虚栅14和PMOS虚栅15；
（4c）光刻NMOS有源区，对NMOS进行N型离子注入，形成掺杂浓度为5×1018cm-3的N型轻掺杂源漏结构（N-LDD）层16；
（4d）光刻PMOS有源区，对PMOS进行P型离子注入，形成掺杂浓度为5×1018cm-3的P型轻掺杂源漏结构（P-LDD）层17。
步骤5，NMOS和PMOS源漏区制备，如图8、图9所示。
（5a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面上淀积一层厚度为3nm的SiO2；
（5b）利用干法刻蚀，刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁部分，形成NMOS栅电极侧墙18和PMOS栅电极侧墙19；
（5c）光刻NMOS有源区，对NMOS进行N型离子注入，自对准生成杂质浓度为1×1020cm-3的NMOS源区20和漏区21；
（5d）光刻PMOS有源区，对PMOS进行P型离子注入，自对准生成杂质浓度为1×1020cm-3的PMOS源区22和漏区23。
步骤6，CMOS栅制备，如图10、图11所示。
（6a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为400nm的SiO2层24；
（6b）利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；
（6c）湿法刻蚀虚栅，在栅电极处形成一个凹槽；
（6d）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层SiON25，厚度为1.5nm；
（6e）利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅；
（6f）利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS栅极26和PMOS栅极27。
步骤7，构成CMOS集成电路，如图12、图13所示。
（7a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积SiO2层28；
（7b）光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物；
（7c）淀积金属，光刻引线，形成NMOS漏极金属引线29、源极金属引线30和栅极金属引线31，PMOS漏极金属引线32、源极金属引线33和栅极金属引线34，构成导电沟道为22nm的双应变CMOS集成器件及电路。
以上实验过程中的数据统计表1所示。
Figure BDA00001889885300181
Figure BDA00001889885300191
Figure BDA00001889885300201
Figure BDA00001889885300211
Figure BDA00001889885300221
表1
本发明实施例提供的双应变CMOS集成器件及制备方法具有如下优点：
1．本发明制备的双应变CMOS集成器件中，PMOS应用了空穴迁移率比体Si材料高的压应变SiGe材料作为导电沟道，有效地提升PMOS的电学性能；而NMOS应用了电子迁移率比体Si材料高的张应变Si材料作为导电沟道，有效地提升NMOS的电学性能，因此本发明制备的CMOS集成器件及其电路的电学性能较体Si材料制备的CMOS集成器件及其电路性能优异；
2．本发明制备的双应变CMOS集成器件，采用选择性外延技术，分别在NMOS和PMOS有源区选择性生长张应变Si和压应变SiGe材料，使NMOS和PMOS频率性能和电流驱动能力等电学性能能够获得同时提升，从而CMOS器件与集成电路性能获得了增强；
3．本发明制备的双应变CMOS集成器件中，为了有效抑制短沟道效应，限制器件性能变差，引入轻掺杂源漏（LDD）工艺，提高了器件性能；
4．本发明制备的双应变CMOS集成器件中，PMOS为量子阱器件，即应变SiGe层处于Si帽层和体Si层之间，与表面沟道器件相比，降低了沟道载流子输运过程中的界面散射，抑制了迁移率的降低；同时Si帽层与应变SiGe层之间的空穴势垒，抑制了热载流子向栅介质中注入，提高了CMOS集成器件和电路的可靠性；
5．本发明制备的双应变CMOS集成器件中，采用高介电常数的SiON代替传统的纯SiO2做栅介质，增强了器件的栅控能力，提高了器件的可靠性；
6．本发明制备的双应变CMOS集成器件制备过程中，采用了金属栅镶嵌工艺（damascene process）制备栅电极，该栅电极为金属W-TiN复合结构，由于下层的TiN与应变Si和应变SiGe材料功函数差较小，改善了器件的电学特性，上层的W则可以降低栅电极的电阻，实现了栅电极的优化。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种双应变CMOS器件，其特征在于，所述CMOS结构中NMOS导电沟道为应变Si材料，PMOS导电沟道为应变SiGe材料。
2.根据权利要求1所述的双应变CMOS器件，其特征在于，NMOS沿沟道方向为张应变，PMOS沿沟道方向为压应变。
3.根据权利要求1所述的双应变CMOS器件，其特征在于，PMOS器件采用量子阱结构。
4.一种权利要求1-3任一项所述双应变CMOS集成器件及电路的制备方法，其特征在于，包括如下步骤：
第一步、选取掺杂浓度为1×1015～1×1016cm-3的p型Si衬底片；
第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上连续生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为5×1015～5×1016cm-3，第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25%，掺杂浓度为5×1015～5×1016cm-3，第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5×1015～5×1016cm-3，第四层是厚度为15～20nm的P型应变Si层，掺杂浓度为5×1015～5×1016cm-3作为NMOS的沟道，形成NMOS有源区；
第三步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiO2，光刻PMOS有源区，利用干法刻蚀工艺，在PMOS有源区刻蚀出深度为1.92～2.82μm的深槽；然后在深槽中利用化学汽相淀积（CVD）的方法，在600～750℃，选择性外延生长三层材料：第一层是厚度为1.9～2.8μm的N型弛豫Si层，掺杂浓度为1×1016～1×1017cm-3；第二层是厚度为12～15nm的N型应变SiGe层，掺杂浓度为1～5×1016cm-3，Ge组分为15～25%；第三层是厚度为3～5nm的本征弛豫Si层，形成PMOS有源区，利用湿法腐蚀，刻蚀掉表面的层SiO2；
第四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiO2，光刻利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5～3.5μm的深槽，利用化学汽相淀积（CVD）方法，在600～750℃，在衬底表面淀积一层SiO2，将深槽内表面全部覆盖，再淀积一层SiN，同样将深槽内表面覆盖，最后淀积SiO2将深槽内填满，用化学机械抛光（CMP）方法除去多余的氧化层，形成深槽隔离；
第五步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为3～5nm的SiO2，作为NMOS和PMOS的栅介质层，然后再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的Poly-Si，刻蚀Poly-Si、SiO2层，形成NMOS和PMOS的虚栅；
第六步、光刻NMOS有源区，对NMOS进行N型离子注入，形成掺杂浓度为1×1018～5×1018cm-3的N型轻掺杂源漏结构（N-LDD）；光刻PMOS有源区，对PMOS进行P型离子注入，形成掺杂浓度为1×1018～5×1018cm-3的P型轻掺杂源漏结构（P-LDD）；
第七步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面上淀积一层厚度为3～5nm的SiO2，利用干法刻蚀，刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁部分，形成NMOS和PMOS栅电极侧墙；光刻NMOS有源区，对NMOS进行N型离子注入，自对准生成杂质浓度为5×1019～1×1020cm-3的NMOS源漏区；光刻PMOS有源区，对PMOS进行P型离子注入，自对准生成杂质浓度为5×1019～1×1020cm-3的PMOS源漏区；
第八步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为400～500nm的SiO2层；利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiON，厚度为1.5~5nm；利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅，利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS和PMOS栅极；
第九步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层，光刻引线窗口，在整个衬底上溅射一层金属合金，自对准形成金属硅化物，清洗表面多余的金属，淀积金属，光刻引线，形成漏极、源极和栅极金属引线，构成导电沟道为22～45nm的双应变CMOS集成器件及电路。
5.根据权利要求4所述的方法，其特征在于，所述NMOS和PMOS沟道长度根据第五步中虚栅的长度来确定，为22～45nm。
6.根据权利要求4所述的方法，其特征在于，所述方法过程中的最高温度根据第二、三、四、五、七、八和九步中的化学汽相淀积（CVD）工艺温度决定，最高温度≤800℃。
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