CN102723336B - 一种双多晶SOI应变SiGe回型沟道BiCMOS集成器件及制备方法 - Google Patents

一种双多晶SOI应变SiGe回型沟道BiCMOS集成器件及制备方法 Download PDF

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Abstract

本发明公开了一种基于自对准工艺的双多晶SOI应变SiGe回型沟道BiCMOS集成器件及制备方法，首先在SOI衬底上外延双极器件集电区、制备深槽隔离、基区窗口以及基极多晶，外延SiGe基区和Poly-Si发射区，形成SiGe HBT器件；光刻NMOS器件有源区，在该区域外延生长五层材料形成NMOS器件有源区，制备NMOS器件；光刻PMOS器件有源区，在该区域外延生长三层材料形成PMOS器件有源区，制备虚栅极，利用自对准工艺注入形成PMOS器件源、漏；刻蚀虚栅，完成PMOS器件制备，形成MOS器件导电沟道为22～45nm的基于自对准工艺的BiCMOS集成器件及电路。本发明采用自对准工艺，并充分了利用应变SiGe材料载流子迁移率各向异性的特点，制备出了性能增强的双多晶SOI、应变SiGe回型沟道BiCMOS集成电路。

Description

一种双多晶SOI应变SiGe回型沟道BiCMOS集成器件及制备方法
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种双多晶SOI应变SiGe回型沟道BiCMOS集成器件及制备方法。
背景技术
半导体集成电路是电子工业的基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速。在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响。目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了10000亿美元。
Si CMOS集成电路具有低功耗、高集成度、低噪声和高可靠性等优点，在半导体集成电路产业中占据了支配地位。然而随着集成电路规模的进一步增大、器件特征尺寸的减小、集成度和复杂性的增加，尤其是器件特征尺寸进入纳米尺度以后，Si CMOS器件的材料、物理特征的局限性逐步显现了出来，限制了Si集成电路及其制造工艺的进一步发展。尽管微电子学在化合物半导体和其它新材料方面的研究及在某些领域的应用取得了很大进展，但远不具备替代硅基工艺的条件。而且根据科学技术的发展规律，一种新的技术从诞生到成为主力技术一般需要二三十年的时间。所以，为了满足传统性能提高的需要，增强SiCMOS的性能被认为是微电子工业的发展方向。
采用应变Si/SiGe技术是通过在传统的体Si器件中引入应力来改善迁移率，提高器件性能。可使硅片生产的产品性能提高30%～60%，而工艺复杂度和成本却只增加1%～3%。对现有的许多集成电路生产线而言，如果采用应变SiGe材料不但可以在基本不增加投资的情况下使生产出来的Si CMOS集成电路芯片性能明显改善，而且还可以大大延长花费巨额投资建成的集成电路生产线的使用年限。
随着器件特征尺寸进入亚50纳米阶段，在对应变Si/SiGe CMOS平面结构的研究过程中也遇到了诸多难题：短沟道效应、热载流子效应等使得器件尺寸无法进一步缩小；栅氧化层厚度的减薄导致氧化层击穿，遂穿电流使阈值电压漂移；多晶硅耗尽效应和多晶硅的电阻对阈值电压的影响也越来越大等，这些都使器件及电路性能无法继续按照摩尔定律的发展规律发展下去，研究新结构的器件就变的尤为重要。
发明内容
本发明的目的在于利用在一个衬底片上制备应变SiGe平面沟道PMOS器件、应变SiGe垂直沟道NMOS器件和SOI双多晶/自对准HBT，构成基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件及电路，以实现器件与集成电路性能的最优化。
本发明的目的在于提供一种基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件，所述BiCMOS器件采用SOI双多晶SiGe HBT器件，应变SiGe垂直沟道NMOS器件和应变SiGe平面沟道PMOS器件。
进一步、NMOS器件导电沟道为应变SiGe材料，沿沟道方向为张应变。
进一步、PMOS器件导电沟道为应变SiGe材料，沿沟道方向为压应变。
进一步、所述SiGe HBT器件的发射极、基极采用多晶硅接触。
进一步、NMOS器件导电沟道为回型，且沟道方向与衬底表面垂直。
本发明的另一目的在于提供一种基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件的制备方法，该制备方法包括如下步骤：
第一步、选取氧化层厚度为150～400nm，上层Si厚度为100～150nm，N型掺杂浓度为1×1016～1×1017cm-3的SOI衬底片；
第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度为50～100nm的N型Si外延层，作为集电区，该层掺杂浓度为1×1016～1×1017cm-3；
第三步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面淀积一层厚度为300～500nm的SiO2层，光刻深槽隔离，在深槽隔离区域干法刻蚀出深度为3～5μm的深槽，再利用化学汽相淀积（CVD）方法，600～800℃，在深槽内填充SiO2；最后，用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；
第四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面淀积一层厚度为200～300nm的SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019～1×1020cm-3，形成集电极接触区域，再将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；
第五步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积二层材料：第一层为SiO2层，厚度为20～40nm；第二层为P型Poly-Si层，厚度为200～400nm，掺杂浓度为1×1020～1×1021cm-3；
第六步、光刻Poly-Si，形成外基区，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层，厚度为200～400nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
第七步、利用化学汽相淀积（CVD）方法，在600～800℃，淀积一SiN层，厚度为50～100nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一SiN层，厚度为10～20nm，干法刻蚀掉发射窗SiN，形成侧墙；
第八步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积（CVD）方法，在600～750℃，在基区区域选择性生长SiGe基区，Ge组分为15~25％，掺杂浓度为5×1018～5×1019cm-3，厚度为20～60nm；
第九步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积Poly-Si，厚度为200～400nm，再对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极接触孔区域以外表面的Poly-Si，形成发射极；
第十步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层，在950～1100℃温度下，退火15～120s，进行杂质激活；
第十一步、光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为2～3μm的深槽，将氧化层刻透，利用化学汽相淀积（CVD）的方法，在600～750℃，在浅槽中连续生长五层材料：第一层是厚度为1.8～2.6μm的N型Si外延层，掺杂浓度为5×1019～1×1020cm-3，作为NMOS器件漏区；第二层是厚度为3～5nm的N型应变SiGe层，掺杂浓度为1～5×1018cm-3，Ge组分为10%，作为NMOS器件的第一N型轻掺杂源漏结构（N-LDD）层；第三层是厚度为22～45nm的P型应变SiGe层，掺杂浓度为5×1016～5×1017cm-3，Ge组分为梯度分布，下层为10%，上层为20～30%的梯度分布，作为NMOS器件沟道区；第四层是厚度为3～5nm的N型应变SiGe层，掺杂浓度为1～5×1018cm-3，Ge组分为为20～30%，作为NMOS器件的第二N型轻掺杂源漏结构（N-LDD）层；第五层是厚度为200～400nm的N型Si层，掺杂浓度为5×1019～1×1020cm-3，作为NMOS器件源区；
第十二步、利用化学汽相淀积（CVD）的方法，在600～780℃，在衬底表面淀积一层SiO2，光刻PMOS器件有源区，利用化学汽相淀积（CVD）的方法，在600～750℃，生长一N型应变SiGe层，掺杂浓度为5×1016～5×1017cm-3，Ge组分为10～30%，厚度为10～20nm，最后生长一本征弛豫Si帽层，厚度为3～5nm，形成PMOS器件有源区；
第十三步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层SiO2和一层SiN，形成阻挡层；光刻NMOS器件漏沟槽，利用干法刻蚀工艺，刻蚀出深度为0.4～0.6μm的漏沟槽；利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层SiO2，形成NMOS器件漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2，利用化学汽相淀积（CVD）方法，在600～780℃，淀积掺杂浓度为1～5×1020cm-3的N型Ploy-Si，将沟槽填满，化学机械抛光（CMP）方法去除衬底表面多余Ploy-Si，形成NMOS器件漏连接区；利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN；
第十四步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层SiO2和一层SiN，再次形成阻挡层；光刻NMOS器件栅窗口，利用干法刻蚀工艺，刻蚀出深度为0.4～0.6μm的栅沟槽；利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积一层厚度为5～8nm的HfO2，形成NMOS器件栅介质层，然后利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积掺杂浓度为1～5×1020cm-3的N型Poly-Si，将NMOS器件栅沟槽填满，再去除掉NMOS器件栅沟槽以外表面部分Poly-Si和HfO2，形成NMOS器件栅、源区，最终形成NMOS器件；利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN；
第十五步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层SiO2，光刻PMOS器件有源区，利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层厚度为10～15nm的SiO2和一层厚度为200～300nm的Poly-Si，光刻Poly-Si和SiO2，形成PMOS器件虚栅；对PMOS器件进行P型离子注入，形成掺杂浓度为1～5×1018cm-3的P型轻掺杂源漏结构（P-LDD）；
第十六步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面上淀积一层厚度为3～5nm的SiO2，干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2，形成PMOS器件栅电极侧墙；再对PMOS器件有源区进行P型离子注入，自对准生成PMOS器件的源区和漏区，使源漏区掺杂浓度达到5×1019～1×1020cm-3；
第十七步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积SiO2层，用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积一层SiON，厚度为1.5～5nm；用物理气相沉积（PVD）淀积W-TiN复合栅，用化学机械抛光（CMP）去掉表面金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成栅极，最终形成PMOS器件；
第十八步、利用化学汽相淀积（CVD）方法，在600～780℃，在衬底表面淀积SiO2层，光刻引线孔，金属化，溅射金属，光刻引线，构成MOS器件导电沟道为22～45nm的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件。
进一步、NMOS器件沟道长度根据第十一步淀积的P型应变SiGe层厚度确定，取22～45nm；PMOS器件沟道长度由光刻工艺控制。
进一步、其中SiGe HBT器件基区厚度根据第八步SiGe的外延层厚度来决定，取20～60nm。
本发明的另一目的在于提供一种基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成电路的制备方法，该制备方法包括如下步骤：
步骤1，外延生长的实现方法为：
（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为400nm，上层材料为掺杂浓度为1×1017cm-3的N型Si，厚度为150nm；
（1b）利用化学汽相淀积（CVD）的方法，在750℃，在上层Si材料上生长一层厚度为100nm的N型外延Si层，作为集电区，该层掺杂浓度为1×1017cm-3；
步骤2，隔离区制备的实现方法为：
（2a）利用化学汽相淀积（CVD）的方法，在800℃，在外延Si层表面淀积一层厚度为500nm的SiO2层；
（2b）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为5μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在800℃，在深槽内填充SiO2；
（2d）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；
步骤3，集电极接触区制备的实现方法为：
（3a）利用化学汽相淀积（CVD）的方法，在800℃，在外延Si层表面淀积一层厚度为300nm的氧化层；
（3b）光刻集电极接触区窗口；
（3c）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1020cm-3，形成集电极接触区域；
（3d）将衬底在1100℃温度下，退火15s，进行杂质激活；
步骤4，基区接触制备的实现方法为：
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一SiO2层，厚度为40nm；
（4b）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一P型Poly-Si层，作为基区接触区，该层厚度为400nm，掺杂浓度为1×1021cm-3；
（4c）光刻Poly-Si，形成外基区，在800℃，在衬底表面淀积SiO2层，厚度为400nm，利用化学机械抛光（CMP）的方法，去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一SiN层，厚度为100nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层SiN层，厚度为20nm；
步骤5，基区材料制备的实现方法为：
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在750℃，在基区区域选择性生长SiGe基区，Ge组分为25％，掺杂浓度为5×1019cm-3，厚度为60nm；
步骤6，发射区制备的实现方法为：
（6a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积Poly-Si，厚度为400nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极区域以外表面的Poly-Si，形成发射极；
（6c）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积SiO2层，在1100℃温度下退火15s，激活杂质；
步骤7，MOS外延材料制备的实现方法为：
（7a）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为3μm的深槽；
（7b）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区选择性生长厚度为2.6μm的N型Si外延层，掺杂浓度为5×1019cm-3，作为NMOS器件漏区；
（7c）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区选择性生长厚度为5nm的N型应变SiGe层，掺杂浓度为5×1017cm-3，Ge组分为10%，作为NMOS器件的第一N型轻掺杂源漏结构（N-LDD）层；
（7d）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区选择性生长厚度为45nm的P型应变SiGe层，掺杂浓度为5×1016cm-3，Ge组分为梯度分布，下层为10％，上层为30％，作为NMOS器件沟道区；
（7e）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区选择性生长厚度为5nm的N型应变SiGe层，掺杂浓度为5×1017cm-3，Ge组分为30%，作为NMOS器件的第二N型轻掺杂源漏结构（N-LDD）层；
（7f）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区选择性生长厚度为400nm的N型Si层，掺杂浓度为5×1019cm-3，作为NMOS器件源区；
（7g）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiO2；
（7h）光刻PMOS器件有源区；
（7i）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区选择性生长一N型应变SiGe层，掺杂浓度为5×1016cm-3，Ge组分为10%，厚度为20nm；
（7j）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区深槽中选择性生长一本征弛豫Si帽层，厚度为5nm，形成PMOS器件有源区；
步骤8，NMOS器件漏连接制备的实现方法为：
（8a）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，形成阻挡层；
（8b）光刻NMOS器件漏沟槽，利用干法刻蚀工艺，刻蚀出深度为0.6μm的漏沟槽；
（8c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2，形成NMOS器件漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2；
（8d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的N型Ploy-Si，将NMOS器件漏沟槽填满；
（8e）利用化学机械抛光（CMP）方法，去除衬底表面多余Ploy-Si，形成NMOS器件漏连接区；
（8f）利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN；
步骤9，NMOS器件形成的实现方法为：
（9a）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，再次形成阻挡层；
（9b）光刻NMOS器件栅窗口，利用干法刻蚀工艺，刻蚀出深度为0.6μm的栅沟槽；
（9c）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积一层厚度为5nm的HfO2，形成NMOS器件栅介质层；
（9d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的N型Poly-Si，将NMOS器件栅沟槽填满；
（9e）再去除掉NMOS器件栅沟槽表面的部分Poly-Si和HfO2层，形成NMOS器件栅、源区，最终形成NMOS器件；
（9f）利用湿法腐蚀，刻蚀掉表面的SiO2和SiN层；
步骤10，PMOS器件虚栅和源漏制备的实现方法为：
（10a）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源区表面淀积一层SiO2；
（10b）光刻PMOS器件有源区，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为10nm的SiO2；
（10c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为200nm的Poly-Si；
（10d）光刻Poly-Si和SiO2，形成PMOS器件虚栅；
（10e）对PMOS器件进行P型离子注入，形成掺杂浓度为1×1018cm-3的P型轻掺杂源漏结构（P-LDD）；
（10f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面上淀积一层厚度为3nm的SiO2，干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2，形成PMOS器件栅电极侧墙；
（10g）对PMOS器件有源区进行P型离子注入，自对准生成PMOS器件的源区和漏区，使源漏区掺杂浓度达到5×1019cm-3；
步骤11，PMOS器件形成的实现方法为：
（11a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层，用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；
（11b）湿法刻蚀虚栅，在栅电极处形成一个凹槽；
（11c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiON，厚度为5nm；
（11d）用物理气相沉积（PVD）淀积W-TiN复合栅，用化学机械抛光（CMP）去掉表面金属；
（11e）以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成栅极，最终形成PMOS器件；
步骤12，构成BiCMOS集成电路的实现方法为：
（12a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层；
（12b）光刻引线孔；
（12c）金属化；
（12d）溅射金属，光刻引线，构成MOS器件导电沟道为45nm的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件及电路。
本发明具有如下优点：
1．本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件中，充分利用了应变SiGe材料应力的各向异性的特性，在水平方向引入压应变，提高了PMOS器件空穴迁移率；在垂直方向引入张应变，提高了NMOS器件电子迁移率，因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫Si CMOS器件；
2．本发明在制备基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件过程中，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长应变SiGe材料，提高了器件设计的灵活性，增强了CMOS器件与集成电路电学性能；
3．本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件结构中，NMOS器件的沟道方向为垂直方向，沟道为化学汽相淀积（CVD）方法制备的应变SiGe层，SiGe层的厚度即为NMOS器件的沟道长度，因此，在NMOS器件的制备中避开了小尺寸栅极的光刻，减少了工艺复杂度，降低了成本；
4．本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件结构中NMOS器件的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；
5．本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件结构中NMOS器件沟道Ge组分呈梯度变化，因此可在沟道方向产生一个加速电子输运的自建电场，增强了沟道的载流子输运能力，从而提高了应变SiGe NMOS器件的频率特性与电流驱动能力；
6．本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件结构中NMOS器件采用了高K值的HfO2作为栅介质，提高了NMOS器件的栅控能力，增强了NMOS器件的电学性能；
7．本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件结构中PMOS器件为量子阱器件，即应变SiGe沟道层处于Si帽层和体Si层之间，与表面沟道器件相比，该器件能有效地降低沟道界面散射，提高了器件电学特性；同时，量子阱可以使热电子注入栅介质中的问题得到改善，增加了器件和电路的可靠性；
8．本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件结构中，PMOS器件采用SiON代替传统的纯SiO2做栅介质，不仅增强了器件的可靠性，而且利用栅介质介电常数的变化，提高了器件的栅控能力；
9．本发明在制备基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件过程中涉及的最高温度为800℃，低于引起应变SiGe沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe沟道应力，提高集成电路的性能；
10．本发明制备基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件过程中，PMOS器件采用了金属栅镶嵌工艺（damascene process）制备栅电极，该栅电极为金属W-TiN复合结构，由于下层的TiN与应变Si和应变SiGe材料功函数差较小，改善了器件的电学特性，上层的W则可以降低栅电极的电阻，实现了栅电极的优化；
11.本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件，在制备过程中，采用全自对准工艺，有效地减小了寄生电阻与电容，提高了器件的电流与频率特性；
12.本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件中SiGe HBT器件的发射极、基极采用多晶，多晶可以部分制作在氧化层上面，减小了器件有源区的面积，从而减小器件尺寸，提高电路的集成度。
附图说明
图1是本发明双多晶SOI、应变SiGe回型沟道BiCMOS集成器件及电路制备方法的实现流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例提供了一种基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件，所述BiCMOS器件采用SOI双多晶SiGe HBT器件，应变SiGe垂直沟道NMOS器件和应变SiGe平面沟道PMOS器件。
作为本发明实施例的一优化方案，NMOS器件导电沟道为应变SiGe材料，沿沟道方向为张应变。
作为本发明实施例的一优化方案，PMOS器件导电沟道为应变SiGe材料，沿沟道方向为压应变。
作为本发明实施例的一优化方案，所述SiGe HBT器件的发射极、基极采用多晶硅接触。
作为本发明实施例的一优化方案，NMOS器件导电沟道为回型，且沟道方向与衬底表面垂直。
以下参照附图1，对本发明基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件及电路制备的工艺流程作进一步详细描述。
实施例1：制备导电沟道为45nm的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件及电路，具体步骤如下：
步骤1，外延生长。
（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为400nm，上层材料为掺杂浓度为1×1017cm-3的N型Si，厚度为150nm；
（1b）利用化学汽相淀积（CVD）的方法，在750℃，在上层Si材料上生长一层厚度为100nm的N型外延Si层，作为集电区，该层掺杂浓度为1×1017cm-3。
步骤2，隔离区制备的实现方法为：
（2a）利用化学汽相淀积（CVD）的方法，在800℃，在外延Si层表面淀积一层厚度为500nm的SiO2层；
（2b）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为5μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在800℃，在深槽内填充SiO2；
（2d）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离。
步骤3，集电极接触区制备。
（3a）利用化学汽相淀积（CVD）的方法，在800℃，在外延Si层表面淀积一层厚度为300nm的氧化层；
（3b）光刻集电极接触区窗口；
（3c）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1020cm-3，形成集电极接触区域；
（3d）将衬底在1100℃温度下，退火15s，进行杂质激活。
步骤4，基区接触制备。
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一SiO2层，厚度为40nm；
（4b）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一P型Poly-Si层，作为基区接触区，该层厚度为400nm，掺杂浓度为1×1021cm-3；
（4c）光刻Poly-Si，形成外基区，在800℃，在衬底表面淀积SiO2层，厚度为400nm，利用化学机械抛光（CMP）的方法，去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一SiN层，厚度为100nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层SiN层，厚度为20nm。
步骤5，基区材料制备。
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在750℃，在基区区域选择性生长SiGe基区，Ge组分为25％，掺杂浓度为5×1019cm-3，厚度为60nm。
步骤6，发射区制备。
（6a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积Poly-Si，厚度为400nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极区域以外表面的Poly-Si，形成发射极；
（6c）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积SiO2层，在1100℃温度下退火15s，激活杂质。
步骤7，MOS外延材料制备。
（7a）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为3μm的深槽；
（7b）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区选择性生长厚度为2.6μm的N型Si外延层，掺杂浓度为5×1019cm-3，作为NMOS器件漏区；
（7c）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区选择性生长厚度为5nm的N型应变SiGe层，掺杂浓度为5×1017cm-3，Ge组分为10%，作为NMOS器件的第一N型轻掺杂源漏结构（N-LDD）层；
（7d）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区选择性生长厚度为45nm的P型应变SiGe层，掺杂浓度为5×1016cm-3，Ge组分为梯度分布，下层为10％，上层为30％，作为NMOS器件沟道区；
（7e）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区选择性生长厚度为5nm的N型应变SiGe层，掺杂浓度为5×1017cm-3，Ge组分为30%，作为NMOS器件的第二N型轻掺杂源漏结构（N-LDD）层；
（7f）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区选择性生长厚度为400nm的N型Si层，掺杂浓度为5×1019cm-3，作为NMOS器件源区；
（7g）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiO2；
（7h）光刻PMOS器件有源区；
（7i）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区选择性生长一N型应变SiGe层，掺杂浓度为5×1016cm-3，Ge组分为10%，厚度为20nm；
（7j）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区深槽中选择性生长一本征弛豫Si帽层，厚度为5nm，形成PMOS器件有源区。
步骤8，NMOS器件漏连接制备。
（8a）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，形成阻挡层；
（8b）光刻NMOS器件漏沟槽，利用干法刻蚀工艺，刻蚀出深度为0.6μm的漏沟槽；
（8c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2，形成NMOS器件漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2；
（8d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的N型Ploy-Si，将NMOS器件漏沟槽填满；
（8e）利用化学机械抛光（CMP）方法，去除衬底表面多余Ploy-Si，形成NMOS器件漏连接区；
（8f）利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN。
步骤9，NMOS器件形成。
（9a）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，再次形成阻挡层；
（9b）光刻NMOS器件栅窗口，利用干法刻蚀工艺，刻蚀出深度为0.6μm的栅沟槽；
（9c）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积一层厚度为5nm的HfO2，形成NMOS器件栅介质层；
（9d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的N型Poly-Si，将NMOS器件栅沟槽填满；
（9e）再去除掉NMOS器件栅沟槽表面的部分Poly-Si和HfO2层，形成NMOS器件栅、源区，最终形成NMOS器件；
（9f）利用湿法腐蚀，刻蚀掉表面的SiO2和SiN层。
步骤10，PMOS器件虚栅和源漏制备。
（10a）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源区表面淀积一层SiO2；
（10b）光刻PMOS器件有源区，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为10nm的SiO2；
（10c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为200nm的Poly-Si；
（10d）光刻Poly-Si和SiO2，形成PMOS器件虚栅；
（10e）对PMOS器件进行P型离子注入，形成掺杂浓度为1×1018cm-3的P型轻掺杂源漏结构（P-LDD）；
（10f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面上淀积一层厚度为3nm的SiO2，干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2，形成PMOS器件栅电极侧墙；
（10g）对PMOS器件有源区进行P型离子注入，自对准生成PMOS器件的源区和漏区，使源漏区掺杂浓度达到5×1019cm-3。
步骤11，PMOS器件形成。
（11a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层，用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；
（11b）湿法刻蚀虚栅，在栅电极处形成一个凹槽；
（11c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiON，厚度为5nm；
（11d）用物理气相沉积（PVD）淀积W-TiN复合栅，用化学机械抛光（CMP）去掉表面金属；
（11e）以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成栅极，最终形成PMOS器件。
步骤12，构成BiCMOS集成电路。
（12a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层；
（12b）光刻引线孔；
（12c）金属化；
（12d）溅射金属，光刻引线，构成MOS器件导电沟道为45nm的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件及电路。
实施例2：制备导电沟道为30nm的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件及电路，具体步骤如下：
步骤1，外延生长。
（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为300nm，上层材料为掺杂浓度为5×1016cm-3的N型Si，厚度为120nm；
（1b）利用化学汽相淀积（CVD）的方法，在700℃，在上层Si材料上生长一层厚度为80nm的N型外延Si层，作为集电区，该层掺杂浓度为5×1016cm-3。
步骤2，隔离区制备。
（2a）利用化学汽相淀积（CVD）的方法，在700℃，在外延Si层表面淀积一层厚度为400nm的SiO2层；
（2b）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为4μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在700℃，在深槽内填充SiO2；
（2d）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离。
步骤3，集电极接触区制备。
（3a）利用化学汽相淀积（CVD）的方法，在700℃，在外延Si层表面淀积一层厚度为240nm的氧化层；
（3b）光刻集电极接触区窗口；
（3c）对衬底进行磷注入，使集电极接触区掺杂浓度为5×1019cm-3，形成集电极接触区域；
（3d）将衬底在1000℃温度下，退火60s，进行杂质激活。
步骤4，基区接触制备。
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一SiO2层，厚度为30nm；
（4b）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一P型Poly-Si层，作为基区接触区，该层厚度为300nm，掺杂浓度为5×1020cm-3；
（4c）光刻Poly-Si，形成外基区，在700℃，在衬底表面淀积SiO2层，厚度为300nm，利用化学机械抛光（CMP）的方法，去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一SiN层，厚度为80nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiN层，厚度为15nm。
步骤5，基区材料制备。
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在700℃，在基区区域选择性生长SiGe基区，Ge组分为20％，掺杂浓度为1×1019cm-3，厚度为40nm。
步骤6，发射区制备。
（6a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积Poly-Si，厚度为300nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极区域以外表面的Poly-Si，形成发射极；
（6c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO2层，在1000℃温度下退火60s，激活杂质。
步骤7，MOS外延材料制备。
（7a）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为2.4μm的深槽；
（7b）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源区选择性生长厚度为2.1μm的N型Si外延层，掺杂浓度为8×1019cm-3，作为NMOS器件漏区；
（7c）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源区选择性生长厚度为4nm的N型应变SiGe层，掺杂浓度为3×1018cm-3，Ge组分为10%，作为NMOS器件的第一N型轻掺杂源漏结构（N-LDD）层；
（7d）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源区选择性生长厚度为30nm的P型应变SiGe层4，掺杂浓度为1×1017cm-3，Ge组分为梯度分布，下层为10％，上层为20％，作为NMOS器件沟道区；
（7e）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源区选择性生长厚度为4nm的N型应变SiGe层，掺杂浓度为3×1018cm-3，Ge组分为20%，作为NMOS器件的第二N型轻掺杂源漏结构（N-LDD）层；
（7f）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源区选择性生长厚度为300nm的N型Si层，掺杂浓度为8×1019cm-3，作为NMOS器件源区；
（7g）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层SiO2；
（7h）光刻PMOS器件有源区;
（7i）利用化学汽相淀积（CVD）的方法，在700℃，在PMOS器件有源区选择性生长一N型应变SiGe层，掺杂浓度为1×1017cm-3，Ge组分为20%，厚度为15nm；
（7j）利用化学汽相淀积（CVD）的方法，在700℃，在PMOS器件有源区选择性生长一本征弛豫Si帽层，厚度为4nm，形成PMOS器件有源区。
步骤8，NMOS器件漏连接制备。
（8a）利用化学汽相淀积（CVD）方法，在700℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，形成阻挡层；
（8b）光刻NMOS器件漏沟槽，利用干法刻蚀工艺，刻蚀出深度为0.5μm的漏沟槽；
（8c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiO2，形成NMOS器件漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2；
（8d）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积掺杂浓度为3×1020cm-3的N型Ploy-Si，将NMOS器件漏沟槽填满；
（8e）利用化学机械抛光（CMP）方法，去除衬底表面多余Ploy-Si，形成NMOS器件漏连接区；
（8f）利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN。
步骤9，NMOS器件形成。
（9a）利用化学汽相淀积（CVD）方法，在700℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，再次形成阻挡层；
（9b）光刻NMOS器件栅窗口，利用干法刻蚀工艺，刻蚀出深度为0.5μm的栅沟槽；
（9c）利用原子层化学汽相淀积（ALCVD）方法，在350℃，在衬底表面淀积一层厚度为6nm的HfO2，形成NMOS器件栅介质层；
（9d）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积掺杂浓度为3×1020cm-3的N型Poly-Si，将NMOS器件栅沟槽填满；
（9e）再去除掉NMOS器件栅沟槽表面的部分Poly-Si和HfO2层，形成NMOS器件栅、源区，最终形成NMOS器件；
（9f）利用湿法腐蚀，刻蚀掉表面的SiO2和SiN层。
步骤10，PMOS器件虚栅和源漏制备。
（10a）利用化学汽相淀积（CVD）方法，在700℃，在NMOS器件有源区表面淀积一层SiO2；
（10b）光刻PMOS器件有源区，利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层厚度为12nm的SiO2；
（10c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层厚度为240nm的Poly-Si；
（10d）光刻Poly-Si和SiO2，形成PMOS器件虚栅；
（10e）对PMOS器件进行P型离子注入，形成掺杂浓度为3×1018cm-3的P型轻掺杂源漏结构（P-LDD）；
（10f）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面上淀积一层厚度为4nm的SiO2，干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2，形成PMOS器件栅电极侧墙；
（10g）对PMOS器件有源区进行P型离子注入，自对准生成PMOS器件的源区和漏区，使源漏区掺杂浓度达到8×1019cm-3。
步骤11，PMOS器件形成。
（11a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO2层，用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；
（11b）湿法刻蚀虚栅，在栅电极处形成一个凹槽；
（11c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiON，厚度为3nm；
（11d）用物理气相沉积（PVD）淀积W-TiN复合栅，用化学机械抛光（CMP）去掉表面金属；
（11e）以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成栅极，最终形成PMOS器件。
步骤12，构成BiCMOS集成电路。
（12a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO2层；
（12b）光刻引线孔；
（12c）金属化；
（12d）溅射金属，光刻引线，构成MOS器件导电沟道为30nm的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件及电路。
实施例3：制备导电沟道为22nm的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件及电路，具体步骤如下：
步骤1，外延生长。
（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，上层材料为掺杂浓度为1×1016cm-3的N型Si，厚度为100nm；
（1b）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为1×1016cm-3。
步骤2，隔离区制备。
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面淀积一层厚度为300nm的SiO2层；
（2b）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2；
（2d）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离。
步骤3，集电极接触区制备。
（3a）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面淀积一层厚度为200nm的氧化层；
（3b）光刻集电极接触区窗口；
（3c）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极接触区域；
（3d）将衬底在950℃温度下，退火15s，进行杂质激活。
步骤4，基区接触制备。
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiO2层，厚度为20nm；
（4b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为1×1020cm-3；
（4c）光刻Poly-Si，形成外基区，在600℃，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光（CMP）的方法，去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiN层，厚度为50nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiN层，厚度为10nm。
步骤5，基区材料制备。
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在600℃，在基区区域选择性生长SiGe基区，Ge组分为15％，掺杂浓度为5×1018cm-3，厚度为20nm。
步骤6，发射区制备。
（6a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积Poly-Si，厚度为200nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极区域以外表面的Poly-Si，形成发射极；
（6c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层，在950℃温度下退火120s，激活杂质。
步骤7，MOS外延材料制备。
（7a）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为2μm的深槽；
（7b）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性生长厚度为1.8μm的N型Si外延层，掺杂浓度为1×1020cm-3，作为NMOS器件漏区；
（7c）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性生长厚度为3nm的N型应变SiGe层，掺杂浓度为1×1018cm-3，Ge组分为10%，作为NMOS器件的第一N型轻掺杂源漏结构（N-LDD）层；
（7d）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性生长厚度为22nm的P型应变SiGe层，掺杂浓度为5×1017cm-3，Ge组分为梯度分布，下层为10％，上层为25％，作为NMOS器件沟道区；
（7e）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性生长厚度为3nm的N型应变SiGe层，掺杂浓度为1×1018cm-3，Ge组分为25%，作为NMOS器件的第二N型轻掺杂源漏结构（N-LDD）层；
（7f）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性生长厚度为200nm的N型Si层，掺杂浓度为1×1020cm-3，作为NMOS器件源区；
（7g）利用化学汽相淀积（CVD）的方法，在780℃，在衬底表面淀积一层SiO2；
（7h）光刻PMOS器件有源区；
（7i）利用化学汽相淀积（CVD）的方法，在750℃，在PMOS器件有源区选择性生长一N型应变SiGe层，掺杂浓度为5×1017cm-3，Ge组分为30%，厚度为10nm；
（7j）利用化学汽相淀积（CVD）的方法，在750℃，在PMOS器件有源区选择性生长一本征弛豫Si帽层，厚度为3nm，形成PMOS器件有源区。
步骤8，NMOS器件漏连接制备。
（8a）利用化学汽相淀积（CVD）方法，在780℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，形成阻挡层；
（8b）光刻NMOS器件漏沟槽，利用干法刻蚀工艺，刻蚀出深度为0.4μm的漏沟槽；
（8c）利用化学汽相淀积（CVD）方法，在780℃，在衬底表面淀积一层SiO2，形成NMOS器件漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2；
（8d）利用化学汽相淀积（CVD）方法，在780℃，在衬底表面淀积掺杂浓度为5×1020cm-3的N型Ploy-Si，将NMOS器件漏沟槽填满；
（8e）利用化学机械抛光（CMP）方法，去除衬底表面多余Ploy-Si，形成NMOS器件漏连接区；
（8f）利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN。
步骤9，NMOS器件形成。
（9a）利用化学汽相淀积（CVD）方法，在780℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，再次形成阻挡层；
（9b）光刻NMOS器件栅窗口，利用干法刻蚀工艺，刻蚀出深度为0.4μm的栅沟槽；
（9c）利用原子层化学汽相淀积（ALCVD）方法，在400℃，在衬底表面淀积一层厚度为8nm的HfO2，形成NMOS器件栅介质层；
（9d）利用化学汽相淀积（CVD）方法，在780℃，在衬底表面淀积掺杂浓度为5×1020cm-3的N型Poly-Si，将NMOS器件栅沟槽填满；
（9e）再去除掉NMOS器件栅沟槽表面的部分Poly-Si和HfO2层，形成NMOS器件栅、源区，最终形成NMOS器件；
（9f）利用湿法腐蚀，刻蚀掉表面的SiO2和SiN层。
步骤10，PMOS器件虚栅和源漏制备。
（10a）利用化学汽相淀积（CVD）方法，在780℃，在NMOS器件有源区表面淀积一层SiO2；
（10b）光刻PMOS器件有源区，利用化学汽相淀积（CVD）方法，在780℃，在衬底表面淀积一层厚度为15nm的SiO2；
（10c）利用化学汽相淀积（CVD）方法，在780℃，在衬底表面淀积一层厚度为300nm的Poly-Si；
（10d）光刻Poly-Si和SiO2，形成PMOS器件虚栅；
（10e）对PMOS器件进行P型离子注入，形成掺杂浓度为5×1018cm-3的P型轻掺杂源漏结构（P-LDD）；
（10f）利用化学汽相淀积（CVD）方法，在780℃，在衬底表面上淀积一层厚度为3nm的SiO2，干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2，形成PMOS器件栅电极侧墙；
（10g）对PMOS器件有源区进行P型离子注入，自对准生成PMOS器件的源区和漏区，使源漏区掺杂浓度达到1×1020cm-3。
步骤11，PMOS器件形成。
（11a）利用化学汽相淀积（CVD）方法，在780℃，在衬底表面淀积SiO2层，用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；
（11b）湿法刻蚀虚栅，在栅电极处形成一个凹槽；
（11c）利用化学汽相淀积（CVD）方法，在780℃，在衬底表面淀积一层SiON，厚度为1.5nm；
（11d）用物理气相沉积（PVD）淀积W-TiN复合栅，用化学机械抛光（CMP）去掉表面金属；
（11e）以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成栅极，最终形成PMOS器件。
步骤12，构成BiCMOS集成电路。
（12a）利用化学汽相淀积（CVD）方法，在780℃，在衬底表面淀积SiO2层；
（12b）光刻引线孔；
（12c）金属化；
（12d）溅射金属，光刻引线，构成MOS器件导电沟道为22nm的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件及电路。
本发明实施例提供的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件及制备方法具有如下优点：
1．本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件中，充分利用了应变SiGe材料应力的各向异性的特性，在水平方向引入压应变，提高了PMOS器件空穴迁移率；在垂直方向引入张应变，提高了NMOS器件电子迁移率，因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫Si CMOS器件；
2．本发明在制备基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件过程中，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长应变SiGe材料，提高了器件设计的灵活性，增强了CMOS器件与集成电路电学性能；
3．本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件结构中，NMOS器件的沟道方向为垂直方向，沟道为化学汽相淀积（CVD）方法制备的应变SiGe层，SiGe层的厚度即为NMOS器件的沟道长度，因此，在NMOS器件的制备中避开了小尺寸栅极的光刻，减少了工艺复杂度，降低了成本；
4．本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件结构中NMOS器件的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；
5．本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件结构中NMOS器件沟道Ge组分呈梯度变化，因此可在沟道方向产生一个加速电子输运的自建电场，增强了沟道的载流子输运能力，从而提高了应变SiGe NMOS器件的频率特性与电流驱动能力；
6．本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件结构中NMOS器件采用了高K值的HfO2作为栅介质，提高了NMOS器件的栅控能力，增强了NMOS器件的电学性能；
7．本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件结构中PMOS器件为量子阱器件，即应变SiGe沟道层处于Si帽层和体Si层之间，与表面沟道器件相比，该器件能有效地降低沟道界面散射，提高了器件电学特性；同时，量子阱可以使热电子注入栅介质中的问题得到改善，增加了器件和电路的可靠性；
8．本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件结构中，PMOS器件采用SiON代替传统的纯SiO2做栅介质，不仅增强了器件的可靠性，而且利用栅介质介电常数的变化，提高了器件的栅控能力；
9．本发明在制备基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件过程中涉及的最高温度为800℃，低于引起应变SiGe沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe沟道应力，提高集成电路的性能；
10．本发明制备基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件过程中，PMOS器件采用了金属栅镶嵌工艺（damasceneprocess）制备栅电极，该栅电极为金属W-TiN复合结构，由于下层的TiN与应变Si和应变SiGe材料功函数差较小，改善了器件的电学特性，上层的W则可以降低栅电极的电阻，实现了栅电极的优化；
11.本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件，在制备过程中，采用全自对准工艺，有效地减小了寄生电阻与电容，提高了器件的电流与频率特性；
12.本发明制备的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件中SiGe HBT器件的发射极、基极采用多晶，多晶可以部分制作在氧化层上面，减小了器件有源区的面积，从而减小器件尺寸，提高电路的集成度。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种基于自对准工艺的双多晶SOI应变SiGe回型沟道BiCMOS集成器件的制备方法，其特征在于，该制备方法包括如下步骤：
第一步、选取氧化层厚度为150～400nm，上层Si厚度为100～150nm，N型掺杂浓度为1×1016～1×1017cm-3的SOI衬底片；
第二步、利用化学气相淀积(CVD)的方法，在600～750℃，在衬底上生长一层厚度为50～100nm的N型Si外延层，作为集电区，该层掺杂浓度为1×1016～1×1017cm-3；
第三步、利用化学气相淀积(CVD)的方法，在600～800℃，在外延Si层表面淀积一层厚度为300～500nm的SiO2层，光刻深槽隔离，在深槽隔离区域干法刻蚀出深度为3～5μm的深槽，再利用化学气相淀积(CVD)方法，600～800℃，在深槽内填充SiO2；最后，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；
第四步、利用化学气相淀积(CVD)的方法，在600～800℃，在外延Si层表面淀积一层厚度为200～300nm的SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触
区掺杂浓度为1×1019～1×1020cm-3，形成集电极接触区域，再将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；
第五步、刻蚀掉衬底表面的氧化层，利用化学气相淀积(CVD)方法，在600～800℃，在衬底表面淀积二层材料：第一层为SiO2层，厚度为20～40nm；第二层为P型Poly-Si层，厚度为200～400nm，掺杂浓度为1×1020～1×1021cm-3；
第六步、光刻Poly-Si，形成外基区，利用化学气相淀积(CVD)方法，在600～800℃，在衬底表面淀积SiO2层，厚度为200～400nm，利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2；
第七步、利用化学气相淀积(CVD)方法，在600～800℃，淀积一SiN层，厚度为50～100nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学气相淀积(CVD)方法，在600～800℃，在衬底表面淀积一SiN层，厚度为10～20nm，干法刻蚀掉发射窗SiN，形成侧墙；
第八步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学气相淀积(CVD)方法，在600～750℃，在基区区域选择性生长SiGe基区，Ge组分为15～25％，掺杂浓度为5×1018～5×1019cm-3，厚度为20～60nm；第九步、利用化学气相淀积(CVD)方法，在600～800℃，在衬底表面淀积Poly-Si，厚度为200～400nm，再对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极接触孔区域以外表面的Poly-Si，形成发射极；
第十步、利用化学气相淀积(CVD)方法，在600～800℃，在衬底表面淀积SiO2层，在950～1100℃温度下，退火15～120s，进行杂质激活；
第十一步、光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为2～3μm的深槽，将氧化层刻透，利用化学气相淀积(CVD)的方法，在600～750℃，在浅槽中连续生长五层材料：第一层是厚度为1.8～2.6μm的N型Si外延层，掺杂浓度为5×1019～1×1020cm-3，作为NMOS器件漏区；第二层是厚度为3～5nm的N型应变SiGe层，掺杂浓度为1×1018～5×1018cm-3，Ge组分为10％，作为NMOS器件的第一N型轻掺杂源漏结构(N-LDD)层；第三层是厚度为22～45nm的P型应变SiGe层，掺杂浓度为5×1016～5×1017cm-3，Ge组分为梯度分布，下层为10％，上层为20～30％的梯度分布，作为NMOS器件沟道区；第四层是厚度为3～5nm的N型应变SiGe层，掺杂浓度为1×1018～5×1018cm-3，Ge组分为20～30％，作为NMOS器件的第二N型轻掺杂源漏结构(N-LDD)层；第五层是厚度为200～400nm的N型Si层，掺杂浓度为5×1019～1×1020cm-3，作为NMOS器件源区；
第十二步、利用化学气相淀积(CVD)的方法，在600～780℃，在衬底表面淀积一层SiO2，光刻PMOS器件有源区，利用化学气相淀积(CVD)的方法，在600～750℃，生长一N型应变SiGe层，掺杂浓度为5×1016～5×1017cm-3，Ge组分为10～30％，厚度为10～20nm，最后生长一本征弛豫Si帽层，厚度为3～5nm，形成PMOS器件有源区；
第十三步、利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层SiO2和一层SiN，形成阻挡层；光刻NMOS器件漏沟槽，利用干法刻蚀工艺，刻蚀出深度为0.4～0.6μm的漏沟槽；利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层SiO2，形成NMOS器件漏沟槽侧壁隔 离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2，利用化学气相淀积(CVD)方法，在600～780℃，淀积掺杂浓度为1×1020～5×1020cm-3的N型Ploy-Si，将沟槽填满，化学机械抛光(CMP)方法去除衬底表面多余Ploy-Si，形成NMOS器件漏连接区；利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN；
第十四步、利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层SiO2和一层SiN，再次形成阻挡层；光刻NMOS器件栅窗口，利用干法刻蚀工艺，刻蚀出深度为0.4～0.6μm的栅沟槽；利用原子层化学气相淀积(ALCVD)方法，在300～400℃，在衬底表面淀积一层厚度为5～8nm的HfO2，形成NMOS器件栅介质层，然后利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积掺杂浓度为1×1020～5×1020cm-3的N型Poly-Si，将NMOS器件栅沟槽填满，再去除掉NMOS器件栅沟槽以外表面部分Poly-Si和HfO2，形成NMOS器件栅、源区，最终形成NMOS器件；利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN；
第十五步、利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层SiO2，光刻PMOS器件有源区，利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层厚度为10～15nm的SiO2和一层厚度为200～300nm的Poly-Si，光刻Poly-Si和SiO2，形成PMOS器件虚栅；对PMOS器件进行P型离子注入，形成掺杂浓度为1×1018～5×1018cm-3的P型轻掺杂源漏结构(P-LDD)；
第十六步、利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面上淀积一层厚度为3～5nm的SiO2，干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2，形成PMOS器件栅电极侧墙；再对PMOS器件有源区进行P型离子注入，自对准生成PMOS器件的源区和漏区，使源漏区掺杂浓度达到5×1019～1×1020cm-3；
第十七步、利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积SiO2层，用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层SiON，厚度为1.5～5nm；用物理气相沉积(PVD)淀积W-TiN复合栅，用化学机械 抛光(CMP)去掉表面金属，以W-TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成栅极，最终形成PMOS器件；
第十八步、利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积SiO2层，光刻引线孔，金属化，溅射金属，光刻引线，构成MOS器件导电沟道为22～45nm的基于自对准工艺的双多晶SOI应变SiGe回型沟道BiCMOS集成器件。
2.根据权利要求1所述的制备方法，其特征在于，NMOS器件沟道长度根据第十一步淀积的P型应变SiGe层厚度确定，取22～45nm；PMOS器件沟道长度由光刻工艺控制。
3.根据权利要求1所述的制备方法，其中SiGe HBT器件基区厚度根据第八步SiGe的外延层厚度来决定，取20～60nm。
4.一种基于自对准工艺的双多晶SOI应变SiGe回型沟道BiCMOS集成电路的制备方法，其特征在于，该制备方法包括如下步骤：
步骤1，外延生长的实现方法为：
(1a)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为400nm，上层材料为掺杂浓度为1×1017cm-3的N型Si，厚度为150nm；
(1b)利用化学气相淀积(CVD)的方法，在750℃，在上层Si材料上生长一层厚度为100nm的N型外延Si层，作为集电区，该N型外延Si层掺杂浓度为1×1017cm-3；
步骤2，隔离区制备的实现方法为：
(2a)利用化学气相淀积(CVD)的方法，在800℃，在外延Si层表面淀积一层厚度为500nm的SiO2层；
(2b)光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为5μm的深槽；
(2c)利用化学气相淀积(CVD)方法，在800℃，在深槽内填充SiO2；
(2d)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；
步骤3，集电极接触区制备的实现方法为：
(3a)利用化学气相淀积(CVD)的方法，在800℃，在外延Si层表面淀 积一层厚度为300nm的氧化层；
(3b)光刻集电极接触区窗口；
(3c)对衬底进行磷注入，使集电极接触区掺杂浓度为1×1020cm-3，形成集电极接触区域；
(3d)将衬底在1100℃温度下，退火15s，进行杂质激活；
步骤4，基区接触制备的实现方法为：
(4a)刻蚀掉衬底表面氧化层，利用化学气相淀积(CVD)方法，在800℃，在衬底表面淀积一SiO2层，厚度为40nm；
(4b)利用化学气相淀积(CVD)方法，在800℃，在衬底表面淀积一P型Poly-Si层，作为基区接触区，该层厚度为400nm，掺杂浓度为1×1021cm-3；
(4c)光刻Poly-Si，形成外基区，在800℃，在衬底表面淀积SiO2层，厚度为400nm，利用化学机械抛光(CMP)的方法，去除Poly-Si表面的SiO2；
(4d)利用化学气相淀积(CVD)方法，在800℃，在衬底表面淀积一SiN层，厚度为100nm；
(4e)光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
(4f)利用化学气相淀积(CVD)方法，在800℃，在衬底表面淀积一层SiN层，厚度为20nm；
步骤5，基区材料制备的实现方法为：
(5a)利用干法刻蚀工艺，刻蚀掉发射窗SiN，形成侧墙；
(5b)利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
(5c)利用化学气相淀积(CVD)方法，在750℃，在基区区域选择性生长SiGe基区，Ge组分为25％，掺杂浓度为5×1019cm-3，厚度为60nm；
步骤6，发射区制备的实现方法为：
(6a)利用化学气相淀积(CVD)方法，在800℃，在衬底表面淀积Poly-Si，厚度为400nm；
(6b)对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极区域以外表面的Poly-Si，形成发射极；
(6c)利用化学气相淀积(CVD)方法，在800℃，在衬底表面淀积SiO2层，在1100℃温度下退火15s，激活杂质；
步骤7，MOS外延材料制备的实现方法为：
(7a)光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为3μm的深槽；
(7b)利用化学气相淀积(CVD)的方法，在600℃，在NMOS器件有源区选择性生长厚度为2.6μm的N型Si外延层，掺杂浓度为5×1019cm-3，作为NMOS器件漏区；
(7c)利用化学气相淀积(CVD)的方法，在600℃，在NMOS器件有源区选择性生长厚度为5nm的N型应变SiGe层，掺杂浓度为5×1017cm-3，Ge组分为10％，作为NMOS器件的第一N型轻掺杂源漏结构(N-LDD)层；
(7d)利用化学气相淀积(CVD)的方法，在600℃，在NMOS器件有源区选择性生长厚度为45nm的P型应变SiGe层，掺杂浓度为5×1016cm-3，Ge组分为梯度分布，下层为10％，上层为30％，作为NMOS器件沟道区；
(7e)利用化学气相淀积(CVD)的方法，在600℃，在NMOS器件有源区选择性生长厚度为5nm的N型应变SiGe层，掺杂浓度为5×1017cm-3，Ge组分为30％，作为NMOS器件的第二N型轻掺杂源漏结构(N-LDD)层；
(7f)利用化学气相淀积(CVD)的方法，在600℃，在NMOS器件有源区选择性生长厚度为400nm的N型Si层，掺杂浓度为5×1019cm-3，作为NMOS器件源区；
(7g)利用化学气相淀积(CVD)的方法，在600℃，在衬底表面淀积一层SiO2；
(7h)光刻PMOS器件有源区；
(7i)利用化学气相淀积(CVD)的方法，在600℃，在PMOS器件有源区选择性生长一N型应变SiGe层，掺杂浓度为5×1016cm-3，Ge组分为10％，厚度为20nm；
(7j)利用化学气相淀积(CVD)的方法，在600℃，在PMOS器件有源区深槽中选择性生长一本征弛豫Si帽层，厚度为5nm，形成PMOS器件有源区；
步骤8，NMOS器件漏连接制备的实现方法为：
(8a)利用化学气相淀积(CVD)方法，在600℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，形成阻挡层；
(8b)光刻NMOS器件漏沟槽，利用干法刻蚀工艺，刻蚀出深度为0.6μm的漏沟槽；
(8c)利用化学气相淀积(CVD)方法，在600℃，在衬底表面淀积一层SiO2，形成NMOS器件漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2；
(8d)利用化学气相淀积(CVD)方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的N型Ploy-Si，将NMOS器件漏沟槽填满；
(8e)利用化学机械抛光(CMP)方法，去除衬底表面多余Ploy-Si，形成NMOS器件漏连接区；
(8f)利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN；
步骤9，NMOS器件形成的实现方法为：
(9a)利用化学气相淀积(CVD)方法，在600℃，在NMOS器件有源区表面淀积一层SiO2和一层SiN，再次形成阻挡层；
(9b)光刻NMOS器件栅窗口，利用干法刻蚀工艺，刻蚀出深度为0.6μm的栅沟槽；
(9c)利用原子层化学气相淀积(ALCVD)方法，在300℃，在衬底表面淀积一层厚度为5nm的HfO2，形成NMOS器件栅介质层；
(9d)利用化学气相淀积(CVD)方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的N型Poly-Si，将NMOS器件栅沟槽填满；
(9e)再去除掉NMOS器件栅沟槽表面的部分Poly-Si和HfO2层，形成NMOS器件栅、源区，最终形成NMOS器件；
(9f)利用湿法腐蚀，刻蚀掉表面的SiO2和SiN层；
步骤10，PMOS器件虚栅和源漏制备的实现方法为：
(10a)利用化学气相淀积(CVD)方法，在600℃，在NMOS器件有源区表面淀积一层SiO2；
(10b)光刻PMOS器件有源区，利用化学气相淀积(CVD)方法，在600℃，在衬底表面淀积一层厚度为10nm的SiO2；
(10c)利用化学气相淀积(CVD)方法，在600℃，在衬底表面淀积一层厚度为200nm的Poly-Si；
(10d)光刻Poly-Si和SiO2，形成PMOS器件虚栅；
(10e)对PMOS器件进行P型离子注入，形成掺杂浓度为1×1018cm-3的P型轻掺杂源漏结构(P-LDD)；
(10f)利用化学气相淀积(CVD)方法，在600℃，在衬底表面上淀积一层厚度为3nm的SiO2，干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2，形成PMOS器件栅电极侧墙；
(10g)对PMOS器件有源区进行P型离子注入，自对准生成PMOS器件的源区和漏区，使源漏区掺杂浓度达到5×1019cm-3；
步骤11，PMOS器件形成的实现方法为：
(11a)利用化学气相淀积(CVD)方法，在600℃，在衬底表面淀积SiO2层，用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；
(11b)湿法刻蚀虚栅，在栅电极处形成一个凹槽；
(11c)利用化学气相淀积(CVD)方法，在600℃，在衬底表面淀积一层SiON，厚度为5nm；
(11d)用物理气相沉积(PVD)淀积W-TiN复合栅，用化学机械抛光(CMP)去掉表面金属；
(11e)以W-TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成栅极，最终形成PMOS器件；
步骤12，构成BiCMOS集成电路的实现方法为：
(12a)利用化学气相淀积(CVD)方法，在600℃，在衬底表面淀积SiO2层；
(12b)光刻引线孔；
(12c)金属化；
(12d)溅射金属，光刻引线，构成MOS器件导电沟道为45nm的基于自对准工艺的双多晶SOI应变SiGe回型沟道BiCMOS集成器件及电路。
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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CN101295647A (zh) * 2008-01-16 2008-10-29 清华大学 增强mos器件沟道区应变的方法
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