一种SOI SiGe BiCMOS集成器件及制备方法
技术领域
本发明属于半导体集成电路技术领域,尤其涉及一种制备SOISiGeBiCMOS集成器件及制备方法。
背景技术
半导体集成电路技术是高科技和信息产业的核心技术,已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志,而以集成电路为代表的微电子技术则是半导体技术的关键。半导体产业是国家的基础性产业,其之所以发展得如此之快,除了技术本身对经济发展的巨大贡献之外,还与它广泛的应用性有关。
英特尔(Intel)创始人之一戈登·摩尔(GordonMoore)于1965年提出了“摩尔定律”,该定理指出:集成电路芯片上的晶体管数目,约每18个月增加1倍,性能也提升1倍;多年来,世界半导体产业始终遵循着这条定律不断地向前发展,尤其是Si基集成电路技术,发展至今,全世界数以万亿美元的设备和技术投入,已使Si基工艺形成了非常强大的产业能力。2004年2月23日英特尔首席执行官克莱格·贝瑞特在东京举行的全球信息峰会上表示,摩尔定律将在未来15到20年依然有效,然而推动摩尔定律继续前进的技术动力是:不断缩小芯片的特征尺寸。目前,国外45nm技术已经进入规模生产阶段,32nm技术处在导入期,按照国际半导体技术发展路线图ITRS,下一个节点是22nm。
不过,随着集成电路技术的继续发展,芯片的特征尺寸不断缩小,在Si芯片制造工业微型化进程中面临着材料物理属性,制造工艺技术,器件结构等方面极限的挑战。比如当特征尺寸小于100nm以下时由于隧穿漏电流和可靠性等问题,传统的栅介质材料SiO2无法满足低功耗的要求;纳米器件的短沟道效应和窄沟道效应越发明显,严重影响了器件性能;传统的光刻技术无法满足日益缩小的光刻精度;因此传统Si基工艺器件越来越难以满足设计的需要。
为了满足半导体技术的进一步发展需要,大量的研究人员在新结构、新材料以及新工艺方面的进行了深入的研究,并在某些领域的应用取得了很大进展。这些新结构和新材料对器件性能有较大的提高,可以满足集成电路技术继续符合“摩尔定理”迅速发展的需要。
SOI(Silicon-On-Insulator,绝缘衬底上的硅)技术是在顶层硅和背衬底之间引入了一层埋氧化层。通过在绝缘体上形成半导体薄膜,SOI材料具有了体硅所无法比拟的优点;实现了集成电路中元器件的介质隔离,彻底消除了体硅CMOS电路中的寄生闩锁效应;采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势,因此可以说SOI将有可能成为深亚微米的低压、低功耗集成电路的主流技术。此外,SOI材料还被用来制造MEMS光开关,如利用体微机械加工技术。
因此,目前工业界在制造大规模集成电路尤其是数模混合集成电路时,仍然采用SiBiCMOS或者SiGeBiCMOS技术(SiBiCMOS为Si双极晶体管BJT+SiCMOS,SiGeBiCMOS为SiGe异质结双极晶体管HBT+SiCMOS)。
发明内容
本发明的目的在于利用在一个衬底片上制备应变SiGe平面沟道PMOS器件、应变SiGe平面沟道NMOS器件和双极晶体管,构成平面BiCMOS集成器件及电路,以实现器件与集成电路性能的最优化。
本发明的目的在于提供一种SOISiGeBiCMOS集成器件,NMOS器件和PMOS器件均为应变SiGeMOS器件,双极器件为SiGeHBT器件。
进一步、PMOS器件采用量子阱结构。
进一步、器件衬底为SOI材料。
进一步、SiGeHBT器件的发射极、基极和集电极都采用多晶硅材料。
进一步、该SiGeHBT器件基区为SiGe材料。
进一步、SiGeHBT器件制备过程采用自对准工艺,并为全平面结构。
本发明的另一目的在于提供一种SOISiGeBiCMOS集成器件的制备方法,包括如下步骤:
第一步、选取氧化层厚度为150~400nm,上层Si厚度为100~150nm,N型掺杂浓度为1×1016~1×1017cm-3的SOI衬底片;
第二步、利用化学汽相淀积(CVD)的方法,在600~750℃,在衬底上生长一层厚度为50~100nm的N型Si外延层,作为集电区,该层掺杂浓度为1×1016~1×1017cm-3;
第三步、利用化学汽相淀积(CVD)的方法,在600~800℃,在外延Si层表面生长一层厚度为300~500nm的SiO2层,光刻浅槽隔离,在浅槽隔离区域干法刻蚀出深度为270~400nm的浅槽,再利用化学汽相淀积(CVD)方法,在600~800℃,在浅槽内填充SiO2;最后,用化学机械抛光(CMP)方法,去除表面多余的氧化层,形成浅槽隔离;
第四步、利用化学汽相淀积(CVD)的方法,在600~800℃,在外延Si层表面淀积一层厚度为500~700nm的SiO2层,光刻集电极接触区窗口,对衬底进行磷注入,使集电极接触区掺杂浓度为1×1019~1×1020cm-3,形成集电极接触区域,再将衬底在950~1100℃温度下,退火15~120s,进行杂质激活;
第五步、刻蚀掉衬底表面的氧化层,利用化学汽相淀积(CVD)方法,在600~800℃,在衬底表面淀积二层材料:第一层为SiO2层,厚度为20~40nm;第二层为P型Poly-Si层,厚度为200~400nm,掺杂浓度为1×1020~1×1021cm-3;
第六步、光刻Poly-Si,形成外基区,利用化学汽相淀积(CVD)方法,在600~800℃,在衬底表面淀积SiO2层,厚度为200~400nm,利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2;
第七步、利用化学汽相淀积(CVD)方法,在600~800℃,淀积一层SiN层,厚度为50~100nm,光刻发射区窗口,刻蚀掉发射区窗口内的SiN层和Poly-Si层;再利用化学汽相淀积(CVD)方法,在600~800℃,在衬底表面淀积一层SiN层,厚度为10~20nm,干法刻蚀掉发射窗SiN,形成侧墙;
第八步、利用湿法刻蚀,对窗口内SiO2层进行过腐蚀,形成基区区域,利用化学汽相淀积(CVD)方法,在600~750℃,在基区区域选择性生长SiGe基区,Ge组分为15~25%,掺杂浓度为5×1018~5×1019cm-3,厚度为20~60nm;
第九步、光刻集电极窗口,利用化学汽相淀积(CVD)方法,在600~800℃,在衬底表面淀积Poly-Si,厚度为200~400nm,再对衬底进行磷注入,并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si,形成发射极和集电极;
第十步、利用化学汽相淀积(CVD)方法,在600~800℃,在衬底表面淀积SiO2层,光刻集电极接触孔,并对该接触孔进行磷注入,以提高接触孔内的Poly-Si的掺杂浓度,使其达到1×1019~1×1020cm-3,最后去除表面的SiO2层;
第十一步、利用化学汽相淀积(CVD)方法,在600~800℃,在衬底表面淀积SiO2层,在950~1100℃温度下,退火15~120s,进行杂质激活,形成SiGeHBT器件;在衬底表面利用化学汽相淀积(CVD)的方法,在600~800℃,淀积一SiO2层;
第十二步、光刻MOS有源区,利用化学汽相淀积(CVD)方法,在600~750℃,在该有源区连续生长二层材料:第一层是厚度为10~15nm的N型SiGe外延层,该层Ge组分为15~30%,掺杂浓度为1~5×1016cm-3;第二层是厚度为3~5nm的本征弛豫型Si帽层;
第十三步、利用化学汽相淀积(CVD)方法,在600~800℃,在外延材料表面淀积一层厚度为300~500nm的SiO2层;光刻PMOS器件有源区,对PMOS器件有源区进行N型离子注入,使其掺杂浓度达到1~5×1017cm-3;光刻NMOS器件有源区,利用离子注入工艺对NMOS器件区域进行P型离子注入,形成NMOS器件有源区P阱,P阱掺杂浓度为1~5×1017cm-3;
第十四步、利用湿法刻蚀,刻蚀掉表面的SiO2层,利用化学汽相淀积(CVD)方法,在600~800℃,在衬底表面淀积一层厚度为3~5nm的SiN层作为栅介质和一层厚度为300~500nm的本征Poly-Si层,光刻Poly-Si栅和栅介质,形成22~350nm长的伪栅;
第十五步、利用离子注入,分别对NMOS器件有源区和PMOS器件有源区进行N型和P型离子注入,形成N型轻掺杂源漏结构N型轻掺杂源漏结构(N-LDD)和P型轻掺杂源漏结构P型轻掺杂源漏结构(P-LDD),掺杂浓度均为1~5×1018cm-3;
第十六步、利用化学汽相淀积(CVD)方法,在600~800℃,在衬底表面淀积一层厚度为5~15nm的SiO2层,利用干法刻蚀工艺,刻蚀掉表面的SiO2层,保留Poly-Si栅和栅介质侧面的SiO2,形成侧墙;
第十七步、光刻出PMOS器件有源区,利用离子注入技术自对准形成PMOS器件的源漏区;光刻出NMOS器件有源区,利用离子注入技术自对准形成NMOS器件的源漏区;将衬底在950~1100℃温度下,退火15~120s,进行杂质激活;
第十八步、用化学汽相淀积(CVD)方法,在600~800℃,在衬底表面淀积一层SiO2,厚度为300~500nm,利用化学机械抛光(CMP)技术,将SiO2平坦化到栅极表面;
第十九步、利用湿法刻蚀将伪栅极完全去除,留下氧化层上的栅堆叠的自对准压印,在衬底表面生长一层厚度为2~5nm的氧化镧(La2O3);在衬底表面溅射一层金属钨(W),最后利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去;
第二十步、利用化学汽相淀积(CVD)方法,在600~800℃,表面生长一层SiO2层,并光刻引线孔;
第二十一步、金属化、光刻NMOS器件和PMOS器件引线,形成漏极、源极和栅极以及SiGeHBT发射极、基极、集电极金属引线,构成导电沟道为22~350nm的SOISiGeBiCMOS集成器件。
进一步、该制备方法中SOISiGeBiCMOS集成器件制造过程中所涉及的最高温度根据第八步到第十四步、以及第十六步、第十八步和第二十步中的化学汽相淀积(CVD)工艺温度决定,最高温度小于等于800℃。
进一步、基区厚度根据第八步SiGe的外延层厚度来决定,取20~60nm。
本发明的另一目的在于提供一种SOISiGeBiCMOS集成电路的制备方法,该制备方法包括如下步骤:
步骤1,外延生长的实现方法为:
(1a)选取SOI衬底片,该衬底下层支撑材料为Si,中间层为SiO2,厚度为150nm,上层材料为掺杂浓度为1×1016cm-3的N型Si,厚度为100nm;
(1b)利用化学汽相淀积(CVD)的方法,在600℃,在上层Si材料上生长一层厚度为50nm的N型外延Si层,作为集电区,该层掺杂浓度为1×1016cm-3;
步骤2,浅槽隔离制备的实现方法为:
(2a)利用化学汽相淀积(CVD)的方法,在600℃,在外延Si层表面生长一层厚度为300nm的SiO2层;
(2b)光刻浅槽隔离区域;
(2c)在浅槽隔离区域干法刻蚀出深度为270nm的浅槽;
(2d)利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积SiO2,并将浅槽内填满;
(2e)用化学机械抛光(CMP)方法,去除表面多余的氧化层,形成浅槽隔离;
步骤3,集电极接触区制备的实现方法为:
(3a)利用化学汽相淀积(CVD)的方法,在600℃,在外延Si层表面应淀积一层厚度为500nm的SiO2层;
(3b)光刻集电极接触区窗口;
(3c)对衬底进行磷注入,使集电极接触区掺杂浓度为1×1019cm-3,形成集电极接触区域;
(3d)将衬底在950℃温度下,退火120s,进行杂质激活;
步骤4,基区接触制备的实现方法为:
(4a)刻蚀掉衬底表面氧化层,利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积一层厚度为20nm的SiO2层;
(4b)利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积一层P型Poly-Si层,作为基区接触区,该层厚度为200nm,掺杂浓度为1×1020cm-3;
(4c)光刻Poly-Si,形成外基区,在600℃,在衬底表面淀积SiO2层,厚度为200nm,利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2;
(4d)利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积一SiN层,厚度为50nm;
(4e)光刻发射区窗口,刻蚀掉发射区窗口内的SiN层和Poly-Si层;
(4f)利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积一层SiN层,厚度为10nm;
步骤5,基区材料制备的实现方法为:
(5a)利用干法,刻蚀掉发射窗SiN,形成侧墙;
(5b)利用湿法刻蚀,对窗口内SiO2层进行过腐蚀,形成基区区域;
(5c)利用化学汽相淀积(CVD)方法,在600℃,在基区区域选择性生长SiGe基区,Ge组分为15%,掺杂浓度为5×1018cm-3,厚度为20nm;
步骤6,发射区制备的实现方法为:
(6a)光刻集电极窗口,利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积Poly-Si,厚度为200nm;
(6b)对衬底进行磷注入,并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si,形成发射极和集电极;
(6c)利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积SiO2层;
(6d)光刻集电极接触孔,并对该接触孔再次进行磷注入,以提高接触孔内的Poly-Si的掺杂浓度,使其达到1×1019cm-3,最后去除表面的SiO2层;
步骤7,SiGeHBT形成的实现方法为:
(7a)利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积SiO2层,在950℃温度下退火120s,激活杂质,形成SiGeHBT器件;
(7b)在衬底表面利用化学汽相淀积(CVD)的方法,在600℃,淀积一SiO2层;
步骤8,应变SiGe材料制备的实现方法为:
(8a)光刻MOS有源区;
(8b)利用化学汽相淀积(CVD)方法,在600℃,在有源区生长厚度为80nm的N型Si缓冲层,该层掺杂浓度为1×1015cm-3;
(8c)利用化学汽相淀积(CVD)方法,在600℃,在有源区生长厚度为10nm的N型SiGe外延层,该层Ge组分为15%,掺杂浓度为1×1016cm-3;
(8d)利用化学汽相淀积(CVD)方法,在600℃,在有源区生长厚度为3nm的本征弛豫型Si帽层;
步骤9,NMOS器件和PMOS器件形成的实现方法为:
(9a)利用化学汽相淀积(CVD)方法,在600℃,在衬底上生长一层300nm的SiO2;
(9b)光刻PMOS器件有源区,对PMOS器件有源区进行N型离子注入,使其掺杂浓度达到1×1017cm-3;
(9c)光刻NMOS器件有源区,利用离子注入工艺对NMOS器件区域进行P型离子注入,形成NMOS器件有源区P阱,P阱掺杂浓度为1×1017cm-3;
(9d)利用化学汽相淀积(CVD)方法,在600℃,在表面生长一层厚度为3nm的SiN层;
(9e)利用化学汽相淀积(CVD)方法,在600℃,在SiN层上生长一层300nm的多晶硅;
(9f)光刻Poly-Si栅和栅介质,形成22nm长的伪栅;
(9g)光刻NMOS器件有源区,对NMOS器件有源区进行N型离子注入,形成N型轻掺杂源漏结构N型轻掺杂源漏结构(N-LDD),掺杂浓度为1×1018cm-3;
(9h)光刻PMOS器件有源区,对PMOS器件有源区进行P型离子注入,形成P型轻掺杂源漏结构P型轻掺杂源漏结构(P-LDD),掺杂浓度为1×1018cm-3;
(9i)在衬底表面,利用化学汽相淀积(CVD)方法,在600℃,生长一层SiO2,厚度为10nm,随后利用干法刻蚀工艺光刻掉多余的SiO2,保留栅极侧壁SiO2,形成侧墙;
(9j)光刻出PMOS器件有源区,利用离子注入技术自对准形成PMOS器件的源漏区;
(9k)光刻出NMOS器件有源区,利用离子注入技术自对准形成NMOS器件的源漏区;
(9l)将衬底在950℃温度下,退火120s,进行杂质激活;
步骤10,栅制备的实现方法为:
(10a)利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积一层SiO2层,SiO2厚度为300nm厚度;
(10b)利用化学机械抛光(CMP)方法,对表面进行平坦化至栅极水平;
(10c)利用湿法刻蚀将伪栅极完全去除,留下氧化层上的栅堆叠的自对准压印;
(10d)在衬底表面生长一层厚度为2nm的氧化镧(La2O3);
(10e)在衬底表面溅射一层金属钨(W);
(10f)利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去;
步骤11,构成CMOS集成电路的实现方法为:
(11a)利用化学汽相淀积(CVD)方法,在600℃,在表面生长一层SiO2层;
(11b)光刻引线孔,金属化;
(11c)光刻引线,形成NMOS器件和PMOS器件漏极、源极和栅极,SiGeHBT双极晶体管发射极、基极、集电极金属引线,构成导电沟道为22nm的SOISiGeBiCMOS集成器件及电路。
本发明具有如下优点:
1.本发明制备的SOISiGeBiCMOS集成器件结构中采用了轻掺杂源漏(LDD)结构,有效地抑制了热载流子对器件性能的影响;
2.本发明制备的SOISiGeBiCMOS集成器件在PMOS器件结构中都采用了量子阱结构,能有效地把空穴限制在SiGe层内,减少了界面散射,提高了器件的频率、电流驱动能力等电学性能;
3.本发明制备的SOISiGeBiCMOS集成器件采用了高K栅介质,提高了MOS器件的栅控能力,增强了器件的电学性能;
4.本发明制备SOISiGeBiCMOS集成器件过程中涉及的最高温度为800℃,低于引起应变SiGe沟道应力弛豫的工艺温度,因此该制备方法能有效地保持应变SiGe沟道应力,提高集成电路的性能;
5.本发明制备的SOISiGeBiCMOS集成器件中,在制备NMOS器件和PMOS器件栅电极时采用了金属栅镶嵌工艺(damasceneprocess),该工艺中使用了金属钨(W)作为金属电极,降低了栅电极的电阻,提高了器件设计的灵活性和可靠性;
6.本发明制备的SOISiGeBiCMOS集成器件,在制备过程中,SiGeHBT采用全自对准工艺,有效地减小了寄生电阻与电容,提高了器件的电流与频率特性;
7.本发明制备的SOISiGeBiCMOS集成器件,SiGeHBT器件的发射极、基极和集电极全部采用多晶,多晶可以部分制备在氧化层上面,减小了器件有源区的面积,从而减小器件尺寸,提高电路的集成度;
8.本发明制备的SOISiGeBiCMOS集成器件中,双极器件采用SOI衬底,集电区厚度较传统器件薄,因此,该器件存在集电区横向扩展效应,并能够在集电区形成二维电场,从而提高了该器件的反向击穿电压和Early电压,在相同的击穿特性下,具有比传统器件更优异的特征频率。
附图说明
图1是本发明提供的SOISiGeBiCMOS集成器件及电路制备方法的实现流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白,以下结合附图及实施例,对本发明进行进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本发明,并不用于限定本发明。
本发明实施例提供了一种SOISiGeBiCMOS集成器件,NMOS器件和PMOS器件均为应变SiGeMOS器件,双极器件为SiGeHBT器件。
作为本发明实施例的一优化方案,PMOS器件采用量子阱结构。
作为本发明实施例的一优化方案,器件衬底为SOI材料。
作为本发明实施例的一优化方案,SiGeHBT器件的发射极、基极和集电极都采用多晶硅材料。
作为本发明实施例的一优化方案,该SiGeHBT器件的基区为SiGe材料。
作为本发明实施例的一优化方案,SiGeHBT器件制备过程采用自对准工艺,并为全平面结构。
以下参照附图1,对本发明制备22~350nm沟道长度的SOISiGeBiCMOS集成器件及电路的工艺流程作进一步详细描述。
实施例1:制备沟道长度为22nm的SOISiGeBiCMOS集成器件及电路,具体步骤如下:
步骤1,外延生长。
(1a)选取SOI衬底片,该衬底下层支撑材料为Si,中间层为SiO2,厚度为150nm,上层材料为掺杂浓度为1×1016cm-3的N型Si,厚度为100nm;
(1b)利用化学汽相淀积(CVD)的方法,在600℃,在上层Si材料上生长一层厚度为50nm的N型外延Si层,作为集电区,该层掺杂浓度为1×1016cm-3。
步骤2,浅槽隔离制备。
(2a)利用化学汽相淀积(CVD)的方法,在600℃,在外延Si层表面生长一层厚度为300nm的SiO2层;
(2b)光刻浅槽隔离区域;
(2c)在浅槽隔离区域干法刻蚀出深度为270nm的浅槽;
(2d)利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积SiO2,并将浅槽内填满;
(2e)用化学机械抛光(CMP)方法,去除表面多余的氧化层,形成浅槽隔离。
步骤3,集电极接触区制备。
(3a)利用化学汽相淀积(CVD)的方法,在600℃,在外延Si层表面应淀积一层厚度为500nm的SiO2层;
(3b)光刻集电极接触区窗口;
(3c)对衬底进行磷注入,使集电极接触区掺杂浓度为1×1019cm-3,形成集电极接触区域;
(3d)将衬底在950℃温度下,退火120s,进行杂质激活。
步骤4,基区接触制备。
(4a)刻蚀掉衬底表面氧化层,利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积一层厚度为20nm的SiO2层;
(4b)利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积一层P型Poly-Si层,作为基区接触区,该层厚度为200nm,掺杂浓度为1×1020cm-3;
(4c)光刻Poly-Si,形成外基区,在600℃,在衬底表面淀积SiO2层,厚度为200nm,利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2;
(4d)利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积一SiN层,厚度为50nm;
(4e)光刻发射区窗口,刻蚀掉发射区窗口内的SiN层和Poly-Si层;
(4f)利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积一层SiN层,厚度为10nm。
步骤5,基区材料制备。
(5a)利用干法,刻蚀掉发射窗SiN,形成侧墙;
(5b)利用湿法刻蚀,对窗口内SiO2层进行过腐蚀,形成基区区域;
(5c)利用化学汽相淀积(CVD)方法,在600℃,在基区区域选择性生长SiGe基区,Ge组分为15%,掺杂浓度为5×1018cm-3,厚度为20nm。
步骤6,发射区制备。
(6a)光刻集电极窗口,利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积Poly-Si,厚度为200nm;
(6b)对衬底进行磷注入,并利用化学机械抛光去除发射极和集电极接触孔区域以外表面的Poly-Si,形成发射极和集电极;
(6c)利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积SiO2层;
(6d)光刻集电极接触孔,并对该接触孔再次进行磷注入,以提高接触孔内的Poly-Si的掺杂浓度,使其达到1×1019cm-3,最后去除表面的SiO2层。
步骤7,SiGeHBT形成。
(7a)利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积SiO2层,在950℃温度下退火120s,激活杂质,形成SiGeHBT器件;
(7b)在衬底表面利用化学汽相淀积(CVD)的方法,在600℃,淀积一SiO2层。
步骤8,应变SiGe材料制备。
(8a)光刻MOS有源区;
(8b)利用化学汽相淀积(CVD)方法,在600℃,在有源区生长厚度为80nm的N型Si缓冲层,该层掺杂浓度为1×1015cm-3;
(8c)利用化学汽相淀积(CVD)方法,在600℃,在有源区生长厚度为10nm的N型SiGe外延层,该层Ge组分为15%,掺杂浓度为1×1016cm-3;
(8d)利用化学汽相淀积(CVD)方法,在600℃,在有源区生长厚度为3nm的本征弛豫型Si帽层。
步骤9,NMOS器件和PMOS器件形成。
(9a)利用化学汽相淀积(CVD)方法,在600℃,在衬底上生长一层300nm的SiO2;
(9b)光刻PMOS器件有源区,对PMOS器件有源区进行N型离子注入,使其掺杂浓度达到1×1017cm-3;
(9c)光刻NMOS器件有源区,利用离子注入工艺对NMOS器件区域进行P型离子注入,形成NMOS器件有源区P阱,P阱掺杂浓度为1×1017cm-3;
(9d)利用化学汽相淀积(CVD)方法,在600℃,在表面生长一层厚度为3nm的SiN层;
(9e)利用化学汽相淀积(CVD)方法,在600℃,在SiN层上生长一层300nm的多晶硅;
(9f)光刻Poly-Si栅和栅介质,形成22nm长的伪栅;
(9g)光刻NMOS器件有源区,对NMOS器件有源区进行N型离子注入,形成N型轻掺杂源漏结构N型轻掺杂源漏结构(N-LDD),掺杂浓度为1×1018cm-3;
(9h)光刻PMOS器件有源区,对PMOS器件有源区进行P型离子注入,形成P型轻掺杂源漏结构P型轻掺杂源漏结构(P-LDD),掺杂浓度为1×1018cm-3;
(9i)在衬底表面,利用化学汽相淀积(CVD)方法,在600℃,生长一层SiO2,厚度为10nm,随后利用干法刻蚀工艺光刻掉多余的SiO2,保留栅极侧壁SiO2,形成侧墙;
(9j)光刻出PMOS器件有源区,利用离子注入技术自对准形成PMOS器件的源漏区;
(9k)光刻出NMOS器件有源区,利用离子注入技术自对准形成NMOS器件的源漏区;
(9l)将衬底在950℃温度下,退火120s,进行杂质激活。
步骤10,栅制备。
(10a)利用化学汽相淀积(CVD)方法,在600℃,在衬底表面淀积一层SiO2层,SiO2厚度为300nm厚度;
(10b)利用化学机械抛光(CMP)方法,对表面进行平坦化至栅极水平;
(10c)利用湿法刻蚀将伪栅极完全去除,留下氧化层上的栅堆叠的自对准压印;
(10d)在衬底表面生长一层厚度为2nm的氧化镧(La2O3);
(10e)在衬底表面溅射一层金属钨(W);
(10f)利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去。
步骤11,构成CMOS集成电路。
(11a)利用化学汽相淀积(CVD)方法,在600℃,在表面生长一层SiO2层;
(11b)光刻引线孔,金属化;
(11c)光刻引线,形成NMOS器件和PMOS器件漏极、源极和栅极,SiGeHBT双极晶体管发射极、基极、集电极金属引线,构成导电沟道为22nm的SOISiGeBiCMOS集成器件及电路。
实施例2:制备沟道长度为130nm的SOISiGeBiCMOS集成器件及电路,具体步骤如下:
步骤1,外延生长。
(1a)选取SOI衬底片,该衬底下层支撑材料为Si,中间层为SiO2,厚度为300nm,上层材料为掺杂浓度为5×1016cm-3的N型Si,厚度为120nm;
(1b)利用化学汽相淀积(CVD)的方法,在700℃,在上层Si材料上生长一层厚度为80nm的N型外延Si层,作为集电区,该层掺杂浓度为5×1016cm-3。
步骤2,浅槽隔离制备。
(2a)利用化学汽相淀积(CVD)的方法,在700℃,在外延Si层表面生长一层厚度为400nm的SiO2层;
(2b)光刻浅槽隔离区域;
(2c)在浅槽隔离区域干法刻蚀出深度为350nm的浅槽;
(2d)利用化学汽相淀积(CVD)方法,在700℃,在衬底表面淀积SiO2,并将浅槽内填满;
(2e)用化学机械抛光(CMP)方法,去除表面多余的氧化层,形成浅槽隔离。
步骤3,集电极接触区制备。
(3a)利用化学汽相淀积(CVD)的方法,在700℃,在外延Si层表面应淀积一层厚度为600nm的SiO2层;
(3b)光刻集电极接触区窗口;
(3c)对衬底进行磷注入,使集电极接触区掺杂浓度为5×1019cm-3,形成集电极接触区域;
(3d)将衬底在1000℃温度下,退火60s,进行杂质激活。
步骤4,基区接触制备。
(4a)刻蚀掉衬底表面氧化层,利用化学汽相淀积(CVD)方法,在700℃,在衬底表面淀积一层厚度为30nm的SiO2层;
(4b)利用化学汽相淀积(CVD)方法,在700℃,在衬底表面淀积一层P型Poly-Si层,作为基区接触区,该层厚度为300nm,掺杂浓度为5×1020cm-3;
(4c)光刻Poly-Si,形成外基区,在700℃,在衬底表面淀积SiO2层,厚度为300nm,利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2;
(4d)利用化学汽相淀积(CVD)方法,在700℃,在衬底表面淀积一SiN层,厚度为80nm;
(4e)光刻发射区窗口,刻蚀掉发射区窗口内的SiN层和Poly-Si层;
(4f)利用化学汽相淀积(CVD)方法,在700℃,在衬底表面淀积一层SiN层,厚度为15nm。
步骤5,基区材料制备。
(5a)利用干法,刻蚀掉发射窗SiN,形成侧墙;
(5b)利用湿法刻蚀,对窗口内SiO2层进行过腐蚀,形成基区区域;
(5c)利用化学汽相淀积(CVD)方法,在700℃,在基区区域选择性生长SiGe基区16,Ge组分为20%,掺杂浓度为1×1019cm-3,厚度为40nm。
步骤6,发射区制备。
(6a)光刻集电极窗口,利用化学汽相淀积(CVD)方法,在700℃,在衬底表面淀积Poly-Si,厚度为300nm;
(6b)对衬底进行磷注入,并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si,形成发射极和集电极;
(6c)利用化学汽相淀积(CVD)方法,在700℃,在衬底表面淀积SiO2层;
(6d)光刻集电极接触孔,并对该接触孔再次进行磷注入,以提高接触孔内的Poly-Si的掺杂浓度,使其达到5×1019cm-3,最后去除表面的SiO2层。
步骤7,SiGeHBT形成。
(7a)利用化学汽相淀积(CVD)方法,在700℃,在衬底表面淀积SiO2层,在1000℃温度下退火60s,激活杂质,形成SiGeHBT器件;
(7b)在衬底表面利用化学汽相淀积(CVD)的方法,在700℃,淀积一SiO2层。
步骤8,应变SiGe材料制备。
(8a)光刻MOS有源区;
(8b)利用化学汽相淀积(CVD)方法,在700℃,在有源区生长厚度为100nm的N型Si缓冲层,该层掺杂浓度为3×1015cm-3;
(8c)利用化学汽相淀积(CVD)方法,在600℃,在有源区生长厚度为12nm的N型SiGe外延层,该层Ge组分为20%,掺杂浓度为3×1016cm-3;
(8d)利用化学汽相淀积(CVD)方法,在700℃,在有源区生长厚度为4nm的本征弛豫型Si帽层。
步骤9,NMOS器件和PMOS器件形成。
(9a)利用化学汽相淀积(CVD)方法,在700℃,在衬底上生长一层400nm的SiO2;
(9b)光刻PMOS器件有源区,对PMOS器件有源区进行N型离子注入,使其掺杂浓度达到3×1017cm-3;
(9c)光刻NMOS器件有源区,利用离子注入工艺对NMOS器件区域进行P型离子注入,形成NMOS器件有源区P阱,P阱掺杂浓度为3×1017cm-3;
(9d)利用化学汽相淀积(CVD)方法,在700℃,在表面生长一层厚度为4nm的SiN层;
(9e)利用化学汽相淀积(CVD)方法,在700℃,在SiN层上生长一层400nm的多晶硅;
(9f)光刻Poly-Si栅和栅介质,形成130nm长的伪栅;
(9g)光刻NMOS器件有源区,对NMOS器件有源区进行N型离子注入,形成N型轻掺杂源漏结构N型轻掺杂源漏结构(N-LDD),掺杂浓度为3×1018cm-3;
(9h)光刻PMOS器件有源区,对PMOS器件有源区进行P型离子注入,形成P型轻掺杂源漏结构P型轻掺杂源漏结构(P-LDD),掺杂浓度为3×1018cm-3;
(9i)在衬底表面,利用化学汽相淀积(CVD)方法,在700℃,生长一层SiO2,厚度为15nm,随后利用干法刻蚀工艺光刻掉多余的SiO2,保留栅极侧壁SiO2,形成侧墙;
(9j)光刻出PMOS器件有源区,利用离子注入技术自对准形成PMOS器件的源漏区;
(9k)光刻出NMOS器件有源区,利用离子注入技术自对准形成NMOS器件的源漏区;
(9l)将衬底在1000℃温度下,退火60s,进行杂质激活。
步骤10,栅制备。
(10a)利用化学汽相淀积(CVD)方法,在700℃,在衬底表面淀积一层SiO2层,SiO2厚度为400nm厚度;
(10b)利用化学机械抛光(CMP)方法,对表面进行平坦化至栅极水平;
(10c)利用湿法刻蚀将伪栅极完全去除,留下氧化层上的栅堆叠的自对准压印;
(10d)在衬底表面生长一层厚度为4nm的氧化镧(La2O3);
(10e)在衬底表面溅射一层金属钨(W);
(10f)利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去。
步骤11,构成CMOS集成电路。
(11a)利用(CVD)方法,在700℃,在表面生长一层SiO2层;
(11b)光刻引线孔,金属化;
(11c)光刻引线,形成NMOS器件和PMOS器件漏极、源极和栅极金属引线,SiGeHBT双极晶体管发射极、基极、集电极金属引线,构成导电沟道为130nm的SOISiGeBiCMOS集成器件及电路。
实施例3:制备沟道长度为350nm的SOISiGeBiCMOS集成器件及电路,具体步骤如下:
步骤1,外延生长。
(1a)选取SOI衬底片,该衬底下层支撑材料为Si,中间层为SiO2,厚度为400nm,上层材料为掺杂浓度为1×1017cm-3的N型Si,厚度为150nm;
(1b)利用化学汽相淀积(CVD)的方法,在750℃,在上层Si材料上生长一层厚度为100nm的N型外延Si层,作为集电区,该层掺杂浓度为1×1017cm-3。
步骤2,浅槽隔离制备。
(2a)利用化学汽相淀积(CVD)的方法,在800℃,在外延Si层表面生长一层厚度为500nm的SiO2层;
(2b)光刻浅槽隔离区域;
(2c)在浅槽隔离区域干法刻蚀出深度为400nm的浅槽;
(2d)利用化学汽相淀积(CVD)方法,在800℃,在衬底表面淀积SiO2,并将浅槽内填满;
(2e)用化学机械抛光(CMP)方法,去除表面多余的氧化层,形成浅槽隔离。
步骤3,集电极接触区制备。
(3a)利用化学汽相淀积(CVD)的方法,在800℃,在外延Si层表面应淀积一层厚度为700nm的SiO2层;
(3b)光刻集电极接触区窗口;
(3c)对衬底进行磷注入,使集电极接触区掺杂浓度为1×1020cm-3,形成集电极接触区域;
(3d)将衬底在1100℃温度下,退火15s,进行杂质激活。
步骤4,基区接触制备。
(4a)刻蚀掉衬底表面氧化层,利用化学汽相淀积(CVD)方法,在800℃,在衬底表面淀积一层厚度为40nm的SiO2层;
(4b)利用化学汽相淀积(CVD)方法,在800℃,在衬底表面淀积一层P型Poly-Si层,作为基区接触区,该层厚度为400nm,掺杂浓度为1×1021cm-3;
(4c)光刻Poly-Si,形成外基区,在800℃,在衬底表面淀积SiO2层,厚度为400nm,利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2;
(4d)利用化学汽相淀积(CVD)方法,在800℃,在衬底表面淀积一SiN层,厚度为100nm;
(4e)光刻发射区窗口,刻蚀掉发射区窗口内的SiN层和Poly-Si层;
(4f)利用化学汽相淀积(CVD)方法,在800℃,在衬底表面淀积一层SiN层,厚度为20nm。
步骤5,基区材料制备。
(5a)利用干法,刻蚀掉发射窗SiN,形成侧墙;
(5b)利用湿法刻蚀,对窗口内SiO2层进行过腐蚀,形成基区区域;
(5c)利用化学汽相淀积(CVD)方法,在750℃,在基区区域选择性生长SiGe基区,Ge组分为25%,掺杂浓度为5×1019cm-3,厚度为60nm。
步骤6,发射区制备。
(6a)光刻集电极窗口,利用化学汽相淀积(CVD)方法,在800℃,在衬底表面淀积Poly-Si,厚度为400nm;
(6b)对衬底进行磷注入,并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si,形成发射极和集电极;
(6c)利用化学汽相淀积(CVD)方法,在800℃,在衬底表面淀积SiO2层;
(6d)光刻集电极接触孔,并对该接触孔再次进行磷注入,以提高接触孔内的Poly-Si的掺杂浓度,使其达到1×1020cm-3,最后去除表面的SiO2层。
步骤7,SiGeHBT形成。
(7a)利用化学汽相淀积(CVD)方法,在800℃,在衬底表面淀积SiO2层,在1100℃温度下退火15s,激活杂质,形成SiGeHBT器件;
(7b)在衬底表面利用化学汽相淀积(CVD)的方法,在800℃,淀积一SiO2层。
步骤8,应变SiGe材料制备。
(8a)光刻MOS有源区;
(8b)利用化学汽相淀积(CVD)方法,在750℃,在有源区生长厚度为120nm的N型Si缓冲层,该层掺杂浓度为5×1015cm-3;
(8c)利用化学汽相淀积(CVD)方法,在750℃,在有源区生长厚度为15nm的N型SiGe外延层,该层Ge组分为30%,掺杂浓度为5×1016cm-3;
(8d)利用化学汽相淀积(CVD)方法,在750℃,在有源区生长厚度为5nm的本征弛豫型Si帽层。
步骤9,NMOS器件和PMOS器件形成。
(9a)利用化学汽相淀积(CVD)方法,在800℃,在衬底上生长一层500nm的SiO2;
(9b)光刻PMOS器件有源区,对PMOS器件有源区进行N型离子注入,使其掺杂浓度达到5×1017cm-3;
(9c)光刻NMOS器件有源区,利用离子注入工艺对NMOS器件区域进行P型离子注入,形成NMOS器件有源区P阱,P阱掺杂浓度为5×1017cm-3;
(9d)利用化学汽相淀积(CVD)方法,在800℃,在表面生长一层厚度为5nm的SiN层;
(9e)利用化学汽相淀积(CVD)方法,在800℃,在SiN层上生长一层500nm的多晶硅;
(9f)光刻Poly-Si栅和栅介质,形成350nm长的伪栅;
(9g)光刻NMOS器件有源区,对NMOS器件有源区进行N型离子注入,形成N型轻掺杂源漏结构N型轻掺杂源漏结构(N-LDD),掺杂浓度为5×1018cm-3;
(9h)光刻PMOS器件有源区,对PMOS器件有源区进行P型离子注入,形成P型轻掺杂源漏结构P型轻掺杂源漏结构(P-LDD),掺杂浓度为5×1018cm-3;
(9i)在衬底表面,利用化学汽相淀积(CVD)方法,在800℃,生长一层SiO2,厚度为5nm,随后利用干法刻蚀工艺光刻掉多余的SiO2,保留栅极侧壁SiO2,形成侧墙;
(9j)光刻出PMOS器件有源区,利用离子注入技术自对准形成PMOS器件的源漏区;
(9k)光刻出NMOS器件有源区,利用离子注入技术自对准形成NMOS器件的源漏区;
(9l)将衬底在1100℃温度下,退火15s,进行杂质激活。
步骤10,栅制备。
(10a)利用化学汽相淀积(CVD)方法,在800℃,在衬底表面淀积一层SiO2层,SiO2厚度为500nm厚度;
(10b)利用化学机械抛光(CMP)方法,对表面进行平坦化至栅极水平;
(10c)利用湿法刻蚀将伪栅极完全去除,留下氧化层上的栅堆叠的自对准压印;
(10d)在衬底表面生长一层厚度为5nm的氧化镧(La2O3);
(10e)在衬底表面溅射一层金属钨(W);
(10f)利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去。
步骤11,构成CMOS集成电路。
(11a)利用化学汽相淀积(CVD)方法,在800℃,在表面生长一层SiO2层;
(11b)光刻引线孔,金属化;
(11c)光刻引线,形成NMOS器件和PMOS器件漏极、源极和栅极金属引线,SiGeHBT双极晶体管发射极、基极、集电极金属引线,构成导电沟道为350nm的SOISiGeBiCMOS集成器件及电路。
本发明实施例提供的SOISiGeBiCMOS集成器件及制备方法具有如下优点:
1.本发明制备的SOISiGeBiCMOS集成器件结构中采用了轻掺杂源漏(LDD)结构,有效地抑制了热载流子对器件性能的影响;
2.本发明制备的SOISiGeBiCMOS集成器件在PMOS器件结构中都采用了量子阱结构,能有效地把空穴限制在SiGe层内,减少了界面散射,提高了器件的频率、电流驱动能力等电学性能;
3.本发明制备的SOISiGeBiCMOS集成器件采用了高K栅介质,提高了MOS器件的栅控能力,增强了器件的电学性能;
4.本发明制备SOISiGeBiCMOS集成器件过程中涉及的最高温度为800℃,低于引起应变SiGe沟道应力弛豫的工艺温度,因此该制备方法能有效地保持应变SiGe沟道应力,提高集成电路的性能;
5.本发明制备的SOISiGeBiCMOS集成器件中,在制备NMOS器件和PMOS器件栅电极时采用了金属栅镶嵌工艺(damasceneprocess),该工艺中使用了金属钨(W)作为金属电极,降低了栅电极的电阻,提高了器件设计的灵活性和可靠性;
6.本发明制备的SOISiGeBiCMOS集成器件,在制备过程中,SiGeHBT采用全自对准工艺,有效地减小了寄生电阻与电容,提高了器件的电流与频率特性;
7.本发明制备的SOISiGeBiCMOS集成器件,SiGeHBT器件的发射极、基极和集电极全部采用多晶,多晶可以部分制备在氧化层上面,减小了器件有源区的面积,从而减小器件尺寸,提高电路的集成度;
8.本发明制备的SOISiGeBiCMOS集成器件中,双极器件采用SOI衬底,集电区厚度较传统器件薄,因此,该器件存在集电区横向扩展效应,并能够在集电区形成二维电场,从而提高了该器件的反向击穿电压和Early电压,在相同的击穿特性下,具有比传统器件更优异的特征频率。
以上所述仅为本发明的较佳实施例而已,并不用以限制本发明,凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等,均应包含在本发明的保护范围之内。