CN102738154B - 一种垂直沟道混合晶面应变BiCMOS集成器件及制备方法 - Google Patents
一种垂直沟道混合晶面应变BiCMOS集成器件及制备方法 Download PDFInfo
- Publication number
- CN102738154B CN102738154B CN201210243653.3A CN201210243653A CN102738154B CN 102738154 B CN102738154 B CN 102738154B CN 201210243653 A CN201210243653 A CN 201210243653A CN 102738154 B CN102738154 B CN 102738154B
- Authority
- CN
- China
- Prior art keywords
- layer
- chemical vapor
- cvd
- vapor deposition
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种垂直沟道混合晶面应变BiCMOS集成器件及制备方法，其过程为：首先制备SOI衬底上，在该衬底上外延Si层作为集电区，制备深槽隔离，利用自对准工艺在双极器件有源区制备双多晶SiGe HBT器件；光刻PMOS器件有源区，在该有源区连续生长七层材料，制备漏极和栅极，形成PMOS器件；光刻NMOS器件有源区沟槽，在该有源区连续生长四层材料，制备栅介质层和栅多晶，形成NMOS器件，光刻引线孔，合金，光刻引线，构成CMOS导电沟道为22～45nm的垂直沟道、混合晶面应变BiCMOS集成器件及电路；本发明充分利用了张应变Si材料迁移率各向异性的特点，在600～800℃，制备出了性能增强的垂直沟道、混合晶面应变BiCMOS集成电路。
Description
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种垂直沟道混合晶面应变BiCMOS集成器件及制备方法。
背景技术
1958年出现的集成电路是20世纪最具影响的发明之一。基于这项发明而诞生的微电子学已成为现有现代技术的基础，加速改变着人类社会的知识化、信息化进程，同时也改变了人类的思维方式。它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一个广阔的发展空间。
在信息技术高度发展的当代，以集成电路为代表的微电子技术是信息技术的关键。集成电路作为人类历史上发展最快、影响最大、应用最广泛的技术，其已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志。对于整机系统中集成电路的数量更是其系统先进性的直接表征。而现在，电路规模已由最初的小规模发展到现在的甚大规模。由于对集成度，功耗，面积，速度等各因素的综合考虑，CMOS得到了广泛的应用。
CMOS集成电路的一个重要性能指标，是空穴和电子的迁移率。要提高PMOS器件和NMOS器件两者的性能，这两种载流子的迁移率都应当尽可能地高。CMOS电路的总体性能同样取决于NMOS器件和PMOS器件的性能，从而，取决于空穴和电子的迁移率。
众所周知的是，在半导体材料上施加应力，例如在半导体材料硅上施加应力，会改变电子和空穴的迁移率，从而，会改变半导体材料上所形成的NMOS器件和PMOS器件的性能。迁移率的提高会导致性能的提高。但电子和空穴并不总是对同种应力做出相同的反应。同时，在相同的晶面上制备NMOS器件和PMOS器件，他们的迁移率并不能同时达到最优。
为此，要在不降低一种类型器件的载流子的迁移率的情况下，提高另一种类型器件的载流子的迁移率，本专利提出一种利用硅材料的选择性加应力技术制备CMOS，即混合晶面应变CMOS集成器件的制备。
发明内容
本发明的目的在于利用在一个SOI衬底片上制备应变Si垂直沟道PMOS器件、应变Si平面沟道NMOS器件和SOI双多晶HBT器件，构成垂直沟道、混合晶面应变BiCMOS集成器件及电路，以实现器件与集成电路性能的最优化。
本发明的目的在于提供一种垂直沟道、混合晶面应变BiCMOS集成器件，所述BiCMOS集成器件采用SOI SiGe HBT器件，应变Si平面沟道NMOS器件和应变Si垂直沟道PMOS器件。
进一步、NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。
进一步、CMOS器件中PMOS器件应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构。
进一步、NMOS器件制备在晶面为（100）的SOI衬底上，PMOS器件制备在晶面为（110）的衬底上。
进一步、所述SiGe HBT器件的发射极和基极采用多晶硅接触。
进一步、所述BiCMOS集成器件采用自对准工艺，并为全平面结构。
进一步、PMOS器件采用量子阱结构。
本发明的另一目的在于提供一种垂直沟道、混合晶面应变BiCMOS集成器件的制备方法，包括如下步骤：
第一步、选取两片Si片，一块是P型掺杂浓度为1～5×1015cm-3的Si（100）衬底片，作为上层的基体材料，另一块是N型掺杂浓度为1～5×1015cm-3的Si（110）衬底片，作为下层的基体材料；对两片Si片表面进行氧化，氧化层厚度为0.5～1μm，采用化学机械抛光（CMP）工艺对两个氧化层表面进行抛光；
第二步、对上层基体材料中注入氢，并将两片Si片氧化层相对臵于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100~200nm的Si材料，并在其断裂表面进行化学机械抛光（CMP），形成SOI衬底；
第三步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一厚度为300～500nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成N型重掺杂埋层区域（杂质浓度≥1020cm-3）；
第四步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度为1.9～2.8μm的N型Si外延层，作为集电区，该层掺杂浓度为1×1016～1×1017cm-3；
第五步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度为300～500nm的SiO2层，光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3~5μm的深槽；利用化学汽相淀积（CVD）的方法，在600～800℃，在深槽内填充SiO2，用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；
第六步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面淀积一层厚度为500~700nm的SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019～1×1020cm-3，形成集电极接触区域，再将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；
第七步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积二层材料：第一层为SiO2层，厚度为20~40nm；第二层为P型Poly-Si层，厚度为200~400nm，掺杂浓度为1×1020～1×1021cm-3；
第八步、光刻Poly-Si，形成外基区，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层，厚度为200~400nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
第九步、利用化学汽相淀积（CVD）方法，在600～800℃，淀积一SiN层，厚度为50~100nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一SiN层，厚度为10~20nm，干法刻蚀掉发射窗SiN，形成侧墙；
第十步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积（CVD）方法，在600～750℃，在基区区域选择性生长SiGe基区，Ge组分为15~25％，掺杂浓度为5×1018~5×1019cm-3，厚度为20~60nm；
第十一步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积Poly-Si，厚度为200~400nm，再对衬底进行磷注入，并利用化学机械抛光去除发射极接触孔区域以外表面的Poly-Si，形成发射极；
第十二步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层，在950～1100℃温度下，退火15～120s，进行杂质激活；
第十三步、光刻PMOS器件有源区，用干法刻蚀工艺，在PMOS器件有源区，刻蚀出深度为3～4μm的深槽；利用化学汽相淀积（CVD）方法，在600～750℃，在PMOS器件有源区（即深槽），沿（110）晶面选择性外延生长七层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×1015cm-3；第二层是厚度为2.4～2.7μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为1～5×1018cm-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5×1019～1×1020cm-3，作为PMOS器件的漏区；第四层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；第五层是厚度为22～45nm的N型应变Si层，掺杂浓度为5×1016～5×1017cm-3，作为PMOS器件的沟道；第六层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；第七层是Ge组分为15～25%，厚度为200～400nm的P型SiGe，掺杂浓度为5×1019～1×1020cm-3，作为PMOS器件的有源区；
第十四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiO2；光刻NMOS器件有源区，在NMOS器件有源区，刻蚀出深度为1.9～2.8μm的深槽；利用化学汽相淀积（CVD）方法，在600～750℃，在NMOS器件有源区，沿（100）晶面选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×1015cm-3；第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为1～5×1015cm-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5×1016～5×1017cm-3；第四层是厚度为10～15nm的P型应变Si层，掺杂浓度为5×1016～5×1017cm-3作为NMOS器件的沟道；
第十五步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO2层；光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在该区域刻蚀出深度为0.3～0.5μm的浅槽；再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2，形成浅槽隔离；
第十六步、光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.4～0.7μm漏沟槽；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；
第十七步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO2层；光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.4～0.7μm栅沟槽；利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO2层，作为PMOS器件的栅介质层；利用化学汽相淀积（CVD）方法，在600～800℃，在栅沟槽中淀积掺杂浓度为1～5×1020cm-3的P型Poly-SiGe，Ge组分为10～30%，将PMOS器件栅沟槽填满；光刻栅介质和栅Poly-SiGe，形成栅极和源极，最终形成PMOS器件结构；
第十八步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO2层；光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在NMOS器件有源区淀积厚度为6～10nm的高介电常数的HfO2层，作为NMOS器件的栅介质层；利用化学汽相淀积（CVD）方法，在600～800℃，在NMOS器件有源区淀积厚度为200～300nm的P型Poly-SiGe，掺杂浓度为1～5×1020cm-3，Ge组分为10～30%，光刻栅介质和栅Poly-SiGe，形成栅极；利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为1～5×1018cm-3；
第十九步、利用化学汽相淀积（CVD）方法，在600～800℃，在整个衬底淀积一厚度为3～5nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2，形成NMOS器件栅极侧墙，利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件源区和漏区的掺杂浓度达到1～5×1020cm-3；
第二十步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO2层；光刻引线窗口，在整个衬底上溅射一层金属镍（Ni），合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；光刻引线，形成金属引线，构成MOS导电沟道为22～45nm的垂直沟道、混合晶面应变BiCMOS集成器件。
进一步、PMOS器件沟道长度根据第十三步淀积的N型应变Si层厚度确定，取22～45nm，NMOS器件的沟道长度由工艺决定，取22～45nm。
进一步、该制备方法中应变Si CMOS器件制造过程中所涉及的最高温度根据第十至二十步中的化学汽相淀积（CVD）工艺温度决定，最高温度小于等于800℃。
本发明的另一目的在于提供一种垂直沟道、混合晶面应变BiCMOS集成电路的制备方法，包括如下步骤：
步骤1，SOI衬底材料制备的实现方法为：
（1a）选取P型掺杂浓度为1×1015cm-3的Si片，晶面为（100），对其表面进行氧化，氧化层厚度为0.5μm，作为上层的基体材料，并在该基体材料中注入氢；
（1b）选取N型掺杂浓度为1×1015cm-3的Si片，晶面为（110），对其表面进行氧化，氧化层厚度为0.5μm，作为下层的基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面SiO2相对紧贴，臵于超高真空环境中在350℃温度下实现键合；
（1e）将键合后的基片温度升高200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构；
步骤2，集电区制备的实现方法为：
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一厚度为300nm的SiO2层；
（2b）光刻埋层区域，对埋层区域进行N型杂质的注入，将衬底在800℃温度下，退火90min，进行杂质激活，形成N型重掺杂埋层区域；
（2c）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度为1.9μm的N型外延Si层，作为集电区，该层掺杂浓度为1×1016cm-3；
（2d）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面淀积一层厚度为500nm的氧化层；
（2e）光刻集电极接触区窗口；
（2f）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极接触区域；
（2g）将衬底在950℃温度下，退火120s，进行杂质激活；
步骤3，隔离区制备的实现方法为：
（3a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面生长一层厚度为300nm的SiO2层；
（3b）去除表面多余的氧化层，外延生长一层掺杂浓度为1×1016cm-3的Si层，厚度为2μm，作为集电区；
（3c）在衬底表面热氧化一层厚度为300nm的SiO2层；
（3d）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3μm的深槽；
（3e）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2；
（3f）利用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；
步骤4，基区接触制备的实现方法为：
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiO2层，厚度为20nm；
（4b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为1×1020cm-3；
（4c）光刻Poly-Si，形成外基区，在600℃，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光（CMP）的方法，去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiN层，厚度为50nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiN层，厚度为10nm；
步骤5，基区材料制备的实现方法为：
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在600℃，在基区区域选择性生长SiGe基区，Ge组分为15％，掺杂浓度为5×1018cm-3，厚度为20nm；
步骤6，发射区制备的实现方法为：
（6a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积Poly-Si，厚度为200nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极接触孔区域以外表面的Poly-Si，在950℃温度下退火120s，激活杂质，形成发射极；
步骤7，PMOS器件有源区外延材料制备的实现方法为：
（7a）光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为3μm的深槽；
（7b）利用化学汽相淀积（CVD）的方法，在600℃，在深槽中沿（110）晶面，选择性生长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×1015cm-3；
（7c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择性生长一层厚度为2.4μm的P型SiGe层，Ge组分底部为0%，上层为25%的梯度分布，掺杂浓度为1×1018cm-3；
（7d）用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上选择性生长一层Ge组分为25％，厚度为200nm的P型SiGe层，掺杂浓度为5×1019cm-3，作为PMOS器件的漏区；
（7e）用化学汽相淀积（CVD）的方法，在600℃，在P型SiGe层上选择性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；
（7f）利用化学汽相淀积（CVD）的方法，在600℃，在P型应变Si层上选择性生长一层厚度为22nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为5×1016cm-3；
（7g）用化学汽相淀积（CVD）的方法，在600℃，在N型应变Si层上选择性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；
（7h）利用化学汽相淀积（CVD）的方法，在600℃，在应变Si层上选择性生长一层厚度为200nm的Ge组分固定为25%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为5×1019cm-3，形成PMOS器件有源区；
步骤8，NMOS器件有源区材料制备的实现方法为：
（8a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiO2；
（8b）光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为1.9μm的深槽；
（8c）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区，沿（110）晶面选择性生长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×1015cm-3；
（8d）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择性生长一层厚度为1.5μm的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为25%，掺杂浓度为1×1015cm-3；
（8e）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上选择性生长一层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5×1016cm-3；
（8f）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上生长一层厚度为10nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5×1016cm-3，形成NMOS器件有源区；
步骤9，PMOS器件隔离和漏沟槽制备的实现方法为：
（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
（9b）光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在PMOS器件源漏隔离区刻蚀出深度为0.3μm的浅槽；
（9c）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成源漏浅槽隔离；
（9d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.4μm漏沟槽；
（9e）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；
步骤10，PMOS器件形成的实现方法为：
（10a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
（10b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.4μm栅沟槽；
（10c）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为6nm；
（10d）利用化学汽相淀积（CVD）方法，在600℃，在栅沟槽中淀积掺杂浓度为1×1020cm-3的P型Poly-SiGe，Ge组分为30%，将PMOS器件栅沟槽填满；
（10e）刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS器件栅极和源极，最终形成PMOS器件；
步骤11，NMOS器件形成的实现方法为：
（11a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
（11b）光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300℃，在NMOS器件有源区表面淀积一层厚度为6nm的HfO2层，作为NMOS器件的栅介质；
（11c）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一层Ploy-SiGe层，Ge组分为30%，厚度为200nm，掺杂浓度为1×1020cm-3；
（11d）光刻栅介质和栅Poly-SiGe，形成栅极；
（11e）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为1×1018cm-3；
（11f）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源区表面淀积一层3nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；
（11g）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到1×1020cm-3，最终形成NMOS器件；
步骤12，构成BiCMOS集成电路的实现方法为：
（12a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
（12b）光刻引线孔；
（12c）在衬底表面溅射一层金属镍（Ni），合金；
（12d）光刻引线，MOS器件漏极、源极、栅极和SiGe HBT器件发射极、基极、集电极金属引线，构成MOS导电沟道为22nm的垂直沟道、混合晶面应变BiCMOS集成器件及电路。
本发明具有如下优点：
1．本发明制造的垂直沟道、混合晶面应变BiCMOS器件结构中，CMOS部分采用了应变Si材料制造导电沟道，由于应变Si材料载流子迁移率远高于体Si材料，因此用该BiCMOS器件结构制造的模拟和数模混合集成电路性能较用体Si制造的电路性能优异；
2．本发明制造的垂直沟道、混合晶面应变BiCMOS器件结构中的CMOS结构，充分利用了应变Si材料应力的各向异性，在水平方向引入张应变，提高了NMOS器件电子迁移率；在垂直方向引入压应变，提高了PMOS器件空穴迁移率。因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫Si CMOS器件；
3.本发明制备的垂直沟道、混合晶面应变BiCMOS集成器件采用了混合晶面衬底技术，即在同一个衬底片上分布有（100）和（110）这两种晶面，在（110）晶面上对于应变Si PMOS器件是压应变，其空穴的迁移率高于体Si材料，而在（100）晶面上对于应变Si NMOS器件是张应变，其电子的迁移率也高于体Si材料，因此，该器件频率与电流驱动能力等电学性能高于同尺寸的体Si CMOS器件；
4．本发明的垂直沟道、混合晶面应变BiCMOS器件制备过程中，应变Si层是用化学汽相淀积（CVD）方法淀积的，可以精确控制生长厚度，而CMOS中的PMOS器件的沟道长度即为Si层的厚度，从而避开了小尺寸光刻，减少了工艺复杂度，降低了成本；
5．本发明制备的垂直沟道、混合晶面应变BiCMOS器件结构中PMOS器件的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；
6．本发明制备的垂直沟道、混合晶面应变BiCMOS器件中的CMOS结构，MOS器件采用了高K值的HfO2作为栅介质，提高了NMOS和PMOS器件的栅控能力，增强了CMOS器件的电学性能；
7．本发明制备的垂直沟道、混合晶面应变BiCMOS器件中的CMOS结构，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；
8．本发明制备应变Si垂直沟道CMOS器件是在HBT器件制造完成之后，而其工艺过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提高集成电路的性能；
9.本发明制备的垂直沟道、混合晶面应变BiCMOS器件，在制备过程中，采用全自对准工艺，有效地减小了寄生电阻与电容，提高了器件的电流与频率特性；
10.本发明制备的垂直沟道、混合晶面应变BiCMOS器件，SiGe HBT的发射极和基极采用多晶，可以获得较薄的结深，减小器件的寄生参数，提高器件性能；
11．多晶可以部分制作在氧化层上面，极大减小了发射区、基区的面积，从而减小器件尺寸，提高器件性能。
附图说明
图1是本发明垂直沟道、混合晶面应变BiCMOS集成器件及电路的制备方法的实现流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例提供了一种垂直沟道、混合晶面应变BiCMOS集成器件，所述BiCMOS集成器件采用SOI SiGe HBT器件，应变Si平面沟道NMOS器件和应变Si垂直沟道PMOS器件。
作为本发明实施例的一优化方案，NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。
作为本发明实施例的一优化方案，CMOS器件中PMOS器件应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构。
作为本发明实施例的一优化方案，NMOS器件制备在晶面为（100）的SOI衬底上，PMOS器件制备在晶面为（110）的衬底上。
作为本发明实施例的一优化方案，所述SiGe HBT器件的发射区和基区采用多晶硅接触。
作为本发明实施例的一优化方案，所述BiCMOS集成器件采用自对准工艺，并为全平面结构。
作为本发明实施例的一优化方案，PMOS器件采用量子阱结构。
以下参照附图1，对本发明制备垂直沟道、混合晶面应变BiCMOS集成器件及电路的工艺流程作进一步详细描述。
实施例1：制备沟道长度为22nm的垂直沟道、混合晶面应变BiCMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备。
（1a）选取P型掺杂浓度为1×1015cm-3的Si片，晶面为（100），对其表面进行氧化，氧化层厚度为0.5μm，作为上层的基体材料，并在该基体材料中注入氢；
（1b）选取N型掺杂浓度为1×1015cm-3的Si片，晶面为（110），对其表面进行氧化，氧化层厚度为0.5μm，作为下层的基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面SiO2相对紧贴，臵于超高真空环境中在350℃温度下实现键合；
（1e）将键合后的基片温度升高200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构。
步骤2，集电区制备。
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一厚度为300nm的SiO2层；
（2b）光刻埋层区域，对埋层区域进行N型杂质的注入，将衬底在800℃温度下，退火90min，进行杂质激活，形成N型重掺杂埋层区域；
（2c）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度为1.9μm的N型外延Si层，作为集电区，该层掺杂浓度为1×1016cm-3；
（2d）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面淀积一层厚度为500nm的氧化层；
（2e）光刻集电极接触区窗口；
（2f）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极接触区域；
（2g）将衬底在950℃温度下，退火120s，进行杂质激活。
步骤3，隔离区制备。
（3a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面生长一层厚度为300nm的SiO2层；
（3b）去除表面多余的氧化层，外延生长一层掺杂浓度为1×1016cm-3的Si层，厚度为2μm，作为集电区；
（3c）在衬底表面热氧化一层厚度为300nm的SiO2层；
（3d）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3μm的深槽；
（3e）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2；
（3f）利用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离。
步骤4，基区接触制备。
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiO2层，厚度为20nm；
（4b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为1×1020cm-3；
（4c）光刻Poly-Si，形成外基区，在600℃，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光（CMP）的方法，去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiN层，厚度为50nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiN层，厚度为10nm。
步骤5，基区材料制备。
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在600℃，在基区区域选择性生长SiGe基区，Ge组分为15％，掺杂浓度为5×1018cm-3，厚度为20nm。
步骤6，发射区制备。
（6a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积Poly-Si，厚度为200nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极接触孔区域以外表面的Poly-Si，在950℃温度下退火120s，激活杂质，形成发射极。
步骤7，PMOS器件有源区外延材料制备。
（7a）光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为3μm的深槽；
（7b）利用化学汽相淀积（CVD）的方法，在600℃，在深槽中沿（110）晶面，选择性生长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×1015cm-3；
（7c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择性生长一层厚度为2.4μm的P型SiGe层，Ge组分底部为0，上层为25%的梯度分布，掺杂浓度为1×1018cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上选择性生长一层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5×1019cm-3，作为PMOS器件的漏区；
（7e）利用化学汽相淀积（CVD）的方法，在600℃，在P型SiGe层上选择性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；
（7f）利用化学汽相淀积（CVD）的方法，在600℃，在P型应变Si层上选择性生长一层厚度为22nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为5×1016cm-3；
（7g）利用化学汽相淀积（CVD）的方法，在600℃，在N型应变Si层上选择性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；
（7h）利用化学汽相淀积（CVD）的方法，在600℃，在应变Si层上选择性生长一层厚度为200nm的Ge组分固定为25%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为5×1019cm-3，形成PMOS器件有源区。
步骤8，NMOS器件有源区材料制备。
（8a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiO2；
（8b）光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为1.9μm的深槽；
（8c）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区，沿（110）晶面选择性生长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×1015cm-3；
（8d）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择性生长一层厚度为1.5μm的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为25％，掺杂浓度为1×1015cm-3；
（8e）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上选择性生长一层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5×1016cm-3；
（8f）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上生长一层厚度为10nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5×1016cm-3，形成NMOS器件有源区。
步骤9，PMOS器件隔离和漏沟槽制备。
（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
（9b）光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在PMOS器件源漏隔离区刻蚀出深度为0.3μm的浅槽；
（9c）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成源漏浅槽隔离；
（9d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.4μm漏沟槽；
（9e）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区。
步骤10，PMOS器件形成。
（10a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
（10b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.4μm栅沟槽；
（10c）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为6nm；
（10d）利用化学汽相淀积（CVD）方法，在600℃，在栅沟槽中淀积掺杂浓度为1×1020cm-3的P型Poly-SiGe，Ge组分为30%，将PMOS器件栅沟槽填满；
（10e）刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS器件栅极和源极，最终形成PMOS器件。
步骤11，NMOS器件形成。
（11a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
（11b）光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300℃，在NMOS器件有源区表面淀积一层厚度为6nm的HfO2层，作为NMOS器件的栅介质；
（11c）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一层Ploy-SiGe层，Ge组分为30%，厚度为200nm，掺杂浓度为1×1020cm-3；
（11d）光刻栅介质和栅Poly-SiGe，形成栅极；
（11e）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为1×1018cm-3；
（11f）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源区表面淀积一层3nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；
（11g）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到1×1020cm-3，最终形成NMOS器件。
步骤12，构成BiCMOS集成电路。
（12a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
（12b）光刻引线孔；
（12c）在衬底表面溅射一层金属镍（Ni），合金；
（12d）光刻引线，MOS器件漏极、源极、栅极和SiGe HBT器件发射极、基极、集电极金属引线，构成MOS导电沟道为22nm的垂直沟道、混合晶面应变BiCMOS集成器件及电路。
实施例2：制备沟道长度为30nm的垂直沟道、混合晶面应变BiCMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备。
（1a）选取P型掺杂浓度为3×1015cm-3的Si片，晶面为（100），对其表面进行氧化，氧化层厚度为0.75μm，作为上层的基体材料，并在该基体材料中注入氢；
（1b）选取N型掺杂浓度为3×1015cm-3的Si片，晶面为（110），对其表面进行氧化，氧化层厚度为0.75μm，作为下层的基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层有源层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面SiO2相对紧贴，臵于超高真空环境中在400℃温度下实现键合；
（1e）将键合后的基片温度升高150℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留150nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构。
步骤2，集电区制备。
（2a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一厚度为400nm的SiO2层；
（2b）光刻埋层区域，对埋层区域进行N型杂质的注入，将衬底在900℃温度下，退火60min，进行杂质激活，形成N型重掺杂埋层区域；
（2c）利用化学汽相淀积（CVD）的方法，在700℃，在上层Si材料上生长一层厚度为2.4μm的N型外延Si层，作为集电区，该层掺杂浓度为5×1016cm-3。
（2d）利用化学汽相淀积（CVD）的方法，在700℃，在外延Si层表面淀积一层厚度为600nm的氧化层；
（2e）光刻集电极接触区窗口；
（2f）对衬底进行磷注入，使集电极接触区掺杂浓度为5×1019cm-3，形成集电极接触区域；
（2g）将衬底在1000℃温度下，退火60s，进行杂质激活。
步骤3，隔离区制备。
（3a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面生长一层厚度为400nm的SiO2层；
（3b）去除表面多余的氧化层，外延生长一层掺杂浓度为5×1016cm-3的Si层，厚度为2.5μm，作为集电区；
（3c）在衬底表面热氧化一层厚度为400nm的SiO2层；
（3d）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为4μm的深槽；
（3e）利用化学汽相淀积（CVD）方法，在700℃，在深槽内填充SiO2；
（3f）利用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离。
步骤4，基区接触制备。
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一SiO2层，厚度为30nm；
（4b）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一P型Poly-Si层，作为基区接触区，该层厚度为300nm，掺杂浓度为5×1020cm-3；
（4c）光刻Poly-Si，形成外基区，在700℃，在衬底表面淀积SiO2层，厚度为300nm，利用化学机械抛光（CMP）的方法，去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一SiN层，厚度为80nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiN层，厚度为15nm。
步骤5，基区材料制备。
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在700℃，在基区区域选择性生长SiGe基区，Ge组分为20％，掺杂浓度为1×1019cm-3，厚度为40nm。
步骤6，发射区制备。
（6a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积Poly-Si，厚度为300nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极接触孔区域以外表面的Poly-Si，在1000℃温度下退火60s，激活杂质，形成发射极。
步骤7，PMOS器件有源区外延材料制备。
（7a）光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为3.4μm的深槽；
（7b）利用化学汽相淀积（CVD）的方法，在700℃，在深槽中选择性生长一层厚度为300nm的P型Si缓冲层，掺杂浓度3×1015cm-3；
（7c）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上选择性生长一层厚度为2.5μm的P型SiGe层，Ge组分底部为0%，上层为20%的梯度分布，掺杂浓度为3×1018cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上选择性生长一层Ge组分为20%，厚度为300nm的P型SiGe层，掺杂浓度为8×1019cm-3，作为PMOS器件的漏区；
（7e）利用化学汽相淀积（CVD）的方法，在700℃，在P型SiGe层上选择性生长一层厚度为4nm的P型应变Si层，掺杂浓度为3×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；
（7f）利用化学汽相淀积（CVD）的方法，在700℃，在P型应变Si层上选择性生长一层厚度为30nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为1×1017cm-3；
（7g）利用化学汽相淀积（CVD）的方法，在700℃，在N型应变Si层上选择性生长一层厚度为4nm的P型应变Si层，掺杂浓度为3×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；
（7h）利用化学汽相淀积（CVD）的方法，在700℃，在应变Si层上选择性生长一层厚度为300nm的Ge组分固定为20%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为8×1019cm-3，形成PMOS器件有源区。
步骤8，NMOS器件有源区材料制备。
（8a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层SiO2；
（8b）光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为2.4μm的深槽；
（8c）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源区选择性生长一层厚度为300nm的P型Si缓冲层，掺杂浓度3×1015cm-3；
（8d）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上选择性生长一层厚度为1.8μm的P型SiGe层，Ge组分梯度分布，底部为0，顶部为20%，掺杂浓度为3×1015cm-3；
（8e）利用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上选择性生长一层Ge组分为20%，厚度为300nm的P型SiGe层，掺杂浓度为1×1017cm-3；
（8f）利用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上生长一层厚度为12nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为1×1017cm-3，形成NMOS器件有源区。
步骤9，PMOS器件隔离和漏沟槽制备。
（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO2层；
（9b）光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在PMOS器件源漏隔离区刻蚀出深度为0.4μm的浅槽；
（9c）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2，形成源漏浅槽隔离；
（9d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.5μm漏沟槽；
（9e）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积掺杂浓度为3×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区。
步骤10，PMOS器件形成。
（10a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO2层；
（10b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.5μm栅沟槽；
（10c）利用原子层化学汽相淀积（ALCVD）方法，在350℃，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为8nm；
（10d）利用化学汽相淀积（CVD）方法，在700℃，在栅沟槽中淀积掺杂浓度为3×1020cm-3的P型Poly-SiGe，Ge组分为20%，将PMOS器件栅沟槽填满；
（10e）刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS器件栅极和源极，最终形成PMOS器件。
步骤11，NMOS器件形成。
（11a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO2层；
（11b）光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在350℃，在NMOS器件有源区表面淀积一层厚度为8nm的HfO2层，作为NMOS器件的栅介质；
（11c）利用化学汽相淀积（CVD）方法，在700℃，在栅介质层上淀积一层Ploy-SiGe层，Ge组分为20%，厚度为240nm，掺杂浓度为3×1020cm-3；
（11d）光刻栅介质和栅Poly-SiGe，形成栅极；
（11e）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为3×1018cm-3；
（11f）利用化学汽相淀积（CVD）方法，在700℃，在NMOS器件有源区表面淀积一层4nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；
（11g）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到3×1020cm-3，最终形成NMOS器件。
步骤12，构成BiCMOS集成电路。
（12a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO2层；
（12b）光刻引线孔；
（12c）在衬底表面溅射一层金属镍（Ni），合金；
（12d）光刻引线，MOS器件漏极、源极、栅极和SiGe HBT器件发射极、基极、集电极金属引线，构成MOS导电沟道为30nm的垂直沟道、混合晶面应变BiCMOS集成器件及电路。
实施例3：制备沟道长度为45nm的垂直沟道、混合晶面应变BiCMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备。
（1a）选取P型掺杂浓度为5×1015cm-3的Si片，晶面为（100），对其表面进行氧化，氧化层厚度为1μm，作为上层的基体材料，并在该基体材料中注入氢；
（1b）选取N型掺杂浓度为5×1015cm-3的Si片，晶面为（110），对其表面进行氧化，氧化层厚度为1μm，作为下层的基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层层和注入氢后的上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面SiO2相对紧贴，臵于超高真空环境中在480℃温度下实现键合；
（1e）将键合后的基片温度升高100℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留200nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构。
步骤2，集电区制备。
（2a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一厚度为400nm的SiO2层；
（2b）光刻埋层区域，对埋层区域进行N型杂质的注入，将衬底在950℃温度下，退火30min，进行杂质激活，形成N型重掺杂埋层区域；
（2c）利用化学汽相淀积（CVD）的方法，在750℃，在上层Si材料上生长一层厚度为2.9μm的N型外延Si层，作为集电区，该层掺杂浓度为1×1017cm-3。
（2d）利用化学汽相淀积（CVD）的方法，在800℃，在外延Si层表面淀积一层厚度为700nm的氧化层；
（2e）光刻集电极接触区窗口；
（2f）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1020cm-3，形成集电极接触区域；
（2g）将衬底在1100℃温度下，退火15s，进行杂质激活。
步骤3，隔离区制备。
（3a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面生长一层厚度为500nm的SiO2层；
（3b）去除表面多余的氧化层，外延生长一层掺杂浓度为1×1017cm-3的Si层，厚度为3μm，作为集电区；
（3c）在衬底表面热氧化一层厚度为500nm的SiO2层；
（3d）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为5μm的深槽；
（3e）利用化学汽相淀积（CVD）方法，在800℃，在深槽内填充SiO2；
（3f）利用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离。
步骤4，基区接触制备。
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一SiO2层，厚度为40nm；
（4b）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一P型Poly-Si层，作为基区接触区，该层厚度为400nm，掺杂浓度为1×1021cm-3；
（4c）光刻Poly-Si，形成外基区，在800℃，在衬底表面淀积SiO2层，厚度为400nm，利用化学机械抛光（CMP）的方法，去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一SiN层，厚度为100nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层SiN层，厚度为20nm。
步骤5，基区材料制备。
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在750℃，在基区区域选择性生长SiGe基区，Ge组分为25％，掺杂浓度为5×1019cm-3，厚度为60nm。
步骤6，发射区制备。
（6a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积Poly-Si，厚度为400nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极接触孔区域以外表面的Poly-Si，在1100℃温度下退火15s，激活杂质，形成发射极。
步骤7，PMOS器件有源区外延材料制备。
（7a）光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为4μm的深槽；
（7b）利用化学汽相淀积（CVD）的方法，在750℃，在深槽中选择性生长一层厚度为400nm的P型Si缓冲层，掺杂浓度5×1015cm-3；
（7c）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上选择性生长一层厚度为2.7μm的P型SiGe层，Ge组分底部为0%，上层为15%的梯度分布，掺杂浓度为5×1018cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上选择性生长一层Ge组分为15%，厚度为400nm的P型SiGe层，掺杂浓度为1×1020cm-3，作为PMOS器件的漏区；
（7e）利用化学汽相淀积（CVD）的方法，在750℃，在P型SiGe层上选择性生长一层厚度为5nm的P型应变Si层，掺杂浓度为5×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；
（7f）利用化学汽相淀积（CVD）的方法，在750℃，在P型应变Si层上选择性生长一层厚度为45nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为5×1017cm-3；
（7g）利用化学汽相淀积（CVD）的方法，在750℃，在N型应变Si层上选择性生长一层厚度为5nm的P型应变Si层，掺杂浓度为5×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；
（7h）利用化学汽相淀积（CVD）的方法，在750℃，在应变Si层上选择性生长一层厚度为400nm的Ge组分固定为15%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为1×1020cm-3，形成PMOS器件有源区。
步骤8，NMOS器件有源区材料制备。
（8a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层SiO2；
（8b）光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为2.8μm的深槽；
（8c）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性生长一层厚度为400nm的P型Si缓冲层，掺杂浓度5×1015cm-3；
（8d）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上选择性生长一层厚度为2μm的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为15％，掺杂浓度为5×1015cm-3；
（8e）利用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上选择性生长一层Ge组分为15%，厚度为400nm的P型SiGe层，掺杂浓度为5×1017cm-3；
（8f）利用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上生长一层厚度为15nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5×1017cm-3，形成NMOS器件有源区。
步骤9，PMOS器件隔离和漏沟槽制备。
（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO2层；
（9b）光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在PMOS器件源漏隔离区刻蚀出深度为0.5μm的浅槽；
（9c）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO2，形成源漏浅槽隔离；
（9d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.6μm漏沟槽；
（9e）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积掺杂浓度为5×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区。
步骤10，PMOS器件形成。
（10a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO2层；
（10b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.7μm栅沟槽；
（10c）利用原子层化学汽相淀积（ALCVD）方法，在400℃，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为10nm；
（10d）利用化学汽相淀积（CVD）方法，在800℃，在栅沟槽中淀积掺杂浓度为5×1020cm-3的P型Poly-SiGe，Ge组分为10%，将PMOS器件栅沟槽填满；
（10e）刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS器件栅极和源极，最终形成PMOS器件。
步骤11，NMOS器件形成。
（11a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO2层；
（11b）光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在400℃，在NMOS器件有源区表面淀积一层厚度为10nm的HfO2层，作为NMOS器件的栅介质；
（11c）利用化学汽相淀积（CVD）方法，在800℃，在栅介质层上淀积一层Ploy-SiGe层，Ge组分为10%，厚度为300nm，掺杂浓度为5×1020cm-3；
（11d）光刻栅介质和栅Poly-SiGe，形成栅极；
（11e）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为5×1018cm-3；
（11f）利用化学汽相淀积（CVD）方法，在800℃，在NMOS器件有源区表面淀积一层5nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；
（11g）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到5×1020cm-3，最终形成NMOS器件。
步骤12，构成BiCMOS集成电路。
（12a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO2层；
（12b）光刻引线孔；
（12c）在衬底表面溅射一层金属镍（Ni），合金；
（12d）光刻引线，MOS器件漏极、源极、栅极和SiGe HBT器件发射极、基极、集电极金属引线，构成MOS导电沟道为45nm的垂直沟道、混合晶面应变BiCMOS集成器件及电路。
本发明实施例提供的垂直沟道、混合晶面应变BiCMOS集成器件及制备方法具有如下优点：
1．本发明制造的垂直沟道、混合晶面应变BiCMOS器件结构中，CMOS部分采用了应变Si材料制造导电沟道，由于应变Si材料载流子迁移率远高于体Si材料，因此用该BiCMOS器件结构制造的模拟和数模混合集成电路性能较用体Si制造的电路性能优异；
2．本发明制造的垂直沟道、混合晶面应变BiCMOS器件结构中的CMOS结构，充分利用了应变Si材料应力的各向异性，在水平方向引入张应变，提高了NMOS器件电子迁移率；在垂直方向引入压应变，提高了PMOS器件空穴迁移率；因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫Si CMOS器件；
3.本发明制备的垂直沟道、混合晶面应变BiCMOS集成器件采用了混合晶面衬底技术，即在同一个衬底片上分布有（100）和（110）这两种晶面，在（110）晶面上对于应变Si PMOS器件是压应变，其空穴的迁移率高于体Si材料，而在（100）晶面上对于应变Si NMOS器件是张应变，其电子的迁移率也高于体Si材料，因此，该器件频率与电流驱动能力等电学性能高于同尺寸的体Si CMOS器件；
4．本发明的垂直沟道、混合晶面应变BiCMOS器件制备过程中，应变Si层是用化学汽相淀积（CVD）方法淀积的，可以精确控制生长厚度，而CMOS中的PMOS器件的沟道长度即为Si层的厚度，从而避开了小尺寸光刻，减少了工艺复杂度，降低了成本；
5．本发明制备的垂直沟道、混合晶面应变BiCMOS器件结构中PMOS器件的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；
6．本发明制备的垂直沟道、混合晶面应变BiCMOS器件中的CMOS结构，MOS器件采用了高K值的HfO2作为栅介质，提高了NMOS和PMOS器件的栅控能力，增强了CMOS器件的电学性能；
7．本发明制备的垂直沟道、混合晶面应变BiCMOS器件中的CMOS结构，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；
8．本发明制备应变Si垂直沟道CMOS器件是在HBT器件制造完成之后，而其工艺过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提高集成电路的性能；
9.本发明制备的垂直沟道、混合晶面应变BiCMOS器件，在制备过程中，采用全自对准工艺，有效地减小了寄生电阻与电容，提高了器件的电流与频率特性；
10.本发明制备的垂直沟道、混合晶面应变BiCMOS器件，发射极和基极采用多晶，可以获得较薄的结深，减小器件的寄生参数，提高器件性能；
11．多晶可以部分制作在氧化层上面，极大减小了发射区、基区的面积，从而减小器件尺寸，提高器件性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (4)
1.一种垂直沟道混合晶面应变BiCMOS集成器件的制备方法，其特征在于，包括如下步骤：
第一步、选取两片Si片，一块是P型掺杂浓度为1～5×1015cm-3的Si(100)衬底片，作为上层的基体材料，另一块是N型掺杂浓度为1～5×1015cm-3的Si(110)衬底片，作为下层的基体材料；对两片Si片表面进行氧化，氧化层厚度为0.5～1μm，采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光；
第二步、对上层基体材料中注入氢，并将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100～200nm的Si材料，并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底；
第三步、利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一厚度为300～500nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成N型重掺杂埋层区域；
第四步、利用化学汽相淀积(CVD)的方法，在600～750℃，在衬底上生长一层厚度为1.9～2.8μm的N型Si外延层，作为集电区，该层掺杂浓度为1×1016～1×1017cm-3；
第五步、利用化学汽相淀积(CVD)的方法，在600～750℃，在衬底上生长一层厚度为300～500nm的SiO2层，光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3～5μm的深槽；利用化学汽相淀积(CVD)的方法，在600～800℃，在深槽内填充SiO2，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；
第六步、利用化学汽相淀积(CVD)的方法，在600～800℃，在外延 Si层表面淀积一层厚度为500～700nm的SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019～1×1020cm-3，形成集电极接触区域，再将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；
第七步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积二层材料：第一层为SiO2层，厚度为20～40nm；第二层为P型Poly-Si层，厚度为200～400nm，掺杂浓度为1×1020～1×1021cm-3；
第八步、光刻Poly-Si，形成外基区，利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积SiO2层，厚度为200～400nm，利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2；
第九步、利用化学汽相淀积(CVD)方法，在600～800℃，淀积一SiN层，厚度为50～100nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积一SiN层，厚度为10～20nm，干法刻蚀掉发射窗SiN，形成侧墙；
第十步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积(CVD)方法，在600～750℃，在基区区域选择性生长SiGe基区，Ge组分为15～25％，掺杂浓度为5×1018～5×1019cm-3，厚度为20～60nm；
第十一步、利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积Poly-Si，厚度为200～400nm，再对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极接触孔区域以外表面的Poly-Si，形成发射极；
第十二步、利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积SiO2层，在950～1100℃温度下，退火15～120s，进行杂质激活；
第十三步、光刻PMOS器件有源区，用干法刻蚀工艺，在PMOS器件有源区，刻蚀出深度为3～4μm的深槽；利用化学汽相淀积(CVD)方法，在600～750℃，在PMOS器件有源区，沿(110)晶面选择性外延生长七层 材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×1015cm-3；第二层是厚度为2.4～2.7μm的P型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25％，掺杂浓度为1～5×1018cm-3；第三层是Ge组分为15～25％，厚度为200～400nm的P型SiGe层，掺杂浓度为5×1019～1×1020cm-3，作为PMOS器件的漏区；第四层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×1018cm-3，作为P型轻掺杂源漏结构(P-LDD)；第五层是厚度为22～45nm的N型应变Si层，掺杂浓度为5×1016～5×1017cm-3，作为PMOS器件的沟道；第六层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×1018cm-3，作为P型轻掺杂源漏结构(P-LDD)；第七层是Ge组分为15～25％，厚度为200～400nm的P型SiGe，掺杂浓度为5×1019～1×1020cm-3，作为PMOS器件的有源区；
第十四步、利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层SiO2；光刻NMOS器件有源区，在NMOS器件有源区，刻蚀出深度为1.9～2.8μm的深槽；利用化学汽相淀积(CVD)方法，在600～750℃，在NMOS器件有源区，沿(100)晶面选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×1015cm-3；第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25％，掺杂浓度为1～5×1015cm-3；第三层是Ge组分为15～25％，厚度为200～400nm的P型SiGe层，掺杂浓度为5×1016～5×1017cm-3；第四层是厚度为10～15nm的P型应变Si层，掺杂浓度为5×1016～5×1017cm-3作为NMOS器件的沟道；
第十五步、在衬底表面利用化学汽相淀积(CVD)的方法，在600～800℃，淀积一SiO2层；光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在该区域刻蚀出深度为0.3～0.5μm的浅槽；再利用化学汽相淀积(CVD)方法，在600～800℃，在浅槽内填充SiO2，形成浅槽隔离；
第十六步、光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻 蚀出深度为0.4～0.7μm漏沟槽；利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；
第十七步、在衬底表面利用化学汽相淀积(CVD)的方法，在600～800℃，淀积一SiO2层；光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.4～0.7μm栅沟槽；利用原子层化学汽相淀积(ALCVD)方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO2层，作为PMOS器件的栅介质层；利用化学汽相淀积(CVD)方法，在600～800℃，在栅沟槽中淀积掺杂浓度为1～5×1020cm-3的P型Poly-SiGe，Ge组分为10～30％，将PMOS器件栅沟槽填满；光刻栅介质和栅Poly-SiGe，形成栅极和源极，最终形成PMOS器件结构；
第十八步、在衬底表面利用化学汽相淀积(CVD)的方法，在600～800℃，淀积一SiO2层；光刻NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300～400℃，在NMOS器件有源区淀积厚度为6～10nm的高介电常数的HfO2层，作为NMOS器件的栅介质层；利用化学汽相淀积(CVD)方法，在600～800℃，在NMOS器件有源区淀积厚度为200～300nm的P型Poly-SiGe，掺杂浓度为1～5×1020cm-3，Ge组分为10～30％，光刻栅介质和栅Poly-SiGe，形成栅极；利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度均为1～5×1018cm-3；
第十九步、利用化学汽相淀积(CVD)方法，在600～800℃，在整个衬底淀积一厚度为3～5nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2，形成NMOS器件栅极侧墙，利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件源区和漏区的掺杂浓度达到1～5×1020cm-3；
第二十步、在衬底表面利用化学汽相淀积(CVD)的方法，在600～800℃，淀积一SiO2层；光刻引线窗口，在整个衬底上溅射一层金属镍(Ni)合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；光刻引线，形成金属引线，构成MOS导电沟道为22～45nm的垂直沟道、混合晶面应变BiCMOS集成器件。
2.根据权利要求1所述的制备方法，其特征在于，PMOS器件沟道长度根据第十三步淀积的N型应变Si层厚度确定，取22～45nm，NMOS器件的沟道长度由工艺决定，取22～45nm。
3.根据权利要求1所述的制备方法，其特征在于，该制备方法中应变SiCMOS器件制造过程中所涉及的最高温度根据第十至二十步中的化学汽相淀积(CVD)工艺温度决定，最高温度小于等于800℃。
4.一种垂直沟道混合晶面应变BiCMOS集成电路的制备方法，其特征在于，包括如下步骤：
步骤1，SOI衬底材料制备的实现方法为：
(1a)选取P型掺杂浓度为1×1015cm-3的Si片，晶面为(100)，对其表面进行氧化，氧化层厚度为0.5μm，作为上层的基体材料，并在该基体材料中注入氢；
(1b)选取N型掺杂浓度为1×1015cm-3的Si片，晶面为(110)，对其表面进行氧化，氧化层厚度为0.5μm，作为下层的基体材料；
(1c)采用化学机械抛光(CMP)工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
(1d)将抛光处理后的下层和上层基体材料表面SiO2相对紧贴，置于超高真空环境中在350℃温度下实现键合；
(1e)将键合后的基片温度升高200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100nm的Si材料，并在该断裂表面进行化学机械抛光(CMP)，形成SOI结构；
步骤2，集电区制备的实现方法为：
(2a)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一厚度为300nm的SiO2层；
(2b)光刻埋层区域，对埋层区域进行N型杂质的注入，将衬底在800℃温度下，退火90min，进行杂质激活，形成N型重掺杂埋层区域；
(2c)利用化学汽相淀积(CVD)的方法，在600℃，在上层Si材料上生长一层厚度为1.9μm的N型外延Si层，作为集电区，该层掺杂浓度为1×1016cm-3；
(2d)利用化学汽相淀积(CVD)的方法，在600℃，在外延Si层表面淀积一层厚度为500nm的氧化层；
(2e)光刻集电极接触区窗口；
(2f)对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极接触区域；
(2g)将衬底在950℃温度下，退火120s，进行杂质激活；
步骤3，隔离区制备的实现方法为：
(3a)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面生长一层厚度为300nm的SiO2层；
(3b)去除表面多余的氧化层，外延生长一层掺杂浓度为1×1016cm-3的Si层，厚度为2μm，作为集电区；
(3c)在衬底表面热氧化一层厚度为300nm的SiO2层；
(3d)光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3μm的深槽；
(3e)利用化学汽相淀积(CVD)方法，在600℃，在深槽内填充SiO2；
(3f)利用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；
步骤4，基区接触制备的实现方法为：
(4a)刻蚀掉衬底表面氧化层，利用化学汽相淀积(CVD)方法，在600℃，在衬底表面淀积一SiO2层，厚度为20nm；
(4b)利用化学汽相淀积(CVD)方法，在600℃，在衬底表面淀积一P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为1×1020cm-3；
(4c)光刻Poly-Si，形成外基区，在600℃，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光(CMP)的方法，去除Poly-Si表面的SiO2；
(4d)利用化学汽相淀积(CVD)方法，在600℃，在衬底表面淀积一SiN层，厚度为50nm；
(4e)光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
(4f)利用化学汽相淀积(CVD)方法，在600℃，在衬底表面淀积一层SiN层，厚度为10nm；
步骤5，基区材料制备的实现方法为：
(5a)利用干法，刻蚀掉发射窗SiN，形成侧墙；
(5b)利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
(5c)利用化学汽相淀积(CVD)方法，在600℃，在基区区域选择性生长SiGe基区，Ge组分为15％，掺杂浓度为5×1018cm-3，厚度为20nm；
步骤6，发射区制备的实现方法为：
(6a)利用化学汽相淀积(CVD)方法，在600℃，在衬底表面淀积Poly-Si，厚度为200nm；
(6b)对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极接触孔区域以外表面的Poly-Si，在950℃温度下退火120s，激活杂质，形成发射极；
步骤7，PMOS器件有源区外延材料制备的实现方法为：
(7a)光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为3μm的深槽；
(7b)利用化学汽相淀积(CVD)的方法，在600℃，在深槽中沿(110)晶面，选择性生长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×1015cm-3；
(7c)利用化学汽相淀积(CVD)的方法，在600℃，在Si缓冲层上选择性生长一层厚度为2.4μm的P型SiGe层，Ge组分底部为0％，上层为25％的梯度分布，掺杂浓度为1×1018cm-3；
(7d)用化学汽相淀积(CVD)的方法，在600℃，在SiGe层上选择性生长一层Ge组分为25％，厚度为200nm的P型SiGe层，掺杂浓度为5×1019cm-3，作为PMOS器件的漏区；
(7e)用化学汽相淀积(CVD)的方法，在600℃，在P型SiGe层上选择性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为P型轻掺杂源漏结构(P-LDD)；
(7f)利用化学汽相淀积(CVD)的方法，在600℃，在P型应变Si层上选择性生长一层厚度为22nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为5×1016cm-3；
(7g)用化学汽相淀积(CVD)的方法，在600℃，在N型应变Si层上选择性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为P型轻掺杂源漏结构(P-LDD)；
(7h)利用化学汽相淀积(CVD)的方法，在600℃，在应变Si层上选择性生长一层厚度为200nm的Ge组分固定为25％的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为5×1019cm-3，形成PMOS器件有源区；
步骤8，NMOS器件有源区材料制备的实现方法为：
(8a)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层SiO2；
(8b)光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为1.9μm的深槽；
(8c)利用化学汽相淀积(CVD)的方法，在600℃，在NMOS器件有源区，沿(110)晶面选择性生长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×1015cm-3；
(8d)利用化学汽相淀积(CVD)的方法，在600℃，在Si缓冲层上选择性生长一层厚度为1.5μm的P型SiGe层，Ge组分梯度分布，底部为0％，顶部为25％，掺杂浓度为1×1015cm-3；
(8e)利用化学汽相淀积(CVD)的方法，在600℃，在SiGe层上选择性生长一层Ge组分为25％，厚度为200nm的P型SiGe层，掺杂浓度为5×1016cm-3；
(8f)利用化学汽相淀积(CVD)的方法，在600℃，在SiGe层上生长一层厚度为10nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5×1016cm-3，形成NMOS器件有源区；
步骤9，PMOS器件隔离和漏沟槽制备的实现方法为：
(9a)在衬底表面利用化学汽相淀积(CVD)的方法，在600℃，淀积一SiO2层；
(9b)光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在PMOS器件源漏隔离区刻蚀出深度为0.3μm的浅槽；
(9c)利用化学汽相淀积(CVD)方法，在600℃，在浅槽内填充SiO2，形成源漏浅槽隔离；
(9d)光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.4μm漏沟槽；
(9e)利用化学汽相淀积(CVD)方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；
步骤10，PMOS器件形成的实现方法为：
(10a)在衬底表面利用化学汽相淀积(CVD)的方法，在600℃，淀积一SiO2层；
(10b)光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.4μm栅沟槽；
(10c)利用原子层化学汽相淀积(ALCVD)方法，在300℃，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为6nm；
(10d)利用化学汽相淀积(CVD)方法，在600℃，在栅沟槽中淀积掺杂浓度为1×1020cm-3的P型Poly-SiGe，Ge组分为30％，将PMOS器件栅沟槽填满；
(10e)刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS器件栅极和源极，最终形成PMOS器件；
步骤11，NMOS器件形成的实现方法为：
(11a)在衬底表面利用化学汽相淀积(CVD)的方法，在600℃，淀积一SiO2层；
(11b)光刻NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300℃，在NMOS器件有源区表面淀积一层厚度为6nm的HfO2层，作为NMOS器件的栅介质；
(11c)利用化学汽相淀积(CVD)方法，在600℃，在栅介质层上淀积一层Ploy-SiGe层，Ge组分为30％，厚度为200nm，掺杂浓度为1×1020cm-3；
(11d)光刻栅介质和栅Poly-SiGe，形成栅极；
(11e)利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度均为1×1018cm-3；
(11f)利用化学汽相淀积(CVD)方法，在600℃，在NMOS器件有源区表面淀积一层3nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；
(11g)利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到1×1020cm-3，最终形成NMOS器件；
步骤12，构成BiCMOS集成电路的实现方法为：
(12a)在衬底表面利用化学汽相淀积(CVD)的方法，在600℃，淀积一 SiO2层；
(12b)光刻引线孔；
(12c)在衬底表面溅射一层金属镍(Ni)合金；
(12d)光刻引线，MOS器件漏极、源极、栅极和SiGe HBT器件发射极、基极、集电极金属引线，构成MOS导电沟道为22nm的垂直沟道、混合晶面应变BiCMOS集成器件及电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210243653.3A CN102738154B (zh) | 2012-07-16 | 2012-07-16 | 一种垂直沟道混合晶面应变BiCMOS集成器件及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210243653.3A CN102738154B (zh) | 2012-07-16 | 2012-07-16 | 一种垂直沟道混合晶面应变BiCMOS集成器件及制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102738154A CN102738154A (zh) | 2012-10-17 |
| CN102738154B true CN102738154B (zh) | 2015-07-22 |
Family
ID=46993351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210243653.3A Expired - Fee Related CN102738154B (zh) | 2012-07-16 | 2012-07-16 | 一种垂直沟道混合晶面应变BiCMOS集成器件及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102738154B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8927381B2 (en) | 2013-03-20 | 2015-01-06 | International Business Machines Corporation | Self-aligned bipolar junction transistors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583059A (en) * | 1994-06-01 | 1996-12-10 | International Business Machines Corporation | Fabrication of vertical SiGe base HBT with lateral collector contact on thin SOI |
| CN102738160A (zh) * | 2012-07-16 | 2012-10-17 | 西安电子科技大学 | 一种基于回型沟道工艺的混合晶面SOI BiCMOS集成器件及制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN202738160U (zh) * | 2012-08-07 | 2013-02-13 | 杭州信多达电器有限公司 | 无胶水环保线盘 |
-
2012
- 2012-07-16 CN CN201210243653.3A patent/CN102738154B/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583059A (en) * | 1994-06-01 | 1996-12-10 | International Business Machines Corporation | Fabrication of vertical SiGe base HBT with lateral collector contact on thin SOI |
| CN102738160A (zh) * | 2012-07-16 | 2012-10-17 | 西安电子科技大学 | 一种基于回型沟道工艺的混合晶面SOI BiCMOS集成器件及制备方法 |
Non-Patent Citations (3)
| Title |
|---|
| High Performance CMOS Fabricated on Hybrid Substrate With Different Crystal Orientations;M.Yang,M.Ieong;《IEDM03 Technical digest IEEE International》;20031210;正文第1页第2段 * |
| 应变BiCMOS器件及应力分布研究;李磊;《中国优秀硕士学位论文全文数据库信息科技辑》;20100115(第1期);正文第38页第4段，第40页第2段，第47页第2段，图4.4、5.3-5.7 * |
| 应变CMOS器件结构模型研究;颜哲;《中国优秀硕士学位论文全文数据库信息科技辑》;20100115(第1期);正文第17-22页，图2.17 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102738154A (zh) | 2012-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102738160B (zh) | 一种基于回型沟道工艺的混合晶面SOI BiCMOS集成器件及制备方法 | |
| CN102738154B (zh) | 一种垂直沟道混合晶面应变BiCMOS集成器件及制备方法 | |
| CN102738152B (zh) | 一种双多晶的应变Si BiCMOS集成器件及制备方法 | |
| CN102800681B (zh) | 一种SOI SiGe BiCMOS集成器件及制备方法 | |
| CN102790052B (zh) | 一种基于SiGe HBT的三应变BiCMOS集成器件及制备方法 | |
| CN102738158B (zh) | 一种基于自对准工艺的应变Si BiCMOS集成器件及制备方法 | |
| CN102723331B (zh) | 一种基于应变Si回型沟道工艺的应变BiCMOS集成器件及制备方法 | |
| CN102751292B (zh) | 一种基于三多晶SiGe HBT的混合晶面应变BiCMOS集成器件及制备方法 | |
| CN102916015B (zh) | 一种基于SOI SiGe HBT的应变Si BiCMOS集成器件及制备方法 | |
| CN102723335B (zh) | 一种双应变混合晶面SOI BiCMOS集成器件及制备方法 | |
| CN102723341B (zh) | 一种混合晶面应变Si垂直沟道BiCMOS集成器件及制备方法 | |
| CN102723342B (zh) | 一种混合晶面垂直沟道应变BiCMOS集成器件及制备方法 | |
| CN102800680B (zh) | 一种混合晶面垂直沟道Si基BiCMOS集成器件及制备方法 | |
| CN102723343B (zh) | 一种基于晶面选择的三多晶平面BiCMOS集成器件及制备方法 | |
| CN102751290B (zh) | 一种三多晶混合晶面应变BiCMOS集成器件及制备方法 | |
| CN102738157B (zh) | 一种应变Si/应变SiGe-HBT BiCMOS集成器件及制备方法 | |
| CN102738175B (zh) | 一种基于SOI衬底的BiCMOS集成器件及制备方法 | |
| CN102738151B (zh) | 一种SiGe HBT器件应变Si BiCMOS集成器件及制备方法 | |
| CN102738162B (zh) | 一种基于自对准工艺的混合晶面双多晶应变BiCMOS集成器件及制备方法 | |
| CN102738177B (zh) | 一种基于SOI衬底的应变Si BiCMOS集成器件及制备方法 | |
| CN102723330B (zh) | 一种应变Si BiCMOS集成器件及制备方法 | |
| CN102738163B (zh) | 一种双多晶SiGe HBT混合晶面BiCMOS集成器件及制备方法 | |
| CN102867824B (zh) | 一种三应变三多晶平面BiCMOS集成器件及制备方法 | |
| CN102751293B (zh) | 一种SOI三应变平面BiCMOS集成器件及制备方法 | |
| CN102820295B (zh) | 一种双应变平面BiCMOS集成器件及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20150722 Termination date: 20200716 |