CN102723330B - 一种应变Si BiCMOS集成器件及制备方法 - Google Patents

Abstract

本发明公开了一种应变Si？BiCMOS集成电路的制备方法，包括以下步骤：选第一类型Si片作衬底，在其表面形成第二类型重掺杂埋层区域；外延生长集电极，刻蚀深槽隔离区域，形成基区和重掺杂发射区；在PMOS有源区垂直方向上生长漏区、第一应变Si层、沟道区、第二应变Si层和源区，并在其上形成栅极；在NMOS有源区形成栅极、源区和漏区；其中在同一个Si衬底上双极器件采用体Si材料制备，CMOS器件采用应变Si材料制备；NMOS具有沿沟道方向为张应变的应变Si水平沟道；PMOS具有沿沟道方向为压应变的应变Si垂直沟道，并且为回型结构；本发明充分利用了应变Si材料载流子迁移率远高于体Si材料的特点而制备出了性能增强的应变SiBiCMOS集成器件及电路。

Description

一种应变Si BiCMOS集成器件及制备方法

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种应变SiBiCMOS集成器件及制备方法。

背景技术

1958年出现的集成电路是20世纪最具影响的发明之一。基于这项发明而诞生的微电子学已成为现有现代技术的基础，加速改变着人类社会的知识化、信息化进程，同时也改变了人类的思维方式。它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一个广阔的发展空间。

半导体集成电路已成为电子工业的基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速。在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响。目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了10000亿美元。

硅材料作为半导体材料应用经历了50多年，传统的SiCMOS和BiCMOS技术以其低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电路领域占据着主导地位，并按照摩尔定律不断的向前发展。目前，全球90%的半导体市场中，都是Si基集成电路。

但是随着器件特征尺寸减小、集成度和复杂性的增强，出现了一系列涉及材料、器件物理、器件结构和工艺技术等方面的新问题。特别是当IC芯片特征尺寸进入纳米尺度，从器件角度看，纳米尺度器件中的短沟效应、强场效应、量子效应、寄生参量的影响、工艺参数涨落等问题对器件泄漏电流、亚阈特性、开态/关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将更加严重，另一方面，随着无线移动通信的飞速发展，对器件和电路的性能，如频率特性、噪声特性、封装面积、功耗和成本等提出了更高的要求，传统硅基工艺制备的器件和集成电路尤其是模拟和混合信号集成电路，越来越无法满足新型、高速电子系统的需求。

为了提高集成电路的性能，研究人员借助新型的半导体材料如：GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏像SiO2那样的钝化层等因素限制了它的广泛应用和发展。

因此，目前工业界在制造大规模集成电路尤其是数模混合集成电路时，仍然采用SiBiCMOS或者SiGeBiCMOS技术（SiBiCMOS为Si双极晶体管BJT+SiCMOS，SiGeBiCMOS为SiGe异质结双极晶体管HBT+SiCMOS）。

由于Si材料载流子材料迁移率较低，所以采用SiBiCMOS技术制造的集成电路性能，尤其是频率性能，受到了极大的限制；而对于SiGeBiCMOS技术，虽然双极晶体管采用了SiGeHBT，但是对于制约BiCMOS集成电路频率特性提升的单极器件仍采用SiCMOS，所以这些都限制BiCMOS集成电路性能地进一步提升。

发明内容

本发明的目的在于利用在一个衬底片上制备应变Si垂直沟道PMOS、应变Si平面沟道NMOS和SiBJT，构成应变SiBiCMOS集成电路，以实现器件与集成电路性能的最优化。

本发明的目的在于提供一种制备应变SiBiCMOS集成器件及电路的方法包括如下步骤：选第一类型Si片作衬底，在其表面形成第二类型重掺杂埋层区域；外延生长集电极，刻蚀深槽隔离区域，形成基区和重掺杂发射区；在PMOS有源区垂直方向上生长漏区、第一应变Si层、沟道区、第二应变Si层和源区，并在其上形成栅极；在NMOS有源区形成栅极、源区和漏区。

进一步、在同一个Si衬底上双极器件采用体Si材料制备，CMOS器件采用应变Si材料制备。

进一步、在PMOS有源区垂直方向生长的步骤包括：在PMOS有源区所刻蚀的深槽中生长Si缓冲层；在Si缓冲层上生长第一掺杂浓度的SiGe层，其中Ge按照梯度分布；在SiGe层上生长高于第一掺杂浓度且作为PMOS漏区的SiGe层；在作为PMOS漏区的SiGe层上生长第一应变Si层；在第一应变Si层上生长沟道区；在沟道区上生长第二应变Si层；在第二应变Si层上生成源区。

进一步、NMOS应变Si沟道为水平沟道，沿沟道方向为张应变；PMOS应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构。

按进一步、PMOS沟道长度根据淀积的应变Si层厚度确定，取22～45nm；NMOS的沟道长度由工艺决定，取22～45nm。

进一步、应变SiCMOS器件制造过程中所涉及的最高温度由化学汽相淀积（CVD）工艺温度决定，最高温度小于等于800℃。

进一步、CMOS结构采用Poly-SiGe材料作为栅电极，通过调节Poly-SiGe中的Ge组分而实现CMOS阈值电压的可连续调整。

本发明的另一目的在于提供一种制备应变Si回型垂直沟道CMOS集成电路的方法，包括如下步骤：选第一类型Si片作衬底；在PMOS有源区所刻蚀的深槽中生长Si缓冲层；在所述Si缓冲层上生长第一掺杂浓度的SiGe层，其中Ge按照梯度分布；在SiGe层上生长高于第一掺杂浓度且作为PMOS漏区的SiGe层；在作为PMOS漏区的SiGe层上生长第一应变Si层；在所述第一应变Si层上生长沟道区；在所述沟道区上生长第二应变Si层；在所述第二应变Si层上生成源区；在前述步骤基础上形成PMOS栅极；在NMOS有源区形成栅极、源区和漏区。

本发明的另一目的在于提供了一种包含上述方法所制备的应变Si回型垂直沟道CMOS的应变SiBiCMOS集成电路。

本发明具有如下优点：

1．本发明制造的BiCMOS器件结构中，CMOS部分采用了应变Si材料制造导电沟道，由于应变Si材料载流子迁移率远高于体Si材料，因此用该BiCMOS器件结构制造的模拟和数模混合集成电路性能较用体Si制造的电路性能优异；

2．本发明制造的BiCMOS器件结构中的CMOS结构，充分利用了应变Si材料应力的各向异性，在水平方向引入张应变，提高了NMOS电子迁移率；在垂直方向引入压应变，提高了PMOS空穴迁移率。因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫SiCMOS器件；

3．本发明的制备过程中，应变Si层是用化学汽相淀积（CVD）方法淀积的，可以精确控制生长厚度，而CMOS中的PMOS的沟道长度即为Si层的厚度，从而避开了小尺寸光刻，减少了工艺复杂度，降低了成本；

4．本发明制备的BiCMOS器件结构中PMOS的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；

5．本发明制备的BiCMOS器件中的CMOS结构，NMOS和PMOS采用了高K值的HfO₂作为栅介质，提高了NMOS和PMOS的栅控能力，增强了CMOS器件的电学性能；

6．本发明制备的BiCMOS器件中的CMOS结构，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；

7．本发明制备应变Si垂直沟道CMOS器件是在双极器件制造完成之后，而其工艺过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提高集成电路的性能。

附图说明

图1是根据本发明一实施例制备应变SiBiCMOS集成器件及电路的工艺流程图。

图2（a）至图2（i）是用本发明方法制备应变SiBiCMOS集成器件及电路的过程示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明实施例提供了一种应变SiBiCMOS集成电路的制备方法。

作为本发明实施例的一优化方案，在同一个Si衬底上双极器件采用体Si材料制备，CMOS器件采用应变Si材料制备，包括以下步骤：

选第一类型Si片作衬底，在其表面形成第二类型重掺杂埋层区域；

外延生长集电极，刻蚀深槽隔离区域，形成基区和重掺杂发射区；

在PMOS有源区垂直方向上生长漏区、第一应变Si层、沟道区、第二应变Si层和源区，并在其上形成栅极；

在NMOS有源区形成栅极、源区和漏区。

作为本发明实施例的一优化方案，其中在PMOS有源区垂直方向生长的步骤包括：

在PMOS有源区所刻蚀的深槽中生长Si缓冲层；

在所述Si缓冲层上生长第一掺杂浓度的SiGe层，其中Ge按照梯度分布；

在所述SiGe层上生长高于第一掺杂浓度且作为PMOS漏区的SiGe层；

在作为PMOS漏区的SiGe层上生长所述第一应变Si层；

在所述第一应变Si层上生长所述沟道区；

在所述沟道区上生长所述第二应变Si层；

在所述第二应变Si层上生成所述源区。

作为本发明实施例的一优化方案，其中NMOS应变Si沟道为水平沟道，沿沟道方向为张应变；PMOS应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构。

作为本发明实施例的一优化方案，其中PMOS沟道长度根据淀积的应变Si层厚度确定，取22～45nm；NMOS的沟道长度由工艺决定，取22～45nm。

作为本发明实施例的一优化方案，应变SiCMOS器件制造过程中所涉及的最高温度由化学汽相淀积（CVD）工艺温度决定，最高温度小于等于800℃。

为本发明实施例的一优化方案，其中CMOS结构采用Poly-SiGe材料作为栅电极，通过调节Poly-SiGe中的Ge组分而实现CMOS阈值电压的可连续调整。

为本发明实施例的一优化方案，其中PMOS和NMOS采用的是高K值的HfO₂作为栅介质。

以下参照附图1和附图2（a）至图2（i）对本发明制备应变SiBiCMOS集成器件及电路的工艺流程作进一步详细描述。

实施例1：制备沟道长度为22nm的应变SiBiCMOS集成器件及电路，具体步骤如下：

步骤1，外延生长，如图2（a）所示。

（1a）选取掺杂浓度为5×10¹⁴cm^-3的P型Si片1，作为衬底；

（1b）在衬底表面热氧化一层厚度为300nm的SiO₂层2；

（1c）光刻埋层区域，对埋层区域进行N型杂质的注入，并在800℃，退火90min激活杂质，形成N型重掺杂埋层区域（杂质浓度≥10²⁰cm^-3）3。

步骤2，隔离区制备，如图2（b）所示。

（2a）去除表面多余的氧化层，外延生长一层掺杂浓度为1×10¹⁶cm^-3的Si层4，厚度为2μm，作为集电区；

（2b）在衬底表面热氧化一层厚度为300nm的SiO₂层5；

（2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3μm的深槽；

（2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO₂；

（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离6。

步骤3，双极器件基区与发射区制备，如图2（c）所示。

（3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×10¹⁹cm^-3的重掺杂集电极7；

（3b）在衬底表面热氧化一SiO₂层，光刻基区，对基区进行P型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×10¹⁸cm^-3的基区8；

（3c）在衬底表面热氧化一SiO₂层，光刻发射区，对衬底进行N型杂质的注入，并在800℃，退火90min激活杂质，成掺杂浓度为5×10¹⁹cm^-3的重掺杂发射区9，构成双极晶体管10；

（3d）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO₂层11。

步骤4，PMOS有源区外延材料制备，如图2（d）所示。

（4a）光刻PMOS有源区，用干法刻蚀方法，在PMOS有源区，刻蚀出深度为2.1μm的深槽；

（4b）利用化学汽相淀积（CVD）的方法，在600℃，在深槽中选择性生长一层厚度为200nm的P型Si缓冲层12，掺杂浓度1×10¹⁵cm^-3；

（4c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择性生长一层厚度为1.5μm的P型SiGe层13，Ge组分底部为0%，上层为25%的梯度分布，掺杂浓度为1×10¹⁸cm^-3；

（4d）用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上选择性生长一层Ge组分为25％，厚度为200nm的P型SiGe层14，掺杂浓度为5×10¹⁹cm^-3，作为PMOS的漏区；

（4e）用化学汽相淀积（CVD）的方法，在600℃，在P型SiGe层上选择性生长一层厚度为3nm的P型应变Si层15a，掺杂浓度为1×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；

（4f）利用化学汽相淀积（CVD）的方法，在600℃，在P型应变Si层上选择性生长一层厚度为22nm的N型应变Si层15，作为PMOS沟道区，掺杂浓度为5×10¹⁶cm^-3；

（4g）用化学汽相淀积（CVD）的方法，在600℃，在N型应变Si层上选择性生长一层厚度为3nm的P型应变Si层15b，掺杂浓度为1×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；

（4h）利用化学汽相淀积（CVD）的方法，在600℃，在应变Si层上选择性生长一层厚度为200nm的Ge组分固定为25%的P型应变SiGe层16，作为PMOS源区，掺杂浓度为5×10¹⁹cm^-3，形成PMOS有源区17。

步骤5，NMOS有源区材料制备，如图2（e）所示。

（5a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiO₂18；

（5b）光刻NMOS有源区，用干法刻蚀方法，在NMOS有源区，刻蚀出深度为1.9μm的深槽；

（5c）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS有源区选择性生长一层厚度为200nm的P型Si缓冲层19，掺杂浓度1×10¹⁵cm^-3；

（5d）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择性生长一层厚度为1.5μm的P型SiGe层20，Ge组分梯度分布，底部为0％，顶部为25%，掺杂浓度为1×10¹⁵cm^-3；

（5e）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上选择性生长一层Ge组分为25%，厚度为200nm的P型SiGe层21，掺杂浓度为5×10¹⁶cm^-3；

（5f）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上生长一层厚度为10nm的P型应变Si层22，NMOS沟道区，掺杂浓度为5×10¹⁶cm^-3，形成NMOS有源区23。

步骤6，PMOS隔离和漏沟槽制备，如图2（f）所示。

（6a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO₂层24；

（6b）光刻PMOS源漏隔离区，利用干法刻蚀工艺，在PMOS源漏隔离区刻蚀出深度为0.3μm的浅槽；

（6c）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO₂，形成源漏浅槽隔离25；

（6d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS漏区域刻蚀出深度为0.4μm漏沟槽；

（6e）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×10²⁰cm^-3的P型Poly-Si，将PMOS漏沟槽填满，再去除掉PMOS漏沟槽表面以外的Poly-Si，形成漏连接区26。

步骤7，PMOS形成，如图2（g）所示。

（7a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO₂层27；

（7b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS栅区域刻蚀出深度为0.4μm栅沟槽；

（7c）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积高介电常数的HfO₂层，作为PMOS的栅介质层28，厚度为6nm；

（7d）利用化学汽相淀积（CVD）方法，在600℃，在栅沟槽中淀积掺杂浓度为1×10²⁰cm^-3的P型Poly-SiGe，Ge组分为30％，将PMOS栅沟槽填满；

（7e）刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS栅极29和源极30，最终形成PMOS器件31。

步骤8，NMOS形成，如图2（h）所示。

（8a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO₂层32；

（8b）光刻NMOS有源区，利用原子层化学汽相淀积（ALCVD）方法，在300℃，在NMOS有源区表面淀积一层厚度为6nm的HfO₂层，作为NMOS的栅介质33；

（8c）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一层Ploy-SiGe层34，Ge组分为30％，厚度为200nm，掺杂浓度为1×10²⁰cm^-3；

（8d）光刻栅介质和栅Poly-SiGe，形成栅极；

（8e）利用离子注入工艺，对NMOS有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD）区域35，掺杂浓度均为1×10¹⁸cm^-3；

（8f）利用化学汽相淀积（CVD）方法，在600℃，在NMOS有源区表面淀积一层3nm的SiO₂层，利用干法刻蚀工艺，刻蚀掉表面的SiO₂层，在Ploy-SiGe侧壁保留下SiO₂形成栅侧墙36；

（8g）利用离子注入工艺，对NMOS有源区进行N型离子注入，自对准生成NMOS的源区37和漏区38，并快速热退火，使NMOS有源区的掺杂浓度达到1×10^20cm^-3，最终形成NMOS器件39。

步骤9，构成BiCMOS集成电路，如图2（i）所示。

（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO₂层40；

（9b）光刻引线孔；

（9c）在衬底表面溅射一层金属镍（Ni），合金；

（9d）光刻引线，形成PMOS漏极金属引线41、源极金属引线42，栅极金属引线43，NMOS漏极金属引线44、源极金属引线45、栅极金属引线46，双极晶体管发射极金属引线47、基极金属引线48、集电极金属引线49，构成MOS导电沟道为22nm的应变SiBiCMOS集成器件及电路。

实施例2：制备沟道长度为30nm的应变SiBiCMOS集成器件及电路，具体步骤如下：

步骤1，外延生长，如图2（a）所示。

（1a）选取掺杂浓度为1×10¹⁵cm^-3的P型Si片1，作为衬底；

（1b）在衬底表面热氧化一层厚度为400nm的SiO₂层2；

（1c）光刻埋层区域，对埋层区域进行N型杂质的注入，并在900℃，退火45min激活杂质，形成N型重掺杂埋层区域（杂质浓度≥10²⁰cm^-3）3。

步骤2，隔离区制备，如图2（b）所示。

（2a）去除表面多余的氧化层，外延生长一层掺杂浓度为5×10¹⁶cm^-3的Si层4，厚度为2.5μm，作为集电区；

（2b）在衬底表面热氧化一层厚度为400nm的SiO₂层5；

（2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为4μm的深槽；

（2d）利用化学汽相淀积（CVD）方法，在700℃，在深槽内填充SiO₂；

（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离6。

步骤3，双极器件基区与发射区制备，如图2（c）所示。

（3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在900℃，退火45min激活杂质，形成掺杂浓度为5×10¹⁹cm^-3的重掺杂集电极7；

（3b）在衬底表面热氧化一SiO₂层，光刻基区，对基区进行P型杂质的注入，并在900℃，退火45min激活杂质，形成掺杂浓度为3×10¹⁸cm^-3的基区8；

（3c）在衬底表面热氧化一SiO₂层，光刻发射区，对衬底进行N型杂质的注入，并在900℃，退火45min激活杂质，成掺杂浓度为1×10²⁰cm^-3的重掺杂发射区9，构成双极晶体管10；

（3d）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO₂层11。

步骤4，PMOS有源区外延材料制备，如图2（d）所示。

（4a）光刻PMOS有源区，用干法刻蚀方法，在PMOS有源区，刻蚀出深度为2.7μm的深槽；

（4b）利用化学汽相淀积（CVD）的方法，在700℃，在深槽中选择性生长一层厚度为300nm的P型Si缓冲层12，掺杂浓度3×10¹⁵cm^-3；

（4c）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上选择性生长一层厚度为1.8μm的P型SiGe层13，Ge组分底部为0%，上层为20%的梯度分布，掺杂浓度为3×10¹⁸cm^-3；

（4d）用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上选择性生长一层Ge组分为20％，厚度为300nm的P型SiGe层14，掺杂浓度为8×10¹⁹cm^-3，作为PMOS的漏区；

（4e）用化学汽相淀积（CVD）的方法，在700℃，在P型SiGe层上选择性生长一层厚度为4nm的P型应变Si层15a，掺杂浓度为3×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；

（4f）利用化学汽相淀积（CVD）的方法，在700℃，在P型应变Si层上选择性生长一层厚度为30nm的N型应变Si层15，作为PMOS沟道区，掺杂浓度为1×10¹⁷cm^-3；

（4g）用化学汽相淀积（CVD）的方法，在700℃，在N型应变Si层上选择性生长一层厚度为4nm的P型应变Si层15b，掺杂浓度为3×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；

（4h）利用化学汽相淀积（CVD）的方法，在700℃，在应变Si层上选择性生长一层厚度为300nm的Ge组分固定为20%的P型应变SiGe层16，作为PMOS源区，掺杂浓度为8×10¹⁹cm^-3，形成PMOS有源区17。

步骤5，NMOS有源区材料制备，如图2（e）所示。

（5a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层SiO₂18；

（5b）光刻NMOS有源区，用干法刻蚀方法，在NMOS有源区，刻蚀出深度为2.4μm的深槽；

（5c）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS有源区选择性生长一层厚度为300nm的P型Si缓冲层19，掺杂浓度3×10¹⁵cm^-3；

（5d）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上选择性生长一层厚度为1.8μm的P型SiGe层20，Ge组分梯度分布，底部为0％，顶部为20%，掺杂浓度为3×10¹⁵cm^-3；

（5e）利用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上选择性生长一层Ge组分为20%，厚度为300nm的P型SiGe层21，掺杂浓度为1×10¹⁷cm^-3；

（5f）利用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上生长一层厚度为12nm的P型应变Si层22，NMOS沟道区，掺杂浓度为1×10¹⁷cm^-3，形成NMOS有源区23。

步骤6，PMOS隔离和漏沟槽制备，如图2（f）所示。

（6a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO₂层24；

（6b）光刻PMOS源漏隔离区，利用干法刻蚀工艺，在PMOS源漏隔离区刻蚀出深度为0.4μm的浅槽；

（6c）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO₂，形成源漏浅槽隔离25；

（6d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS漏区域刻蚀出深度为0.5μm漏沟槽；

（6e）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积掺杂浓度为3×10²⁰cm^-3的P型Poly-Si，将PMOS漏沟槽填满，再去除掉PMOS漏沟槽表面以外的Poly-Si，形成漏连接区26。

步骤7，PMOS形成，如图2（g）所示。

（7a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO₂层27；

（7b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS栅区域刻蚀出深度为0.5μm栅沟槽；

（7c）利用原子层化学汽相淀积（ALCVD）方法，在350℃，在衬底表面淀积高介电常数的HfO₂层，作为PMOS的栅介质层28，厚度为8nm；

（7d）利用化学汽相淀积（CVD）方法，在700℃，在栅沟槽中淀积掺杂浓度为3×10²⁰cm^-3的P型Poly-SiGe，Ge组分为20%，将PMOS栅沟槽填满；

（7e）刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS栅极29和源极30，最终形成PMOS器件31。

步骤8，NMOS形成，如图2（h）所示。

（8a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO₂层32；

（8b）光刻NMOS有源区，利用原子层化学汽相淀积（ALCVD）方法，在350℃，在NMOS有源区表面淀积一层厚度为8nm的HfO₂层，作为NMOS的栅介质33；

（8c）利用化学汽相淀积（CVD）方法，在700℃，在栅介质层上淀积一层Ploy-SiGe层34，Ge组分为20％，厚度为240nm，掺杂浓度为3×10²⁰cm^-3；

（8d）光刻栅介质和栅Poly-SiGe，形成栅极；

（8e）利用离子注入工艺，对NMOS有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD）区域35，掺杂浓度均为3×10¹⁸cm^-3；

（8f）利用化学汽相淀积（CVD）方法，在700℃，在NMOS有源区表面淀积一层4nm的SiO₂层，利用干法刻蚀工艺，刻蚀掉表面的SiO₂层，在Ploy-SiGe侧壁保留下SiO₂形成栅侧墙36；

（8g）利用离子注入工艺，对NMOS有源区进行N型离子注入，自对准生成NMOS的源区37和漏区38，并快速热退火，使NMOS有源区的掺杂浓度达到3×10²⁰cm^-3，最终形成NMOS器件39。

步骤9，构成BiCMOS集成电路，如图2（i）所示。

（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO₂层40；

（9b）光刻引线孔；

（9c）在衬底表面溅射一层金属镍（Ni），合金；

（9d）光刻引线，形成PMOS漏极金属引线41、源极金属引线42，栅极金属引线43，NMOS漏极金属引线44、源极金属引线45、栅极金属引线46，双极晶体管发射极金属引线47、基极金属引线48、集电极金属引线49，构成MOS导电沟道为30nm的应变SiBiCMOS集成器件及电路。

实施例3：制备沟道长度为45nm的应变SiBiCMOS集成器件及电路，具体步骤如下：

步骤1，外延生长，如图2（a）所示。

（1a）选取掺杂浓度为5×10¹⁵cm^-3的P型Si片1，作为衬底；

（1b）在衬底表面热氧化一层厚度为500nm的SiO₂层2；

（1c）光刻埋层区域，对埋层区域进行N型杂质的注入，并在950℃，退火30min激活杂质，形成N型重掺杂埋层区域（杂质浓度≥10²⁰cm^-3）3。

步骤2，隔离区制备，如图2（b）所示。

（2a）去除表面多余的氧化层，外延生长一层掺杂浓度为1×10¹⁷cm^-3的Si层4，厚度为3μm，作为集电区；

（2b）在衬底表面热氧化一层厚度为500nm的SiO₂层5；

（2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为5μm的深槽；

（2d）利用化学汽相淀积（CVD）方法，在800℃，在深槽内填充SiO₂；

（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离6。

步骤3，双极器件基区与发射区制备，如图2（c）所示。

（3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在950℃，退火30min激活杂质，形成掺杂浓度为1×10²⁰cm^-3的重掺杂集电极7；

（3b）在衬底表面热氧化一SiO₂层，光刻基区，对基区进行P型杂质的注入，并在950℃，退火30min激活杂质，形成掺杂浓度为5×10¹⁸cm^-3的基区8；

（3c）在衬底表面热氧化一SiO₂层，光刻发射区，对衬底进行N型杂质的注入，并在950℃，退火30min激活杂质，成掺杂浓度为5×10²⁰cm^-3的重掺杂发射区9，构成双极晶体管10；

（3d）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO₂层11。

步骤4，PMOS有源区外延材料制备，如图2（d）所示。

（4a）光刻PMOS有源区，用干法刻蚀方法，在PMOS有源区，刻蚀出深度为3.2μm的深槽；

（4b）利用化学汽相淀积（CVD）的方法，在750℃，在深槽中选择性生长一层厚度为400nm的P型Si缓冲层12，掺杂浓度5×10¹⁵cm^-3；

（4c）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上选择性生长一层厚度为2μm的P型SiGe层13，Ge组分底部为0％，上层为15%的梯度分布，掺杂浓度为5×10¹⁸cm^-3；

（4d）用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上选择性生长一层Ge组分为15％，厚度为400nm的P型SiGe层14，掺杂浓度为1×10²⁰cm^-3，作为PMOS的漏区；

（4e）用化学汽相淀积（CVD）的方法，在750℃，在P型SiGe层上选择性生长一层厚度为5nm的P型应变Si层15a，掺杂浓度为5×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；

（4f）利用化学汽相淀积（CVD）的方法，在750℃，在P型应变Si层上选择性生长一层厚度为45nm的N型应变Si层15，作为PMOS沟道区，掺杂浓度为5×10¹⁷cm^-3；

（4g）用化学汽相淀积（CVD）的方法，在750℃，在N型应变Si层上选择性生长一层厚度为5nm的P型应变Si层15b，掺杂浓度为5×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；

（4h）利用化学汽相淀积（CVD）的方法，在750℃，在应变Si层上选择性生长一层厚度为400nm的Ge组分固定为15%的P型应变SiGe层16，作为PMOS源区，掺杂浓度为1×10²⁰cm^-3，形成PMOS有源区17。

步骤5，NMOS有源区材料制备，如图2（e）所示。

（5a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层SiO₂18；

（5b）光刻NMOS有源区，用干法刻蚀方法，在NMOS有源区，刻蚀出深度为2.8μm的深槽；

（5c）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS有源区选择性生长一层厚度为400nm的P型Si缓冲层19，掺杂浓度5×10¹⁵cm^-3；

（5d）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上选择性生长一层厚度为2μm的P型SiGe层20，Ge组分梯度分布，底部为0%，顶部为15%，掺杂浓度为5×10¹⁵cm^-3；

（5e）利用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上选择性生长一层Ge组分为15%，厚度为400nm的P型SiGe层21，掺杂浓度为5×10¹⁷cm^-3；

（5f）利用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上生长一层厚度为15nm的P型应变Si层22，NMOS沟道区，掺杂浓度为5×10¹⁷cm^-3，形成NMOS有源区23。

步骤6，PMOS隔离和漏沟槽制备，如图2（f）所示。

（6a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO₂层24；

（6b）光刻PMOS源漏隔离区，利用干法刻蚀工艺，在PMOS源漏隔离区刻蚀出深度为0.5μm的浅槽；

（6c）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO₂，形成源漏浅槽隔离25；

（6d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS漏区域刻蚀出深度为0.6μm漏沟槽；

（6e）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积掺杂浓度为5×10²⁰cm^-3的P型Poly-Si，将PMOS漏沟槽填满，再去除掉PMOS漏沟槽表面以外的Poly-Si，形成漏连接区26。

步骤7，PMOS形成，如图2（g）所示。

（7a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO₂层27；

（7b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS栅区域刻蚀出深度为0.7μm栅沟槽；

（7c）利用原子层化学汽相淀积（ALCVD）方法，在400℃，在衬底表面淀积高介电常数的HfO₂层，作为PMOS的栅介质层28，厚度为10nm；

（7d）利用化学汽相淀积（CVD）方法，在800℃，在栅沟槽中淀积掺杂浓度为5×10²⁰cm^-3的P型Poly-SiGe，Ge组分为10%，将PMOS栅沟槽填满；

（7e）刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS栅极29和源极30，最终形成PMOS器件31。

步骤8，NMOS形成，如图2（h）所示。

（8a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO₂层32；

（8b）光刻NMOS有源区，利用原子层化学汽相淀积（ALCVD）方法，在400℃，在NMOS有源区表面淀积一层厚度为10nm的HfO₂层，作为NMOS的栅介质33；

（8c）利用化学汽相淀积（CVD）方法，在800℃，在栅介质层上淀积一层Ploy-SiGe层34，Ge组分为10％，厚度为300nm，掺杂浓度为5×10²⁰cm^-3；

（8d）光刻栅介质和栅Poly-SiGe，形成栅极；

（8e）利用离子注入工艺，对NMOS有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD）区域35，掺杂浓度均为5×10¹⁸cm^-3；

（8f）利用化学汽相淀积（CVD）方法，在800℃，在NMOS有源区表面淀积一层5nm的SiO₂层，利用干法刻蚀工艺，刻蚀掉表面的SiO₂层，在Ploy-SiGe侧壁保留下SiO₂形成栅侧墙36；

（8g）利用离子注入工艺，对NMOS有源区进行N型离子注入，自对准生成NMOS的源区37和漏区38，并快速热退火，使NMOS有源区的掺杂浓度达到5×10²⁰cm^-3，最终形成NMOS器件39。

步骤9，构成BiCMOS集成电路，如图2（i）所示。

（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO₂层40；

（9b）光刻引线孔；

（9c）在衬底表面溅射一层金属镍（Ni），合金；

（9d）光刻引线，形成PMOS漏极金属引线41、源极金属引线42，栅极金属引线43，NMOS漏极金属引线44、源极金属引线45、栅极金属引线46，双极晶体管发射极金属引线47、基极金属引线48、集电极金属引线49，构成MOS导电沟道为45nm的应变SiBiCMOS集成器件及电路。

本发明实施例提供的基于自对准工艺的应变SiBiCMOS集成器件及制备方法具有如下优点：

1．本发明制造的BiCMOS器件结构中，CMOS部分采用了应变Si材料制造导电沟道，由于应变Si材料载流子迁移率远高于体Si材料，因此用该BiCMOS器件结构制造的模拟和数模混合集成电路性能较用体Si制造的电路性能优异；

2．本发明制造的BiCMOS器件结构中的CMOS结构，充分利用了应变Si材料应力的各向异性，在水平方向引入张应变，提高了NMOS电子迁移率；在垂直方向引入压应变，提高了PMOS空穴迁移率。因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫SiCMOS器件；

3．本发明的制备过程中，应变Si层是用化学汽相淀积（CVD）方法淀积的，可以精确控制生长厚度，而CMOS中的PMOS的沟道长度即为Si层的厚度，从而避开了小尺寸光刻，减少了工艺复杂度，降低了成本；

4．本发明制备的BiCMOS器件结构中PMOS的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；

5．本发明制备的BiCMOS器件中的CMOS结构，NMOS和PMOS采用了高K值的HfO2作为栅介质，提高了NMOS和PMOS的栅控能力，增强了CMOS器件的电学性能；

6．本发明制备的BiCMOS器件中的CMOS结构，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；

7．本发明制备应变Si垂直沟道CMOS器件是在双极器件制造完成之后，而其工艺过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提高集成电路的性能。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种应变SiBiCMOS集成电路的制备方法，其特征在于，包括以下步骤：

第一步、选第一类型Si片作衬底，在其表面形成第二类型重掺杂埋层区域；在同一个Si衬底上双极器件采用体Si材料制备，CMOS器件采用应变Si材料制备；CMOS结构采用Poly-SiGe材料作为栅电极，通过调节Poly-SiGe中的Ge组分而实现CMOS阈值电压的可连续调整；

第二步、外延生长集电极，刻蚀深槽隔离区域，形成基区和重掺杂发射区；

第三步、在PMOS有源区垂直方向上生长漏区、第一应变Si层、沟道区、第二应变Si层和源区，并在其上形成栅极；PMOS应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构；PMOS沟道长度根据淀积的应变Si层厚度确定，取22～45nm；在PMOS有源区垂直方向生长的步骤包括：

在PMOS有源区所刻蚀的深槽中生长Si缓冲层；

在所述Si缓冲层上生长第一掺杂浓度的SiGe层，其中Ge按照梯度分布；

在所述SiGe层上生长高于第一掺杂浓度且作为PMOS漏区的SiGe层；

在作为PMOS漏区的SiGe层上生长所述第一应变Si层；

在所述第一应变Si层上生长所述沟道区；

在所述沟道区上生长所述第二应变Si层；

在所述第二应变Si层上生成所述源区；

第四步、在NMOS有源区形成栅极、源区和漏区；NMOS应变Si沟道为水平沟道，沿沟道方向为张应变；NMOS的沟道长度由工艺决定，取22～45nm；

应变SiCMOS器件制造过程中所涉及的最高温度由化学汽相淀积(CVD)工艺温度决定，最高温度小于等于800℃；

PMOS和NMOS采用的是高K值的HfO₂作为栅介质。

2.一种应变Si回型垂直沟道CMOS集成电路的制备方法，其特征在于，包括以下步骤：

选第一类型Si片作衬底；

在PMOS有源区所刻蚀的深槽中生长Si缓冲层；

在所述Si缓冲层上生长第一掺杂浓度的SiGe层，其中Ge按照梯度分布；

在SiGe层上生长高于第一掺杂浓度且作为PMOS漏区的SiGe层；

在作为PMOS漏区的SiGe层上生长第一应变Si层；

在所述第一应变Si层上生长沟道区；

在所述沟道区上生长第二应变Si层；

在所述第二应变Si层上生成源区；

在前述步骤基础上形成PMOS栅极；

在NMOS有源区形成栅极、源区和漏区。

3.一种应变SiBiCMOS集成电路，其根据权利要求1中所述的应变SiBiCMOS集成电路的制备方法，或包含权利要求2中所述方法制备的应变Si回型垂直沟道的BiCMOS器件。