CN102751291B - 一种混合晶面双应变硅基cmos集成器件及制备方法 - Google Patents

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Abstract

本发明公开了混合晶面双应变硅基CMOS集成器件及制备方法，其过程为：制备一片SOI衬底，上层基体材料为（110）晶面，下层基体材料为（100）晶面；在600～800℃，在NMOS区域刻蚀出深槽，选择性生长晶面为（100）的应变Si外延层，在该外延层上制备应变Si沟道NMOS；在除NMOS有源区外的区域，选择性生长晶面为（110）的应变SiGe外延层，在该外延层上制备沟道的压应变SiGe沟道PMOS；光刻引线，构成导电沟道为22～45nm的混合晶面CMOS集成电路。本发明充分了利用张应变Si材料电子迁移率高于体Si材料和压应变SiGe材料电子迁移率高于体Si材料以及迁移率各向异性的特点，基于SOI衬底，制备出了性能增强的混合晶面双应变Si基CMOS集成器件及电路。

Description

一种混合晶面双应变硅基CMOS集成器件及制备方法
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种混合晶面双应变硅基CMOS集成器件及制备方法。
背景技术
在信息技术高度发展的当代，以集成电路为代表的微电子技术是信息技术的关键。集成电路作为人类历史上发展最快、影响最大、应用最广泛的技术，其已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志。
对微电子产业发展产生巨大影响的“摩尔定律”指出：集成电路芯片上的晶体管数目，约每18个月增加1倍，性能也提升1倍。40多年来，世界微电子产业始终按照这条定律不断地向前发展，电路规模已由最初的小规模发展到现在的超大规模。Si材料以其优异的性能，在微电子产业中一直占据着重要的地位，而以Si材料为基础的CMOS集成电路以低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电路领域中占据着主导地位。
随着器件特征尺寸的逐步减小，尤其是进入纳米尺度以后，微电子技术的发展越来越逼近材料、技术、器件的极限，面临着巨大的挑战。当器件特征尺寸缩小到65纳米以后，MOS器件中的短沟效应、强场效应、量子效应、寄生参量的影响、工艺参数涨落等问题对器件泄漏电流、亚阈特性、开态/关态电流等性能的影响越来越突出；而且随着无线移动通信的飞速发展，对器件和集成电路的性能，如频率特性、噪声特性、封装面积、功耗和成本等提出了更高的要求，传统硅基工艺制备的器件和集成电路越来越无法满足新型、高速电子系统的需求。
CMOS集成电路的一个重要性能指标，是NMOS与PMOS的驱动能力，而电子和空穴的迁移率分别是决定其驱动能力的关键因素之一。为了提高NMOS和PMOS器件的性能进而提高CMOS集成电路的性能，两种载流子的迁移率都应当尽可能地高。
早在上世纪五十年代，就已经研究发现在硅材料上施加应力，会改变电子和空穴的迁移率，从而改变半导体材料上所制备的NMOS与PMOS的性能。但电子和空穴并不总是对同种应力做出相同的反应。同时，在相同的晶面上制备NMOS和PMOS，它们的迁移率并不能同时达到最优。
发明内容
本发明的目的在于提供一种混合晶面双应变硅基CMOS集成器件，克服以上现有技术中的存在的缺陷，在不降低一种类型器件的载流子的迁移率的情况下，提高另一种类型器件的载流子的迁移率，提供一种混合晶面双应变硅基CMOS集成器件及电路的制备方法。
本发明的目的在于提供一种混合晶面双应变硅基CMOS集成器件，所述器件衬底为SOI材料。
进一步、NMOS和PMOS器件的晶面不同，其中NMOS的晶面为（100），PMOS的晶面为（110）。
进一步、NMOS和PMOS的沟道均为应变材料，其中NMOS的导电沟道是张应变Si，PMOS的导电沟道是压应变SiGe。
本发明的另一目的在于提供一种所述混合晶面双应变硅基CMOS集成器件的及电路的制备方法，包括如下步骤：
第一步、选取两片Si片，一块是N型掺杂浓度为1～5×1015cm-3的Si（110）衬底片，作为上层基体材料，另一块是P型掺杂浓度为1～5×1015cm-3的Si（100）衬底片，作为下层基体材料，对两片Si片表面进行氧化，氧化层厚度为0.5~1μm，采用化学机械抛光（CMP）工艺对两个氧化层表面进行抛光；
第二步、对上层基体材料中注入氢，并将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100~200nm的Si材料，并在其断裂表面进行化学机械抛光（CMP），形成SOI衬底；
第三步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO2，光刻NMOS有源区，利用干法刻蚀工艺，在NMOS有源区，刻蚀出深度为1.5～2.5μm的深槽，将中间的氧化层刻透；利用化学汽相淀积（CVD）方法，在600～750℃，在（100）晶面衬底的NMOS有源区上选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×1015cm-3；第二层是厚度为1.3～2.1nm的P型SiGe渐变层，该层底部Ge组分是0％，顶部Ge组分是15～25%，掺杂浓度为1～5×1015cm-3；第三层是Ge组分为15～25％，厚度为200～400nm的P型SiGe层，掺杂浓度为0.5～5×1017cm-3，第四层是厚度为8～20nm的P型应变Si层，掺杂浓度为0.5～5×1017cm-3，作为NMOS的沟道；利用湿法腐蚀，刻蚀掉表面的层SiO2；
第四步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO2，光刻NMOS以外区域，利用化学汽相淀积（CVD）方法，在600～750℃，在PMOS有源区上选择性外延生长三层材料：第一层是厚度为200～400nm的N型Si缓冲层，掺杂浓度为0.5～5×1017cm-3，第二层是厚度为8～20nm的N型SiGe应变层，Ge组分是15～25%，掺杂浓度为0.5～5×1017cm-3，作为PMOS的沟道；第三层是厚度为3～5nm的本征弛豫Si帽层，形成PMOS有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2；
第五步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO2，光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5～3.5μm的深槽，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO2和一层SiN，将深槽内表面全部覆盖，最后淀积SiO2将深槽内填满，形成深槽隔离；
第六步、光刻场氧区，利用干法刻蚀工艺，在场氧区刻蚀出深度为0.3～0.5μm的浅槽；再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；最后，用化学机械抛光（CMP）方法，除去多余的氧化层，形成浅槽隔离；
第七步、在300～400℃，在有源区上用原子层化学汽相淀积（ALCVD）的方法淀积HfO2层，厚度为6～10nm，作为NMOS和PMOS的栅介质，再利用化学汽相淀积（CVD）方法，在600～750℃，在栅介质层上淀积一层厚度为100～500nm的本征Poly-SiGe作为栅电极，Ge组分为10～30%；光刻NMOS与PMOS栅介质与栅多晶，形成栅极；
第八步、光刻NMOS有源区，对NMOS有源区进行N型离子注入，形成掺杂浓度为1～5×1018cm-3的N型轻掺杂源漏结构（N-LDD）区域；光刻PMOS有源区，对PMOS有源区进行P型离子注入，形成掺杂浓度为1～5×1018cm-3的P型轻掺杂源漏结构（P-LDD）区域；
第九步、利用化学汽相淀积（CVD）方法，在600～800℃，在整个衬底上淀积一厚度为3～5nm的SiO2层，用干法刻蚀掉这层SiO2，形成NMOS和PMOS栅极侧墙；
第十步、光刻NMOS有源区，在NMOS有源区进行N型离子注入，自对准生成NMOS的源区、漏区和栅极；光刻PMOS有源区，在PMOS有源区进行N型离子注入，自对准生成PMOS的源区、漏区和栅极；
第十一步、在整个衬底上用化学汽相淀积（CVD）方法，在600～800℃，淀积300～500nm厚的SiO2层；光刻出引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成NMOS与PMOS电极金属接触；溅射金属，光刻引线，构成导电沟道为22～45nm的CMOS集成器件及电路。
进一步、MOS沟道长度取22～45nm。
进一步、所述最高温度根据第三、四、五、六、七、九和十一步中的化学汽相淀积（CVD）工艺温度决定，最高温度≤800℃。
本发明具有如下优点：
1．本发明制备的混合晶面的双应变硅基CMOS器件中采用了SOI衬底，降低了器件与电路的功耗，提高了器件与电路的可靠性；
2．本发明制备的混合晶面的双应变硅基CMOS器件采用了混合晶面衬底技术，即在同一个衬底片上分布有（100）和（110）这两种晶面，在（100）晶面上电子迁移率最高，而对于空穴，（110）晶面上最高，为（100）晶面上的2.5倍，本发明结合了载流子迁移率同时达到最高的两种晶面，能在不降低一种类型器件的载流子的迁移率的情况下，提高另一种类型器件的载流子的迁移率；
3．本发明制备的混合晶面的双应变硅基CMOS器件，采用选择性外延技术，分别在NMOS和PMOS有源区选择性生长张应变Si和压应变SiGe材料，使NMOS和PMOS频率性能和电流驱动能力等电学性能能够获得同时提升，从而CMOS器件与集成电路性能获得了增强；
4．本发明制备的混合晶面的双应变硅基CMOS器件结构中NMOS与PMOS采用了高K值的HfO2作为栅介质，提高了NMOS与PMOS的栅控能力，增强了NMOS与PMOS器件的电学性能；
5．本发明制备的混合晶面的双应变硅基CMOS器件结构中PMOS为量子阱器件，即应变SiGe沟道层处于Si帽层和体Si层之间，与表面沟道器件相比，该器件能有效地降低沟道界面散射，提高了器件电学特性；同时，量子阱可以使热电子注入栅介质中的问题得到改善，增加了器件和电路的可靠性；
6．本发明制备混合晶面的双应变硅基CMOS器件工艺中，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；
7．本发明制备的混合晶面应变硅基CMOS器件过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提高集成电路的性能。
附图说明
图1是本发明工艺流程图；
图2是本发明SOI衬底材料制备剖面图；
图3是本发明SOI衬底材料制备剖视图；
图4是本发明NMOS区制备剖面图；
图5是本发明NMOS区制备俯视图；
图6是本发明PMOS区制备剖视图；
图7是本发明PMOS区制备俯视图；
图8是本发明隔离制备剖面图；
图9是本发明隔离制备俯视图；
图10是本发明NMOS与PMOS栅极与LDD制备剖视图；
图11是本发明NMOS与PMOS栅极与LDD制备俯视图；
图12是本发明NMOS与PMOS形成剖视图；
图13是本发明NMOS与PMOS形成俯视图；
图14是本发明构成CMOS集成电路剖视图；
图15是本发明构成CMOS集成电路俯视图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例提供了一种混合晶面双应变硅基CMOS集成器件，所述器件衬底为SOI材料。
作为本发明实施例的一优化方案，NMOS和PMOS器件的晶面不同，其中NMOS的晶面为（100），PMOS的晶面为（110）。
作为本发明实施例的一优化方案，NMOS和PMOS的沟道均为应变材料，其中NMOS的导电沟道是张应变Si，PMOS的导电沟道是压应变SiGe。
以下参照附图1-15，对本发明混合晶面双应变硅基CMOS集成器件及电路制备的工艺流程作进一步详细描述。
实施例1：制备22nm混合晶面双应变硅基CMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备，如图2、图3所示。
（1a）选取N型掺杂浓度为1×1015cm-3的Si片1，晶面为（110），对其表面进行氧化，氧化层厚度为0.5μm，作为上层基体材料，并在该基体材料中注入氢；
（1b）选取P型掺杂浓度为1×1015cm-3的Si片2，晶面为（100），对其表面进行氧化，氧化层厚度为0.5μm，作为下层基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面SiO23相对紧贴，置于超高真空环境中在350℃温度下实现键合；
（1e）将键合后的基片温度升高200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构。
步骤2，NMOS区制备，如图4、图5所示。
（2a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2；
（2b）光刻NMOS有源区，利用干法刻蚀工艺，在NMOS有源区，刻蚀出深度为1.5μm的深槽，将氧化层刻透；
（2c）利用化学汽相淀积（CVD）的方法，在600℃，在深槽内沿（100）晶面生长一层厚度为200nm的P型Si缓冲层4，掺杂浓度为1×1015cm-3；
（2d）利用化学汽相淀积（CVD）的方法，在600℃，P型缓冲层上生长一层厚度为1.3μm的P型Ge组分梯形分布的SiGe层5，底部Ge组分为0%，顶部为15％，掺杂浓度为1×1015cm-3；
（2e）利用化学汽相淀积（CVD）的方法，在600℃，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层6，Ge组分为15%，掺杂浓度为5×1016cm-3；
（2f）利用化学汽相淀积（CVD）方法，在600℃，在SiGe层上生长一层厚度为20nm的应变Si层7，掺杂浓度为5×1016cm-3，作为NMOS的沟道；
（2g）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤3，PMOS区制备，如图6、图7所示。
（3a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2；
（3b）光刻NMOS以外区域，利用化学汽相淀积（CVD）的方法，在600℃，在PMOS有源区生长一层厚度为200nm的N型Si缓冲层8，掺杂浓度为5×1016cm-3；
（3c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上生长一层厚度为20nm的P型SiGe层9，Ge组分为15%，掺杂浓度为5×1016cm-3；
（3d）利用化学汽相淀积（CVD）的方法，在600℃，在应变SiGe层上生长一层厚度为5nm的本征弛豫Si帽层10，形成PMOS有源区；
（3e）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤4，隔离制备，如图8、图9所示。
（4a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2；
（4b）光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5μm的深槽；
（4c）利用化学汽相淀积（CVD）方法，在600℃，在深槽内表面淀积SiO2层11，将深槽内表面全部覆盖；
（4d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内SiO2层上再淀积一层SiN层12，将深槽内表面全部覆盖；
（4e）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO213，利用化学机械抛光（CMP）方法，除去多余的氧化层，形成深槽隔离14；
（4f）光刻场氧区，利用干法刻蚀工艺，在隔离区刻蚀出深度为0.3μm的浅槽；
（4g）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO215；
（4h）用化学机械抛光（CMP）方法，除去多余的氧化层，形成浅槽隔离16。
步骤5，NMOS与PMOS栅极与轻掺杂源漏（LDD）制备，如图10、图11所示。
（5a）在300℃，在有源区上用原子层化学汽相淀积（ALCVD）的方法淀积HfO2层，厚度为6nm，作为NMOS和PMOS的栅介质17；
（5b）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一层本征的Poly-SiGe层18，厚度为100nm，Ge组分为10%；
（5c）光刻NMOS与PMOS栅介质与栅多晶，形成栅极；
（5d）光刻NMOS有源区，对NMOS有源区进行N型离子注入，形成掺杂浓度为1×1018cm-3的N型轻掺杂源漏结构（N-LDD）区域19；
（5e）光刻PMOS有源区，对PMOS有源区进行P型离子注入，形成掺杂浓度为1×1018cm-3的P型轻掺杂源漏结构（P-LDD）区域20。
步骤6，NMOS与PMOS形成，如图12、图13所示。
（6a）利用化学汽相淀积（CVD）方法，在600℃，在整个衬底上淀积一厚度为3nm的SiO2层；
（6b）利用干法刻蚀工艺，蚀掉这层SiO2，保留NMOS和PMOS栅极侧墙21；
（6c）光刻NMOS有源区，在NMOS有源区进行N型离子注入，自对准生成NMOS的源、漏区22和栅极23；
（6d）光刻PMOS有源区，在PMOS有源区进行N型离子注入，自对准生成PMOS的源、漏区24和栅极25。
步骤7，构成CMOS集成电路，如图14、图15所示。
（7a）用化学汽相淀积（CVD）方法，在600℃，在整个衬底上淀积300nm厚的SiO2层26；
（7b）光刻引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成NMOS与PMOS金属接触；
（7c）溅射金属，光刻引线，分别形成NMOS的源电极27、栅电极28、漏电极29和PMOS的漏电极30、源电极31、栅电极32，以及电路的金属布线，最终构成导电沟道为22nm的CMOS集成器件及电路。
实施例2：制备30nm混合晶面双应变硅基CMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备，如图2、图3所示。
（1a）选取N型掺杂浓度为3×1015cm-3的Si片1，晶面为（110），对其表面进行氧化，氧化层厚度为0.75μm，作为上层基体材料，并在该基体材料中注入氢；
（1b）选取P型掺杂浓度为3×1015cm-3的Si片2，晶面为（100），对其表面进行氧化，氧化层厚度为0.75μm，作为下层基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面SiO23相对紧贴，置于超高真空环境中在400℃温度下实现键合；
（1e）将键合后的基片温度升高150℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留150nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构。
步骤2，NMOS区制备，如图4、图5所示。
（2a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiO2；
（2b）光刻NMOS有源区，利用干法刻蚀工艺，在NMOS有源区，刻蚀出深度为2μm的深槽，将氧化层刻透；
（2c）利用化学汽相淀积（CVD）的方法，在700℃，在深槽内沿（100）晶面生长一层厚度为300nm的P型Si缓冲层4，掺杂浓度为3×1015cm-3；
（2d）利用化学汽相淀积（CVD）的方法，在700℃，P型缓冲层上生长一层厚度为1.7μm的P型Ge组分梯形分布的SiGe层5，底部Ge组分为0%，顶部为20％，掺杂浓度为3×1015cm-3；
（2e）利用化学汽相淀积（CVD）的方法，在700℃，在Ge组分梯形分布的SiGe层上生长一层厚度为300nm的P型SiGe层6，Ge组分为20%，掺杂浓度为1×1017cm-3；
（2f）利用化学汽相淀积（CVD）方法，在700℃，在SiGe层上生长一层厚度为15nm的应变Si层7，掺杂浓度为1×1017cm-3，作为NMOS的沟道；
（2g）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤3，PMOS区制备，如图6、图7所示。
（3a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiO2；
（3b）光刻NMOS以外区域，利用化学汽相淀积（CVD）的方法，在700℃，在PMOS有源区生长一层厚度为300nm的N型Si缓冲层8，掺杂浓度为1×1017cm-3；
（3c）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上生长一层厚度为15nm的P型SiGe层9，Ge组分为20%，掺杂浓度为1×1017cm-3；
（3d）利用化学汽相淀积（CVD）的方法，在700℃，在应变SiGe层上生长一层厚度为4nm的本征弛豫Si帽层10，形成PMOS有源区；
（3e）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤4，隔离制备，如图8、图9所示。
（4a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiO2；
（4b）光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为3μm的深槽；
（4c）利用化学汽相淀积（CVD）方法，在700℃，在深槽内表面淀积SiO2层11，将深槽内表面全部覆盖；
（4d）利用化学汽相淀积（CVD）方法，在700℃，在深槽内SiO2层上再淀积一层SiN层12，将深槽内表面全部覆盖；
（4e）利用化学汽相淀积（CVD）方法，在700℃，在深槽内填充SiO213，利用化学机械抛光（CMP）方法，除去多余的氧化层，形成深槽隔离14；
（4f）光刻场氧区，利用干法刻蚀工艺，在隔离区刻蚀出深度为0.4μm的浅槽；
（4g）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO215；
（4h）用化学机械抛光（CMP）方法，除去多余的氧化层，形成浅槽隔离16。
步骤5，NMOS与PMOS栅极与轻掺杂源漏（LDD）制备，如图10、图11所示。
（5a）在350℃，在有源区上用原子层化学汽相淀积（ALCVD）的方法淀积HfO2层，厚度为8nm，作为NMOS和PMOS的栅介质17；
（5b）利用化学汽相淀积（CVD）方法，在700℃，在栅介质层上淀积一层本征的Poly-SiGe层18，厚度为300nm，Ge组分为20%；
（5c）光刻NMOS与PMOS栅介质与栅多晶，形成栅极；
（5d）光刻NMOS有源区，对NMOS有源区进行N型离子注入，形成掺杂浓度为3×1018cm-3的N型轻掺杂源漏结构（N-LDD）区域19；
（5e）光刻PMOS有源区，对PMOS有源区进行P型离子注入，形成掺杂浓度为3×1018cm-3的P型轻掺杂源漏结构（P-LDD）区域20。
步骤6，NMOS与PMOS形成，如图12、图13所示。
（6a）利用化学汽相淀积（CVD）方法，在700℃，在整个衬底上淀积一厚度为4nm的SiO2层；
（6b）利用干法刻蚀工艺，蚀掉这层SiO2，保留NMOS和PMOS栅极侧墙21；
（6c）光刻NMOS有源区，在NMOS有源区进行N型离子注入，自对准生成NMOS的源、漏区22和栅极23；
（6d）光刻PMOS有源区，在PMOS有源区进行N型离子注入，自对准生成PMOS的源、漏区24和栅极25。
步骤7，构成CMOS集成电路，如图14、图15所示。
（7a）用化学汽相淀积（CVD）方法，在700℃，在整个衬底上淀积400nm厚的SiO2层26；
（7b）光刻引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成NMOS与PMOS金属接触；
（7c）溅射金属，光刻引线，分别形成NMOS的源电极27、栅电极28、漏电极29和PMOS的漏电极30、源电极31、栅电极32，以及电路的金属布线，最终构成导电沟道为30nm的CMOS集成器件及电路。
实施例3：制备45nm混合晶面双应变硅基CMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备，如图2、图3所示。
（1a）选取N型掺杂浓度为5×1015cm-3的Si片1，晶面为（110），对其表面进行氧化，氧化层厚度为1μm，作为上层基体材料，并在该基体材料中注入氢；
（1b）选取P型掺杂浓度为5×1015cm-3的Si片2，晶面为（100），对其表面进行氧化，氧化层厚度为1μm，作为下层基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面SiO23相对紧贴，置于超高真空环境中在480℃温度下实现键合；
（1e）将键合后的基片温度升高100℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留200nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构。
步骤2，NMOS区制备，如图4、图5所示。
（2a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层SiO2；
（2b）光刻NMOS有源区，利用干法刻蚀工艺，在NMOS有源区，刻蚀出深度为2.5μm的深槽，将氧化层刻透；
（2c）利用化学汽相淀积（CVD）的方法，在750℃，在深槽内沿（100）晶面生长一层厚度为400nm的P型Si缓冲层4，掺杂浓度为5×1015cm-3；
（2d）利用化学汽相淀积（CVD）的方法，在750℃，P型缓冲层上生长一层厚度为2.1μm的P型Ge组分梯形分布的SiGe层5，底部Ge组分为0%，顶部为25％，掺杂浓度为5×1015cm-3；
（2e）利用化学汽相淀积（CVD）的方法，在750℃，在Ge组分梯形分布的SiGe层上生长一层厚度为400nm的P型SiGe层6，Ge组分为25%，掺杂浓度为5×1017cm-3；
（2f）利用化学汽相淀积（CVD）方法，在750℃，在SiGe层上生长一层厚度为8nm的应变Si层7，掺杂浓度为5×1017cm-3，作为NMOS的沟道；
（2g）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤3，PMOS区制备，如图6、图7所示。
（3a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层SiO2；
（3b）光刻NMOS以外区域，利用化学汽相淀积（CVD）的方法，在750℃，在PMOS有源区生长一层厚度为400nm的N型Si缓冲层8，掺杂浓度为5×1017cm-3；
（3c）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上生长一层厚度为8nm的P型SiGe层9，Ge组分为25%，掺杂浓度为5×1017cm-3；
（3d）利用化学汽相淀积（CVD）的方法，在750℃，在应变SiGe层上生长一层厚度为3nm的本征弛豫Si帽层10，形成PMOS有源区；
（3e）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤4，隔离制备，如图8、图9所示。
（4a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层SiO2；
（4b）光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为3.5μm的深槽；
（4c）利用化学汽相淀积（CVD）方法，在800℃，在深槽内表面淀积SiO2层11，将深槽内表面全部覆盖；
（4d）利用化学汽相淀积（CVD）方法，在800℃，在深槽内SiO2层上再淀积一层SiN层12，将深槽内表面全部覆盖；
（4e）利用化学汽相淀积（CVD）方法，在800℃，在深槽内填充SiO213，利用化学机械抛光（CMP）方法，除去多余的氧化层，形成深槽隔离14；
（4f）光刻场氧区，利用干法刻蚀工艺，在隔离区刻蚀出深度为0.5μm的浅槽；
（4g）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO215；
（4h）用化学机械抛光（CMP）方法，除去多余的氧化层，形成浅槽隔离16。
步骤5，NMOS与PMOS栅极与轻掺杂源漏（LDD）制备，如图10、图11所示。
（5a）在400℃，在有源区上用原子层化学汽相淀积（ALCVD）的方法淀积HfO2层，厚度为10nm，作为NMOS和PMOS的栅介质17；
（5b）利用化学汽相淀积（CVD）方法，在750℃，在栅介质层上淀积一层本征的Poly-SiGe层18，厚度为500nm，Ge组分为30%；
（5c）光刻NMOS与PMOS栅介质与栅多晶，形成栅极；
（5d）光刻NMOS有源区，对NMOS有源区进行N型离子注入，形成掺杂浓度为5×1018cm-3的N型轻掺杂源漏结构（N-LDD）区域19；
（5e）光刻PMOS有源区，对PMOS有源区进行P型离子注入，形成掺杂浓度为5×1018cm-3的P型轻掺杂源漏结构（P-LDD）区域20。
步骤6，NMOS与PMOS形成，如图12、图13所示。
（6a）利用化学汽相淀积（CVD）方法，在800℃，在整个衬底上淀积一厚度为5nm的SiO2层；
（6b）利用干法刻蚀工艺，蚀掉这层SiO2，保留NMOS和PMOS栅极侧墙21；
（6c）光刻NMOS有源区，在NMOS有源区进行N型离子注入，自对准生成NMOS的源、漏区22和栅极23；
（6d）光刻PMOS有源区，在PMOS有源区进行N型离子注入，自对准生成PMOS的源、漏区24和栅极25。
步骤7，构成CMOS集成电路，如图14、图15所示。
（7a）用化学汽相淀积（CVD）方法，在800℃，在整个衬底上淀积500nm厚的SiO2层26；
（7b）光刻引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成NMOS与PMOS金属接触；
（7c）溅射金属，光刻引线，分别形成NMOS的源电极27、栅电极28、漏电极29和PMOS的漏电极30、源电极31、栅电极32，以及电路的金属布线，最终构成导电沟道为45nm的CMOS集成器件及电路。
以上实验过程中的数据如表1所示。
表1
本发明实施例提供的混合晶面双应变硅基CMOS集成器件及制备方法具有如下优点：
1．本发明制备的混合晶面的双应变硅基CMOS器件中采用了SOI衬底，降低了器件与电路的功耗，提高了器件与电路的可靠性；
2．本发明制备的混合晶面的双应变硅基CMOS器件采用了混合晶面衬底技术，即在同一个衬底片上分布有（100）和（110）这两种晶面，在（100）晶面上电子迁移率最高，而对于空穴，（110）晶面上最高，为（100）晶面上的2.5倍，本发明结合了载流子迁移率同时达到最高的两种晶面，能在不降低一种类型器件的载流子的迁移率的情况下，提高另一种类型器件的载流子的迁移率；
3．本发明制备的混合晶面的双应变硅基CMOS器件，采用选择性外延技术，分别在NMOS和PMOS有源区选择性生长张应变Si和压应变SiGe材料，使NMOS和PMOS频率性能和电流驱动能力等电学性能能够获得同时提升，从而CMOS器件与集成电路性能获得了增强；
4．本发明制备的混合晶面的双应变硅基CMOS器件结构中NMOS与PMOS采用了高K值的HfO2作为栅介质，提高了NMOS与PMOS的栅控能力，增强了NMOS与PMOS器件的电学性能；
5．本发明制备的混合晶面的双应变硅基CMOS器件结构中PMOS为量子阱器件，即应变SiGe沟道层处于Si帽层和体Si层之间，与表面沟道器件相比，该器件能有效地降低沟道界面散射，提高了器件电学特性；同时，量子阱可以使热电子注入栅介质中的问题得到改善，增加了器件和电路的可靠性；
6．本发明制备混合晶面的双应变硅基CMOS器件工艺中，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；
7．本发明制备的混合晶面应变硅基CMOS器件过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提高集成电路的性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种混合晶面双应变硅基CMOS集成器件及电路的制备方法，其特征在于，该混合晶面双应变硅基CMOS集成器件及电路的制备方法包括如下步骤：
第一步、选取两片Si片，一块是N型掺杂浓度为1～5×1015cm-3的Si(110)衬底片，作为上层基体材料，另一块是P型掺杂浓度为1～5×1015cm-3的Si(100)衬底片，作为下层基体材料，对两片Si片表面进行氧化，氧化层厚度为0.5～1μm，采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光；
第二步、对上层基体材料中注入氢，并将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100～200nm的Si材料，并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底；
第三步、利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积一层SiO2，光刻NMOS有源区，利用干法刻蚀工艺，在NMOS有源区，刻蚀出深度为1.5～2.5μm的深槽，将中间的氧化层刻透；利用化学汽相淀积(CVD)方法，在600～750℃，在(100)晶面衬底的NMOS有源区上选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×1015cm-3；第二层是厚度为1.3～2.1nm的P型SiGe渐变层，该层底部Ge组分是0％，顶部Ge组分是15～25％，掺杂浓度为1～5×1015cm-3；第三层是Ge组分为15～25％，厚度为200～400nm的P型SiGe层，掺杂浓度为0.5～5×1017cm-3，第四层是厚度为8～20nm的P型应变Si层，掺杂浓度为0.5～5×1017cm-3，作为NMOS的沟道；利用湿法腐蚀，刻蚀掉表面的层SiO2；
第四步、利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积一层SiO2，光刻NMOS以外区域，利用化学汽相淀积(CVD)方法，在600～750℃，在PMOS有源区上选择性外延生长三层材料：第一层是厚度为200～400nm的N型Si缓冲层，掺杂浓度为0.5～5×1017cm-3，第二层是厚度为8～20nm的N型SiGe应变层，Ge组分是15～25％，掺杂浓度为0.5～5×1017cm-3，作为PMOS的沟道；第三层是厚度为3～5nm的本征弛豫Si帽层，形成PMOS有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2；
第五步、利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积一层SiO2，光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5～3.5μm的深槽，利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积一层SiO2和一层SiN，将深槽内表面全部覆盖，最后淀积SiO2将深槽内填满，形成深槽隔离；
第六步、光刻场氧区，利用干法刻蚀工艺，在场氧区刻蚀出深度为0.3～0.5μm的浅槽；再利用化学汽相淀积(CVD)方法，在600～800℃，在浅槽内填充SiO2；最后，用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离；
第七步、在300～400℃，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为6～10nm，作为NMOS和PMOS的栅介质，再利用化学汽相淀积(CVD)方法，在600～750℃，在栅介质层上淀积一层厚度为100～500nm的本征Poly-SiGe作为栅电极，Ge组分为10～30％；光刻NMOS与PMOS栅介质与栅多晶，形成栅极；
第八步、光刻NMOS有源区，对NMOS有源区进行N型离子注入，形成掺杂浓度为1～5×1018cm-3的N型轻掺杂源漏结构(N-LDD)区域；光刻PMOS有源区，对PMOS有源区进行P型离子注入，形成掺杂浓度为1～5×1018cm-3的P型轻掺杂源漏结构(P-LDD)区域；
第九步、利用化学汽相淀积(CVD)方法，在600～800℃，在整个衬底上淀积一厚度为3～5nm的SiO2层，用干法刻蚀掉这层SiO2，形成NMOS和PMOS栅极侧墙；
第十步、光刻NMOS有源区，在NMOS有源区进行N型离子注入，自对准生成NMOS的源区、漏区和栅极；光刻PMOS有源区，在PMOS有源区进行N型离子注入，自对准生成PMOS的源区、漏区和栅极；
第十一步、在整个衬底上用化学汽相淀积(CVD)方法，在600～800℃，淀积300～500nm厚的SiO2层；光刻出引线窗口，在整个衬底上溅射一层金属钛(Ti)合金，自对准形成金属硅化物，清洗表面多余的金属，形成NMOS与PMOS电极金属接触；溅射金属，光刻引线，构成导电沟道为22～45nm的CMOS集成器件及电路。
2.根据权利要求1所述的方法，其特征在于，MOS沟道长度取22～45nm。
3.根据权利要求1所述的方法，其特征在于，所述温度根据第三、四、五、六、七、九和十一步中的化学汽相淀积(CVD)工艺温度决定，最高温度≤800℃。
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