CN102751283B - 一种混合晶面应变Si应变SiGe平面BiCMOS集成器件及制备方法 - Google Patents
一种混合晶面应变Si应变SiGe平面BiCMOS集成器件及制备方法 Download PDFInfo
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Abstract
本发明公开了一种混合晶面应变Si应变SiGe平面BiCMOS集成器件及制备方法。其过程为：制备SOI衬底，上层基体材料为（110）晶面，下层基体材料为（100）晶面；衬底片上制备深槽隔离，在双极器件有源区刻蚀深槽，生长N型Si外延，制造常规Si双极晶体管；NMOS器件区域刻蚀出深槽，选择性生长晶面为（100）的应变Si外延层，在该外延层制备应变Si沟道NMOS器件；在PMOS器件有源区，选择性生长晶面为（110）的应变SiGe外延层，在该外延层上制备PMOS器件等；本发明充分利用张应变Si材料电子迁移率高于体Si材料和压应变SiGe材料空穴迁移率高于体Si材料特点，制备出了性能增强的混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路。
Description
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种混合晶面应变Si、应变SiGe平面BiCMOS集成器件及制备方法。
背景技术
在信息技术高度发展的当代，以集成电路为代表的微电子技术是信息技术的关键。集成电路作为人类历史上发展最快、影响最大、应用最广泛的技术，其已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志。
对微电子产业发展产生巨大影响的“摩尔定律”指出：集成电路芯片上的晶体管数目，约每18个月增加1倍，性能也提升1倍；40多年来，世界微电子产业始终按照这条定律不断地向前发展，电路规模已由最初的小规模发展到现在的超大规模；Si材料以其优异的性能，在微电子产业中一直占据着重要的地位，而以Si材料为基础的CMOS集成电路以低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电路领域中占据着主导地位。
随着器件特征尺寸的逐步减小，尤其是进入纳米尺度以后，微电子技术的发展越来越逼近材料、技术、器件的极限，面临着巨大的挑战；当器件特征尺寸缩小到65纳米以后，MOS器件中的短沟效应、强场效应、量子效应、寄生参量的影响、工艺参数涨落等问题对器件泄漏电流、亚阈特性、开态/关态电流等性能的影响越来越突出；而且随着无线移动通信的飞速发展，对器件和集成电路的性能，如频率特性、噪声特性、封装面积、功耗和成本等提出了更高的要求，传统硅基工艺制备的器件和集成电路越来越无法满足新型、高速电子系统的需求。
CMOS集成电路的一个重要性能指标，是NMOS和PMOS器件的驱动能力，而电子和空穴的迁移率分别是决定其驱动能力的关键因素之一；为了提高NMOS器件和PMOS器件的性能进而提高CMOS集成电路的性能，两种载流子的迁移率都应当尽可能地高。
早在上世纪五十年代，就已经研究发现在硅材料上施加应力，会改变电子和空穴的迁移率，从而改变半导体材料上所制备的NMOS和PMOS器件的性能。但电子和空穴并不总是对同种应力做出相同的反应；同时，在相同的晶面上制备NMOS器件和PMOS器件，它们的迁移率并不能同时达到最优。
由于Si材料载流子材料迁移率较低，所以采用SiBiCMOS技术制造的集成电路性能，尤其是频率性能，受到了极大的限制；而对于SiGeBiCMOS技术，虽然双极晶体管采用了SiGeHBT，但是对于制约BiCMOS集成电路频率特性提升的单极器件仍采用SiCMOS，所以这些都限制BiCMOS集成电路性能地进一步提升。
为此，要在不降低一种类型器件的载流子的迁移率的情况下，提高另一种类型器件的载流子的迁移率，本专利提出一种利用应变技术制备CMOS，即混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路的制备。
发明内容
本发明的目的在于提供一种混合晶面应变Si、应变SiGe平面BiCMOS集成器件及制备方法，旨在解决因Si材料载流子材料迁移率较低，制约BiCMOS集成电路频率特性提升的问题。
本发明的目的在于提供一种混合晶面应变Si、应变SiGe平面BiCMOS集成器件，NMOS器件为应变Si平面沟道，PMOS器件为应变SiGe平面沟道，双极器件采用普通Si双极晶体管。
进一步、NMOS器件的导电沟道是张应变Si材料，NMOS器件的导电沟道为平面沟道。
进一步、PMOS器件的导电沟道是压应变SiGe材料，PMOS器件的导电沟道为平面沟道。
进一步、NMOS器件和PMOS器件的晶面不同，其中NMOS器件的晶面为（100），PMOS器件的晶面为（110）。
进一步、PMOS器件采用量子阱结构。
进一步、双极器件采用Si材料制备。
进一步、器件衬底为SOI材料。
本发明的另一目的在于提供一种混合晶面应变Si、应变SiGe平面BiCMOS集成器件的制备方法，该制备方法包括如下步骤：
第一步、选取两片Si片，一块是N型掺杂浓度为1~5×1015cm-3的Si（110）衬底片，作为上层的基体材料，另一块是P型掺杂浓度为1~5×1015cm-3的Si（100）衬底片，作为下层的基体材料；对两片Si片表面进行氧化，氧化层厚度为0.5~1μm，采用化学机械抛光（CMP）工艺对两个氧化层表面进行抛光；
第二步、对上层基体材料中注入氢，并将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100~200nm的Si材料，并在其断裂表面进行化学机械抛光（CMP），形成SOI衬底；
第三步、在衬底表面热氧化一层厚度为300~500nm的SiO2层，光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3~5μm的深槽；利用化学汽相淀积（CVD）的方法，在600～800℃，在深槽内填充SiO2，用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；
第四步、光刻双极器件有源区，利用干法刻蚀工艺，在双极器件有源区，刻蚀出深度为2～3μm的深槽，将中间的氧化层刻透；在双极器件有源区外延生长一层掺杂浓度为1×1016～1×1017cm-3的Si层，厚度为2～3μm，作为集电区；
第五步、光刻集电区接触区，对集电区进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为1×1019～1×1020cm-3的重掺杂集电极；
第六步、在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为1×1018～5×1018cm-3的基区；
第七步、在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为5×1019～5×1020cm-3的重掺杂发射区，在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO2层；
第八步、光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为1.5～2.5μm的深槽，将中间的氧化层刻透；利用化学汽相淀积（CVD）方法，在600～750℃，在（100）晶面衬底的NMOS器件有源区上选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×1015cm-3；第二层是厚度为1.3～2.1μm的P型SiGe渐变层，该层底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为1～5×1015cm-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为0.5～5×1017cm-3，第四层是厚度为8～20nm的P型应变Si层，掺杂浓度为0.5～5×1017cm-3，作为NMOS器件的沟道；利用湿法腐蚀，刻蚀掉表面的层SiO2；
第九步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO2，光刻PMOS器件有源区，利用化学汽相淀积（CVD）方法，在600～750℃，在PMOS器件有源区上选择性外延生长三层材料：第一层是厚度为200～400nm的N型Si缓冲层，掺杂浓度为0.5～5×1017cm-3，第二层是厚度为8～20nm的N型SiGe应变层，Ge组分是15～25%，掺杂浓度为0.5～5×1017cm-3，作为PMOS器件的沟道；第三层是厚度为3～5nm的本征弛豫Si帽层，形成PMOS器件有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2；
第十步、光刻MOS有源区，在300～400℃，在有源区上用原子层化学汽相淀积（ALCVD）的方法淀积HfO2层，厚度为6～10nm，作为MOS器件的栅介质，再利用化学汽相淀积（CVD）方法，在600～750℃，在栅介质层上淀积一层厚度为100～500nm的本征Poly-SiGe作为栅电极，Ge组分为10～30%；光刻MOS器件栅介质与栅多晶，形成栅极；
第十一步、光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为1～5×1018cm-3的N型轻掺杂源漏结构（N-LDD）区域；光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为1～5×1018cm-3的P型轻掺杂源漏结构（P-LDD）区域；
第十二步、利用化学汽相淀积（CVD）方法，在600～800℃，在整个衬底上淀积一厚度为3～5nm的SiO2层，用干法刻蚀掉这层SiO2，形成MOS器件栅极侧墙；
第十三步、光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区、漏区和栅极；光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源区、漏区和栅极；
第十四步、在整个衬底上用化学汽相淀积（CVD）方法，在600～800℃，淀积300～500nm厚的SiO2层；光刻出引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成电极金属接触；溅射金属，光刻引线，构成导电沟道为22～45nm的混合晶面应变Si、应变SiGe平面BiCMOS集成器件。
进一步、沟道长度取22～45nm。
进一步、该制备方法中所涉及的最高温度根据第八步、第九步、第十步、第十二步和第十四步中的化学汽相淀积（CVD）工艺温度决定，最高温度小于等于800℃。
本发明的另一目的在于提供一种混合晶面应变Si、应变SiGe平面BiCMOS集成电路的制备方法，该制备方法包括如下步骤：
步骤1，SOI衬底材料制备的实现方法为：
（1a）选取N型掺杂浓度为1×1015cm-3的Si片，晶面为（110），对其表面进行氧化，氧化层厚度为0.5μm，作为上层的基体材料，并在该基体材料中注入氢；
（1b）选取P型掺杂浓度为1×1015cm-3的Si片，晶面为（100），对其表面进行氧化，氧化层厚度为0.5μm，作为下层的基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面SiO2相对紧贴，置于超高真空环境中在350℃温度下实现键合；
（1e）将键合后的基片温度升高200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构；
步骤2，隔离区制备的实现方法为：
（2a）在衬底表面热氧化一层厚度为300nm的SiO2层；
（2b）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2；
(2d）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；
步骤3，双极器件制备的实现方法为：
（3a）光刻双极器件有源区；
（3b）利用干法刻蚀工艺，在双极器件有源区，刻蚀出深度为2μm的深槽，将中间的氧化层刻透；
（3c）在双极器件有源区外延生长一层掺杂浓度为1×1016cm-3的Si层，厚度为2μm，作为集电区；
（3d）光刻集电区接触区，对集电区进行N型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×1019cm-3的重掺杂集电极；
（3e）在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×1018cm-3的基区；
（3f）在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800℃，退火90min激活杂质，成掺杂浓度为5×1019cm-3的重掺杂发射区，构成双极晶体管；
（3g）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
步骤4，NMOS器件有源区制备的实现方法为：
（4a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2；
（4b）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为1.5μm的深槽，将氧化层刻透；
（4c）利用化学汽相淀积（CVD）的方法，在600℃，在深槽内沿（100）晶面生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为1×1015cm-3；
（4d）利用化学汽相淀积（CVD）的方法，在600℃，P型缓冲层上生长一层厚度为1.3μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为1×1015cm-3；
（4e）利用化学汽相淀积（CVD）的方法，在600℃，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓度为5×1016cm-3；
（4f）利用化学汽相淀积（CVD）方法，在600℃，在SiGe层上生长一层厚度为20nm的应变Si层，掺杂浓度为5×1016cm-3，作为NMOS器件的沟道；
（4g）利用湿法腐蚀，刻蚀掉表面的层SiO2；
步骤5，PMOS器件有源区制备的实现方法为：
（5a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2；
（5b）光刻PMOS器件有源区，利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区生长一层厚度为200nm的N型Si缓冲层，掺杂浓度为5×1016cm-3；
（5c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上生长一层厚度为20nm的P型SiGe层，Ge组分为15%，掺杂浓度为5×1016cm-3；
（5d）利用化学汽相淀积（CVD）的方法，在600℃，在应变SiGe层上生长一层厚度为5nm的本征弛豫Si帽层，形成PMOS器件有源区；
（5e）利用湿法腐蚀，刻蚀掉表面的层SiO2；
步骤6，MOS器件栅极与轻掺杂源漏（LDD）制备的实现方法为：
（6a）光刻MOS有源区，在300℃，在有源区上用原子层化学汽相淀积（ALCVD）的方法淀积HfO2层，厚度为6nm，作为MOS器件的栅介质；
（6b）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一层本征的Poly-SiGe，厚度为100nm，Ge组分为10%；
（6c）光刻MOS器件栅介质与栅多晶，形成栅极；
（6d）光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为1×1018cm-3的N型轻掺杂源漏结构（N-LDD）区域；
（6e）光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为1×1018cm-3的P型轻掺杂源漏结构（P-LDD）区域；
步骤7，MOS器件形成的实现方法为：
（7a）利用化学汽相淀积（CVD）方法，在600℃，在整个衬底上淀积一厚度为3nm的SiO2层；
（7b）利用干法刻蚀工艺，蚀掉这层SiO2，保留MOS器件栅极侧墙；
（7c）光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源、漏区和栅极；
（7d）光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源、漏区和栅极；
步骤8，构成BiCMOS集成电路的实现方法为：
（8a）用化学汽相淀积（CVD）方法，在600℃，在整个衬底上淀积300nm厚的SiO2层；
（8b）光刻引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成器件金属接触；
（8c）溅射金属，光刻引线，分别形成NMOS器件的源电极、栅电极、漏电极和PMOS器件的漏电极、源电极、栅电极，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，最终构成导电沟道为22nm的混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路。
本发明具有如下优点：
1．本发明制备的混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路采用了混合晶面衬底技术，即在同一个衬底片上分布有（100）和（110）这两种晶面，在（100）晶面上电子迁移率最高，而对于空穴，（110）晶面上最高，为（100）晶面上的2.5倍，本发明结合了载流子迁移率同时达到最高的两种晶面，能在不降低一种类型器件的载流子的迁移率的情况下，提高另一种类型器件的载流子的迁移率；
2．本发明制备的混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长张应变Si和压应变SiGe材料，使NMOS器件和PMOS器件频率性能和电流驱动能力等电学性能能够获得同时提升，从而CMOS器件与集成电路性能获得了增强；
3．本发明制备的混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路结构中NMOS和PMOS器件采用了高K值的HfO2作为栅介质，提高了NMOS和PMOS器件的栅控能力，增强了NMOS和PMOS器件的电学性能；
4．本发明制备的混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路结构中PMOS器件为量子阱器件，即应变SiGe沟道层处于Si帽层和体Si层之间，与表面沟道器件相比，该器件能有效地降低沟道界面散射，提高了器件电学特性；同时，量子阱可以使热电子注入栅介质中的问题得到改善，增加了器件和电路的可靠性；
5．本发明制备混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路工艺中，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；
6．本发明制备的混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si和应变SiGe沟道应力，提高集成电路的性能。
附图说明
图1是本发明提供的混合晶面应变Si、应变SiGe平面BiCMOS集成器件制备方法的实现流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例提供了一种混合晶面应变Si、应变SiGe平面BiCMOS集成器件，其特征在于，NMOS器件为应变Si平面沟道，PMOS器件为应变SiGe平面沟道，采用普通Si双极晶体管。
作为本发明实施例的一优化方案，NMOS器件的导电沟道是张应变Si材料，NMOS器件的导电沟道为平面沟道。
作为本发明实施例的一优化方案，PMOS器件的导电沟道是压应变SiGe材料，PMOS器件的导电沟道为平面沟道。
作为本发明实施例的一优化方案，NMOS器件和PMOS器件的晶面不同，其中NMOS器件的晶面为（100），PMOS器件的晶面为（110）。
作为本发明实施例的一优化方案，PMOS器件采用量子阱结构。
作为本发明实施例的一优化方案，双极器件采用Si材料制备。
作为本发明实施例的一优化方案，器件衬底为SOI材料。
以下参照附图1，对本发明混合晶面应变Si、应变SiGe平面BiCMOS集成器件及及电路的制备方法工艺流程作进一步详细描述。
实施例1：制备22nm混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备。
（1a）选取N型掺杂浓度为1×1015cm-3的Si片，晶面为（110），对其表面进行氧化，氧化层厚度为0.5μm，作为上层的基体材料，并在该基体材料中注入氢；
（1b）选取P型掺杂浓度为1×1015cm-3的Si片，晶面为（100），对其表面进行氧化，氧化层厚度为0.5μm，作为下层的基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面SiO2相对紧贴，置于超高真空环境中在350℃温度下实现键合；
（1e）将键合后的基片温度升高200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构。
步骤2，隔离区制备。
（2a）在衬底表面热氧化一层厚度为300nm的SiO2层；
（2b）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2；
(2d）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；
步骤3，双极器件制备。
（3a）光刻双极器件有源区；
（3b）利用干法刻蚀工艺，在双极器件有源区，刻蚀出深度为2μm的深槽，将中间的氧化层刻透；
（3c）在双极器件有源区外延生长一层掺杂浓度为1×1016cm-3的Si层，厚度为2μm，作为集电区；
（3d）光刻集电区接触区，对集电区进行N型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×1019cm-3的重掺杂集电极；
（3e）在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×1018cm-3的基区；
（3f）在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800℃，退火90min激活杂质，成掺杂浓度为5×1019cm-3的重掺杂发射区，构成双极晶体管；
（3g）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层。
步骤4，NMOS器件有源区制备。
（4a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2；
（4b）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为1.5μm的深槽，将氧化层刻透；
（4c）利用化学汽相淀积（CVD）的方法，在600℃，在深槽内沿（100）晶面生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为1×1015cm-3；
（4d）利用化学汽相淀积（CVD）的方法，在600℃，P型缓冲层上生长一层厚度为1.3μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为1×1015cm-3；
（4e）利用化学汽相淀积（CVD）的方法，在600℃，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓度为5×1016cm-3；
（4f）利用化学汽相淀积（CVD）方法，在600℃，在SiGe层上生长一层厚度为20nm的应变Si层，掺杂浓度为5×1016cm-3，作为NMOS器件的沟道；
（4g）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤5，PMOS器件有源区制备。
（5a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2；
（5b）光刻PMOS器件有源区，利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区生长一层厚度为200nm的N型Si缓冲层，掺杂浓度为5×1016cm-3；
（5c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上生长一层厚度为20nm的P型SiGe层，Ge组分为15%，掺杂浓度为5×1016cm-3；
（5d）利用化学汽相淀积（CVD）的方法，在600℃，在应变SiGe层上生长一层厚度为5nm的本征弛豫Si帽层，形成PMOS器件有源区；
（5e）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤6，MOS器件栅极与轻掺杂源漏（LDD）制备。
（6a）光刻MOS有源区，在300℃，在有源区上用原子层化学汽相淀积（ALCVD）的方法淀积HfO2层，厚度为6nm，作为MOS器件的栅介质；
（6b）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一层本征的Poly-SiGe，厚度为100nm，Ge组分为10%；
（6c）光刻MOS器件栅介质与栅多晶，形成栅极；
（6d）光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为1×1018cm-3的N型轻掺杂源漏结构（N-LDD）区域；
（6e）光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为1×1018cm-3的P型轻掺杂源漏结构（P-LDD）区域。
步骤7，MOS器件形成。
（7a）利用化学汽相淀积（CVD）方法，在600℃，在整个衬底上淀积一厚度为3nm的SiO2层；
（7b）利用干法刻蚀工艺，蚀掉这层SiO2，保留MOS器件栅极侧墙；
（7c）光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源、漏区和栅极；
（7d）光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源、漏区和栅极。
步骤8，构成BiCMOS集成电路。
（8a）用化学汽相淀积（CVD）方法，在600℃，在整个衬底上淀积300nm厚的SiO2层；
（8b）光刻引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成MOS器件金属接触；
（8c）溅射金属，光刻引线，分别形成NMOS器件的源电极、栅电极、漏电极和PMOS器件的漏电极、源电极、栅电极，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，最终构成导电沟道为22nm的混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路。
实施例2：制备30nm混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备。
（1a）选取N型掺杂浓度为3×1015cm-3的Si片，晶面为（110），对其表面进行氧化，氧化层厚度为0.75μm，作为上层的基体材料，并在该基体材料中注入氢；
（1b）选取P型掺杂浓度为3×1015cm-3的Si片，晶面为（100），对其表面进行氧化，氧化层厚度为0.75μm，作为下层的基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层有源层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面SiO2相对紧贴，置于超高真空环境中在400℃温度下实现键合；
（1e）将键合后的基片温度升高150℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留150nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构。
步骤2，隔离区制备。
（2a）在衬底表面热氧化一层厚度为400nm的SiO2层；
（2b）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为4μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在700℃，在深槽内填充SiO2；
(2d）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离。
步骤3，双极器件制备。
（3a）光刻双极器件有源区；
（3b）利用干法刻蚀工艺，在双极器件有源区，刻蚀出深度为2.5μm的深槽，将中间的氧化层刻透；
（3c）在双极器件有源区外延生长一层掺杂浓度为5×1016cm-3的Si层，厚度为2.5μm，作为集电区；
（3d）光刻集电区接触区，对集电区进行N型杂质的注入，并在900℃，退火45min激活杂质，形成掺杂浓度为5×1019cm-3的重掺杂集电极；
（3e）在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在900℃，退火45min激活杂质，形成掺杂浓度为3×1018cm-3的基区；
（3f）在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在900℃，退火45min激活杂质，成掺杂浓度为1×1020cm-3的重掺杂发射区，构成双极晶体管；
（3g）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO2层。
步骤4，NMOS器件有源区制备。
（4a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiO2；
（4b）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为2μm的深槽，将氧化层刻透；
（4c）利用化学汽相淀积（CVD）的方法，在700℃，在深槽内沿（100）晶面生长一层厚度为300nm的P型Si缓冲层，掺杂浓度为3×1015cm-3；
（4d）利用化学汽相淀积（CVD）的方法，在700℃，P型缓冲层上生长一层厚度为1.7μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为20%，掺杂浓度为3×1015cm-3；
（4e）利用化学汽相淀积（CVD）的方法，在700℃，在Ge组分梯形分布的SiGe层上生长一层厚度为300nm的P型SiGe层，Ge组分为20％，掺杂浓度为1×1017cm-3；
（4f）利用化学汽相淀积（CVD）方法，在700℃，在SiGe层上生长一层厚度为15nm的应变Si层，掺杂浓度为1×1017cm-3，作为NMOS器件的沟道；
（4g）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤5，PMOS器件有源区制备。
（5a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiO2；
（5b）光刻PMOS器件有源区，利用化学汽相淀积（CVD）的方法，在700℃，在PMOS器件有源区生长一层厚度为300nm的N型Si缓冲层，掺杂浓度为1×1017cm-3；
（5c）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上生长一层厚度为15nm的P型SiGe层，Ge组分为20%，掺杂浓度为1×1017cm-3；
（5d）利用化学汽相淀积（CVD）的方法，在700℃，在应变SiGe层上生长一层厚度为4nm的本征弛豫Si帽层，形成PMOS器件有源区；
（5e）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤6，MOS器件栅极与轻掺杂源漏（LDD）制备。
（6a）光刻MOS有源区，在350℃，在有源区上用原子层化学汽相淀积（ALCVD）的方法淀积HfO2层，厚度为8nm，作为MOS器件的栅介质；
（6b）利用化学汽相淀积（CVD）方法，在700℃，在栅介质层上淀积一层本征的Poly-SiGe，厚度为300nm，Ge组分为20%；
（6c）光刻MOS器件栅介质与栅多晶，形成栅极；
（6d）光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为3×1018cm-3的N型轻掺杂源漏结构（N-LDD）区域；
（6e）光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为3×1018cm-3的P型轻掺杂源漏结构（P-LDD）区域。
步骤7，MOS器件形成。
（7a）利用化学汽相淀积（CVD）方法，在700℃，在整个衬底上淀积一厚度为4nm的SiO2层；
（7b）利用干法刻蚀工艺，蚀掉这层SiO2，保留MOS器件栅极侧墙；
（7c）光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源、漏区和栅极；
（7d）光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源、漏区和栅极。
步骤8，构成BiCMOS集成电路。
（8a）用化学汽相淀积（CVD）方法，在700℃，在整个衬底上淀积400nm厚的SiO2层；
（8b）光刻引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成器件金属接触；
（8c）溅射金属，光刻引线，分别形成NMOS器件的源电极、栅电极、漏电极和PMOS器件的漏电极、源电极、栅电极，以及双极晶体管发射极金属引线、基极金属引线、集电极金属引线，最终构成导电沟道为30nm的混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路。
实施例3：制备45nm混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备。
（1a）选取N型掺杂浓度为5×1015cm-3的Si片，晶面为（110），对其表面进行氧化，氧化层厚度为1μm，作为上层的基体材料，并在该基体材料中注入氢；
（1b）选取P型掺杂浓度为5×1015cm-3的Si片，晶面为（100），对其表面进行氧化，氧化层厚度为1μm，作为下层的基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层层和注入氢后的上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面SiO2相对紧贴，置于超高真空环境中在480℃温度下实现键合；
（1e）将键合后的基片温度升高100℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留200nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构。
步骤2，隔离区制备。
（2a）在衬底表面热氧化一层厚度为500nm的SiO2层；
（2b）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为5μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在800℃，在深槽内填充SiO2；
(2d）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；
（2e）在衬底表面热氧化一层厚度为500nm的SiO2层；
（2f）光刻栓剂器件有源区，外延生长一层掺杂浓度为1×1017cm-3的Si层，厚度为3μm，作为集电区。
步骤3，双极器件制备。
（3a）光刻双极器件有源区；
（3b）利用干法刻蚀工艺，在双极器件有源区，刻蚀出深度为3μm的深槽，将中间的氧化层刻透；
（3c）在双极器件有源区外延生长一层掺杂浓度为1×1017cm-3的Si层，厚度为3μm，作为集电区；
（3d）光刻集电区接触区，对集电区进行N型杂质的注入，并在950℃，退火30min激活杂质，形成掺杂浓度为1×1020cm-3的重掺杂集电极；
（3e）在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在950℃，退火30min激活杂质，形成掺杂浓度为5×1018cm-3的基区；
（3f）在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在950℃，退火30min激活杂质，成掺杂浓度为5×1020cm-3的重掺杂发射区，构成双极晶体管；
（3g）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO2层；
步骤4，NMOS器件有源区制备。
（4a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层SiO2；
（4b）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为2.5μm的深槽，将氧化层刻透；
（4c）利用化学汽相淀积（CVD）的方法，在750℃，在深槽内沿（100）晶面生长一层厚度为400nm的P型Si缓冲层，掺杂浓度为5×1015cm-3；
（4d）利用化学汽相淀积（CVD）的方法，在750℃，P型缓冲层上生长一层厚度为2.1μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为25%，掺杂浓度为5×1015cm-3；
（4e）利用化学汽相淀积（CVD）的方法，在750℃，在Ge组分梯形分布的SiGe层上生长一层厚度为400nm的P型SiGe层，Ge组分为25％，掺杂浓度为5×1017cm-3；
（4f）利用化学汽相淀积（CVD）方法，在750℃，在SiGe层上生长一层厚度为8nm的应变Si层，掺杂浓度为5×1017cm-3，作为NMOS器件的沟道；
（4g）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤5，PMOS器件有源区制备。
（5a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层SiO2；
（5b）光刻PMOS器件有源区，利用化学汽相淀积（CVD）的方法，在750℃，在PMOS器件有源区生长一层厚度为400nm的N型Si缓冲层，掺杂浓度为5×1017cm-3；
（5c）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上生长一层厚度为8nm的P型SiGe层，Ge组分为25％，掺杂浓度为5×1017cm-3；
（5d）利用（CVD）的方法，在750℃，在应变SiGe层上生长一层厚度为3nm的本征弛豫Si帽层，形成PMOS器件有源区；
（5e）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤6，MOS器件栅极与轻掺杂源漏（LDD）制备。
（6a）光刻MOS有源区，在400℃，在有源区上用原子层化学汽相淀积（ALCVD）的方法淀积HfO2层，厚度为10nm，作为MOS器件的栅介质；
（6b）利用化学汽相淀积（CVD）方法，在750℃，在栅介质层上淀积一层本征的Poly-SiGe，厚度为500nm，Ge组分为30%；
（6c）光刻MOS器件栅介质与栅多晶，形成栅极；
（6d）光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为5×1018cm-3的N型轻掺杂源漏结构（N-LDD）区域；
（6e）光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为5×1018cm-3的P型轻掺杂源漏结构（P-LDD）区域。
步骤7，MOS器件形成。
（7a）利用化学汽相淀积（CVD）方法，在800℃，在整个衬底上淀积一厚度为5nm的SiO2层；
（7b）利用干法刻蚀工艺，蚀掉这层SiO2，保留MOS器件栅极侧墙；
（7c）光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源、漏区和栅极；
（7d）光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源、漏区和栅极。
步骤8，构成BiCMOS集成电路。
（8a）用化学汽相淀积（CVD）方法，在800℃，在整个衬底上淀积500nm厚的SiO2层；
（8b）光刻引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成器件金属接触；
（8c）溅射金属，光刻引线，分别形成NMOS器件的源电极、栅电极、漏电极和PMOS器件的漏电极、源电极、栅电极，以及双极晶体管发射极金属引线、基极金属引线、集电极金属引线，最终构成导电沟道为45nm的混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路。
本发明实施例提供的混合晶面应变Si、应变SiGe平面BiCMOS集成器件及制备方法具有如下优点：
1．本发明制备的混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路采用了混合晶面衬底技术，即在同一个衬底片上分布有（100）和（110）这两种晶面，在（100）晶面上电子迁移率最高，而对于空穴，（110）晶面上最高，为（100）晶面上的2.5倍，本发明结合了载流子迁移率同时达到最高的两种晶面，能在不降低一种类型器件的载流子的迁移率的情况下，提高另一种类型器件的载流子的迁移率；
2．本发明制备的混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长张应变Si和压应变SiGe材料，使NMOS器件和PMOS器件频率性能和电流驱动能力等电学性能能够获得同时提升，从而CMOS器件与集成电路性能获得了增强；
3．本发明制备的混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路结构中NMOS和PMOS器件采用了高K值的HfO2作为栅介质，提高了NMOS和PMOS器件的栅控能力，增强了NMOS和PMOS器件的电学性能；
4．本发明制备的混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路结构中PMOS器件为量子阱器件，即应变SiGe沟道层处于Si帽层和体Si层之间，与表面沟道器件相比，该器件能有效地降低沟道界面散射，提高了器件电学特性；同时，量子阱可以使热电子注入栅介质中的问题得到改善，增加了器件和电路的可靠性；
5．本发明制备混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路工艺中，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；
6．本发明制备的混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si和应变SiGe沟道应力，提高集成电路的性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (3)
1.一种混合晶面应变Si、应变SiGe平面BiCMOS集成器件的制备方法，其特征在于，该制备方法包括如下步骤：
第一步、选取两片Si片，一块是N型掺杂浓度为1～5×1015cm-3的Si(110)衬底片，作为上层的基体材料，另一块是P型掺杂浓度为1～5×1015cm-3的Si(100)衬底片，作为下层的基体材料；对两片Si片表面进行氧化，氧化层厚度为0.5～1μm，采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光；
第二步、对上层基体材料中注入氢，并将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100～200nm的Si材料，并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底；
第三步、在衬底表面热氧化一层厚度为300～500nm的SiO2层，光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3～5μm的深槽；利用化学汽相淀积(CVD)的方法，在600～800℃，在深槽内填充SiO2，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；
第四步、光刻双极器件有源区，利用干法刻蚀工艺，在双极器件有源区，刻蚀出深度为2～3μm的深槽，将中间的氧化层刻透；在双极器件外延生长一层掺杂浓度为1×1016～1×1017cm-3的Si层，厚度为2～3μm，作为集电区；
第五步、光刻集电区接触区，对集电区进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为1×1019～1×1020cm-3的重掺杂集电极；
第六步、在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为1×1018～5×1018cm-3的基区；
第七步、在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为5×1019～5×1020cm-3的重掺杂发射区，在衬底表面利用化学汽相淀积(CVD)的方法，在600～800℃，淀积一SiO2层；
第八步、光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为1.5～2.5μm的深槽，将中间的氧化层刻透；利用化学汽相淀积(CVD)方法，在600～750℃，在(100)晶面衬底的NMOS器件有源区上选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×1015cm-3；第二层是厚度为1.3～2.1μm的P型SiGe渐变层，该层底部Ge组分是0％，顶部Ge组分是15～25％，掺杂浓度为1～5×1015cm-3；第三层是Ge组分为15～25％，厚度为200～400nm的P型SiGe层，掺杂浓度为0.5～5×1017cm-3，第四层是厚度为8～20nm的P型应变Si层，掺杂浓度为0.5～5×1017cm-3，作为NMOS器件的沟道；利用湿法腐蚀，刻蚀掉表面的层SiO2；
第九步、利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积一层SiO2，光刻PMOS器件有源区，利用化学汽相淀积(CVD)方法，在600～750℃，在PMOS器件有源区上选择性外延生长三层材料：第一层是厚度为200～400nm的N型Si缓冲层，掺杂浓度为0.5～5×1017cm-3，第二层是厚度为8～20nm的N型SiGe应变层，Ge组分是15～25％，掺杂浓度为0.5～5×1017cm-3，作为PMOS器件的沟道；第三层是厚度为3～5nm的本征弛豫Si帽层，形成PMOS器件有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2；
第十步、光刻MOS有源区，在300～400℃，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为6～10nm，作为NMOS器件和PMOS器件的栅介质，再利用化学汽相淀积(CVD)方法，在600～750℃，在栅介质层上淀积一层厚度为100～500nm的本征Poly-SiGe作为栅电极，Ge组分为10～30％；光刻NMOS和PMOS器件栅介质与栅多晶，形成栅极；
第十一步、光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为1～5×1018cm-3的N型轻掺杂源漏结构(N-LDD)区域；光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为1～5×1018cm-3的P型轻掺杂源漏结构(P-LDD)区域；
第十二步、利用化学汽相淀积(CVD)方法，在600～800℃，在整个衬底上淀积一厚度为3～5nm的SiO2层，用干法刻蚀掉这层SiO2，形成MOS器件栅极侧墙；
第十三步、光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区、漏区和栅极；光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源区、漏区和栅极；
第十四步、在整个衬底上用化学汽相淀积(CVD)方法，在600～800℃，淀积300～500nm厚的SiO2层；光刻出引线窗口，在整个衬底上溅射一层金属钛(Ti)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成器件电极金属接触；溅射金属，光刻引线，构成导电沟道为22～45nm的混合晶面应变Si、应变SiGe平面BiCMOS集成器件。
2.根据权利要求1所述的方法，其特征在于，NMOS器件和PMOS器件沟道长度取22～45nm。
3.一种混合晶面应变Si、应变SiGe平面BiCMOS集成电路的制备方法，其特征在于，该制备方法包括如下步骤：
步骤1，SOI衬底材料制备的实现方法为：
(1a)选取N型掺杂浓度为1×1015cm-3的Si片，晶面为(110)，对其表面进行氧化，氧化层厚度为0.5μm，作为上层的基体材料，并在该基体材料中注入氢；
(1b)选取P型掺杂浓度为1×1015cm-3的Si片，晶面为(100)，对其表面进行氧化，氧化层厚度为0.5μm，作为下层的基体材料；
(1c)采用化学机械抛光(CMP)工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
(1d)将抛光处理后的下层和上层基体材料表面SiO2相对紧贴，置于超高真空环境中在350℃温度下实现键合；
(1e)将键合后的基片温度升高200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100nm的Si材料，并在该断裂表面进行化学机械抛光，形成SOI结构；
步骤2，隔离区制备的实现方法为：
(2a)在衬底表面热氧化一层厚度为300nm的SiO2层；
(2b)光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3μm的深槽；
(2c)利用化学汽相淀积(CVD)方法，在600℃，在深槽内填充SiO2；
(2d)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；
步骤3，双极器件制备的实现方法为：
(3a)光刻双极器件有源区；
(3b)利用干法刻蚀工艺，在双极器件有源区，刻蚀出深度为2μm的深槽，将中间的氧化层刻透；
(3c)在双极器件有源区外延生长一层掺杂浓度为1×1016cm-3的Si层，厚度为2μm，作为集电区；
(3d)光刻集电区接触区，对集电区进行N型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×1019cm-3的重掺杂集电极；
(3e)在衬底表面热氧化一SiO2层，光刻基区，对基区进行P型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×1018cm-3的基区；
(3f)在衬底表面热氧化一SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800℃，退火90min激活杂质，成掺杂浓度为5×1019cm-3的重掺杂发射区，构成双极晶体管；
(3g)在衬底表面利用化学汽相淀积(CVD)的方法，在600℃，淀积一SiO2层；
步骤4，NMOS器件有源区制备的实现方法为：
(4a)利用化学汽相淀积(CVD)方法，在600℃，在衬底表面淀积一层SiO2；
(4b)光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为1.5μm的深槽，将氧化层刻透；
(4c)利用化学汽相淀积(CVD)的方法，在600℃，在深槽内沿(100)晶面生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为1×1015cm-3；
(4d)利用化学汽相淀积(CVD)的方法，在600℃，P型缓冲层上生长一层厚度为1.3μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0％，顶部为15％，掺杂浓度为1×1015cm-3；
(4e)利用CVD的方法，在600℃，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓度为5×1016cm-3；
(4f)利用化学汽相淀积(CVD)方法，在600℃，在SiGe层上生长一层厚度为20nm的应变Si层，掺杂浓度为5×1016cm-3，作为NMOS器件的沟道；
(4g)利用湿法腐蚀，刻蚀掉表面的层SiO2；
步骤5，PMOS器件有源区制备的实现方法为：
(5a)利用化学汽相淀积(CVD)方法，在600℃，在衬底表面淀积一层SiO2；
(5b)光刻PMOS器件有源区，利用化学汽相淀积(CVD)的方法，在600℃，在PMOS器件有源区生长一层厚度为200nm的N型Si缓冲层，掺杂浓度为5×1016cm-3；
(5c)利用化学汽相淀积(CVD)的方法，在600℃，在Si缓冲层上生长一层厚度为20nm的P型SiGe层，Ge组分为15％，掺杂浓度为5×1016cm-3；
(5d)利用化学汽相淀积(CVD)的方法，在600℃，在应变SiGe层上生长一层厚度为5nm的本征弛豫Si帽层，形成PMOS器件有源区；
(5e)利用湿法腐蚀，刻蚀掉表面的层SiO2；
步骤6，MOS器件栅极与轻掺杂源漏(LDD)制备的实现方法为：
(6a)光刻MOS有源区，在300℃，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为6nm，作为MOS器件的栅介质；
(6b)利用化学汽相淀积(CVD)方法，在600℃，在栅介质层上淀积一层本征的Poly-SiGe，厚度为100nm，Ge组分为10％；
(6c)光刻MOS器件栅介质与栅多晶，形成栅极；
(6d)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为1×1018cm-3的N型轻掺杂源漏结构(N-LDD)区域；
(6e)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为1×1018cm-3的P型轻掺杂源漏结构(P-LDD)区域；
步骤7，MOS器件形成的实现方法为：
(7a)利用化学汽相淀积(CVD)方法，在600℃，在整个衬底上淀积一厚度为3nm的SiO2层；
(7b)利用干法刻蚀工艺，蚀掉这层SiO2，保留MOS器件栅极侧墙；
(7c)光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源、漏区和栅极；
(7d)光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源、漏区和栅极；
步骤8，构成BiCMOS集成电路的实现方法为：
(8a)用化学汽相淀积(CVD)方法，在600℃，在整个衬底上淀积300nm厚的SiO2层；
(8b)光刻引线窗口，在整个衬底上溅射一层金属钛(Ti)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成器件金属接触；
(8c)溅射金属，光刻引线，分别形成NMOS器件的源电极、栅电极、漏电极和PMOS器件的漏电极、源电极、栅电极，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，最终构成导电沟道为22nm的混合晶面应变Si、应变SiGe平面BiCMOS集成器件及电路。
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