CN108365002B - 具有ⅲ-ⅴ族材料有源区和渐变栅极电介质的半导体器件 - Google Patents

具有ⅲ-ⅴ族材料有源区和渐变栅极电介质的半导体器件 Download PDF

Info

Publication number
CN108365002B
CN108365002B CN201810413954.3A CN201810413954A CN108365002B CN 108365002 B CN108365002 B CN 108365002B CN 201810413954 A CN201810413954 A CN 201810413954A CN 108365002 B CN108365002 B CN 108365002B
Authority
CN
China
Prior art keywords
gate electrode
gate
dielectric
adjacent
gate dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810413954.3A
Other languages
English (en)
Other versions
CN108365002A (zh
Inventor
G·杜威
M·拉多萨夫列维奇
R·皮拉里塞泰
M·V·梅茨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Priority to CN201810413954.3A priority Critical patent/CN108365002B/zh
Publication of CN108365002A publication Critical patent/CN108365002A/zh
Application granted granted Critical
Publication of CN108365002B publication Critical patent/CN108365002B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155—Comprising only semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66469—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with one- or zero-dimensional channel, e.g. quantum wire field-effect transistors, in-plane gate transistors [IPG], single electron transistors [SET], Coulomb blockade transistors, striped channel transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明描述了具有Ⅲ‑Ⅴ族材料有源区和渐变栅极电介质的半导体器件以及制造这种器件的方法。在示例中，半导体器件包括设置在衬底上方的Ⅲ‑Ⅴ族材料沟道区。栅极叠置体设置在所述Ⅲ‑Ⅴ族材料沟道区上。所述栅极叠置体包括直接设置在Ⅲ‑Ⅴ材料沟道区与栅极电极之间的渐变高k栅极电介质层。所述渐变高k栅极电介质层在邻近所述Ⅲ‑Ⅴ材料沟道区处具有较低的介电常数，并且在邻近所述栅极电极处具有较高的介电常数。源极区/漏极区设置在所述栅极叠置体的任一侧上。

Description

具有Ⅲ-Ⅴ族材料有源区和渐变栅极电介质的半导体器件
本申请为分案申请，其原申请的申请日是2013年9月27日，申请号为201380079113.9，发明名称为“具有Ⅲ-Ⅴ族材料有源区和渐变栅极电介质的半导体器件”。
技术领域
本发明的实施例涉及半导体器件领域，并且具体来说，涉及具有Ⅲ-Ⅴ族材料有源区和渐变栅极电介质的非平面半导体器件。
背景技术
对于过去的几十年，集成电路中的缩放特征已经成为了日益增长的半导体产业背后的驱动力。缩放成越来越小的特征实现了功能单元在半导体芯片的有限基面板上的密度增大。例如，缩小的晶体管尺寸允许在芯片上并入的存储器器件的数量增大，从而向产品的制造提供增大的容量。然而，对不断增大的容量的驱动并非不存在问题。优化每个器件的性能的必要性变得越来越重要。
在外延生长的半导体异质结构中(例如在Ⅲ-Ⅴ族材料系统中)形成的半导体器件由于有效质量低以及杂质散射减少而在晶体管沟道中提供了特别高的载流子迁移率。这种器件提供了高的驱动电流性能并且对于未来的低功率、高速逻辑应用看似是有前景的。然而，在基于Ⅲ-Ⅴ族材料的器件领域仍然需要显著的改进。
另外，在集成电路器件的制造中，随着器件尺寸持续缩小，多栅极晶体管(例如三栅极晶体管)已经变得越来越占据主导地位。已经尝试了许多不同的技术来减少这种晶体管的结泄漏。然而，在结泄漏抑制的领域中仍然需要显著的改进。
附图说明
图1A示出了具有Ⅲ-Ⅴ族材料有源区和包覆层的栅极全包围非平面半导体器件的部分的截面图。
图1B示出了根据本发明的实施例的具有Ⅲ-Ⅴ族材料有源区和直接位于其上的渐变高k栅极电介质层的栅极全包围非平面半导体器件的部分的截面图。
图2A是根据本发明的实施例的作为TaAlOx电介质层的Al掺入的百分比的函数的介电常数的曲线图。
图2B是作为TaSiOx电介质层的Vg(以伏特为单位)的函数的C/A(以F/cm2为单位)的曲线图。
图2C是根据本发明的实施例的作为TaAlOx电介质层的Vg(以伏特为单位)的函数的C/A(以F/cm2为单位)的曲线图。
图3A-3E示出了根据本发明的实施例的表示在制造具有带有渐变栅极电介质的Ⅲ-Ⅴ族材料有源区的非平面半导体器件的方法中的各种操作的截面图。
图4示出了根据本发明的实施例的具有带有渐变栅极电介质的Ⅲ-Ⅴ族材料有源区的非平面半导体器件的倾斜视图。
图5A示出了根据本发明的实施例的具有渐变栅极电介质的基于纳米线的半导体结构的三维截面图。
图5B示出了根据本发明的实施例的沿着a-a’轴所截取的图5A的基于纳米线的半导体结构的截面沟道视图。
图5C示出了根据本发明的实施例的沿着b-b’轴所截取的图5A的基于纳米线的半导体结构的截面间隔体视图。
图6示出了根据本发明的一个实施方式的计算设备。
具体实施方式
描述了具有Ⅲ-Ⅴ族材料有源区和渐变栅极电介质的半导体器件以及制造这种器件的方法。在以下描述中，阐述了许多具体细节，例如具体的集成和材料机制，从而提供对本发明的实施例的透彻理解。对本领域技术人员显而易见的是，可以在不具有这些具体细节的情况下实践本发明的实施例。在其它实例中，并未详细描述诸如集成电路设计布局的公知的特征，以免不必要地使本发明的实施例难以理解。此外，应当理解，附图中所示的各个实施例是说明性的表示，并且不一定是按比例绘制的。
本文中所描述的一个或多个实施例涉及半导体器件，例如具有带有渐变栅极电介质的Ⅲ-Ⅴ族材料有源区的非平面半导体器件。具体来说，描述了用于Ⅲ-Ⅴ族材料非平面晶体管的渐变的氧化/钝化特征。实施例可以涵盖用于制造具有以下特征中的一个或多个特征的器件的方法：渐变栅极氧化物、Ⅲ-Ⅴ材料沟道、高k栅极电介质、高迁移率沟道区、低关断状态泄漏、为获得高μeff而渐变的氧化物、以及可以适用于基于非硅沟道构造的晶体管(例如金属氧化物半导体场效应晶体管(MOSFET))。在实施例中，提供了各种方法以用于实现为获得高迁移率沟道上的高质量氧化物而渐变的介电常数。
为了为本文中所描述的一个或多个实施例提供大致的背景，相关器件的过去的架构可以包括或引起在基于Ⅲ-Ⅴ材料的晶体管中的泄漏路径。泄漏路径可以位于栅极电极下方并穿过较大带隙的底部阻挡体，因为较大带隙的材料与同质高k栅极电介质接触并且可能不与这种电介质兼容。与高k栅极电介质的这种接触可能导致大密度的界面陷阱并允许器件的栅极控制的外部的传导路径，由此限制了Ⅲ-Ⅴ晶体管的关断状态的泄漏。这种问题可能在非平面晶体管结构中被加强。
为了为本文中所描述的一个或多个实施例提供更加具体的背景，直接在沟道区上并且尤其在具有新颖沟道材料(例如Ⅲ-Ⅴ和Ge)的薄主体、栅极全包围的架构中制造栅极电介质对于实现高性能、良好控制的晶体管是具有挑战性的，却是不可或缺的。当沟道迁移率高并且氧化物的介电常数大时，由于电介质与沟道区之间的声子散射而能够导致迁移率大大降低。沟道区的迁移率越高并且氧化物的介电常数越高，迁移率降低可能越严重。然而，对于持续的缩放和性能提高，这两者都是需要的。因此，本文中所描述的一个或多个实施例针对新的电介质组合，该新的电介质组合使介电常数从靠近沟道界面的低值渐变到远离沟道界面的非常高的值，由此实现薄的EOT和高的有效介电常数。然而，介电常数在靠近交互最强烈的沟道处保持最小值，从而提升了整体迁移率和氧化物质量两者，并保持了对高性能的极度缩放的晶体管的良好沟道控制。
根据本发明的实施例，随后使电介质材料层渐变以使得介电常数在靠近沟道区处是低的并且在靠近金属栅极处是高的，从而在高迁移率材料系统中实现较高迁移率沟道而不牺牲栅极控制或电荷。在一个这种示例中，改进的氧化物-Ⅲ-Ⅴ沟道特性被证明为超过当前最先进的技术。在一个实施例中，保持整体氧化物厚度(电荷)，但是通过引入三元氧化物(例如，TaAlOx作为示例)实现了连续的介电常数渐变，其中，使Ta和Al的水平渐变导致介电常数在沟道-氧化物界面处为低，到金属氧化物界面处为高。在实施例中，所产生的晶体管由于电介质渐变而具有沟道界面处的提高的Dit、以及提高的迁移率。三元氧化物还可以实现在栅极区中设计介电常数的自由。
作为常规方法的示例，图1A示出了具有Ⅲ-Ⅴ族材料有源区和位于其上的包覆层的栅极全包围非平面半导体器件100的部分的截面图。参考图1A，InGaAs沟道106具有设置于其上的InP包覆层107。同质TaSiOx栅极电介质122和金属栅极124组成了设置在InGaAs沟道106/InP包覆层107配对上的栅极叠置体。对于图1A中示出的示例，在下文中描述了所述示例的实验细节，对于这种栅极全包围器件仍然存在关于如下问题的挑战(1)Dit仍然高于Si-HfO2，以及(2)在TaSiOx直接形成于InGaAs上的情况下的30-60％的迁移率损失(即，需要阻挡的包覆层)。
与图1A相比，作为没有包覆层的器件的示例，图1B示出了根据本发明的实施例的具有Ⅲ-Ⅴ族材料有源区和直接位于其上的渐变高k栅极电介质层的栅极全包围非平面半导体器件200的部分的截面图。具体来说，半导体器件200包括被由TaAlOx栅极电介质220和金属栅极电极224组成的栅极叠置体包围的Ⅲ-Ⅴ材料沟道区206(此处的示例性实施例是栅极全包围InGaAs)。在一个实施例中，随后，使新的电介质(TaAlOx)直接位于器件200的栅极与沟道之间。在实施例中，在TaAlOx栅极电介质层220内使Al和Ta的比率渐变，从而在沟道界面处提供大约为8的较低的介电常数(例如，Al成分高)，而在金属栅极界面处通过增加Ta含量使Al和Ta的比率渐变为较高的介电常数(大约为21，以及甚至高达30)。实施例还可以或作为替代包括电介质的各种组合的渐变材料(例如，LaAlOx、TiAlOx、HfAlOx、ZrAlOx、等等)。在实施例中，这种布置的优点包括但不限于：(1)具有高Al％的较低的K和较好的界面性质，以提供较高的迁移率，(2)可容易渐变的介电常数(例如，从8到21)，以在不使用中间InP包覆层的情况下实现薄的EOT和高的迁移率。在另一个实施例中，用在整个膜中渐变的Si来替代上述铝成分，例如TiSiOx的渐变层。
随后，本文中所描述的一个或多个实施例实现了在不需要包覆层的情况下电介质在沟道导线材料上的直接生长。这允许对较小的尺寸的制造，例如，薄的导线。在实施例中，通过使电介质层渐变，实现了膜成分的平滑的渐变过渡，其中，以非阶梯式的方式发生电介质的变化。在实施例中，大约每2-3埃的沉积材料可以在渐变电介质层中产生2倍的增量。
随后，再次参考图1B，在实施例中，渐变高k栅极电介质层220由MAlOx组成，MAlOx在邻近Ⅲ-Ⅴ材料沟道区处具有较高的铝浓度并且在邻近栅极电极处具有较低的铝浓度。M是例如但不限于Ta、Zr、Hf、Gd、La、或Ti等金属。在一个实施例中，M是Ta，较低的介电常数大约为8，并且较高的介电常数大约为21。在一个实施例中，渐变高k栅极电介质层具有大约在2纳米-3.5纳米范围内的厚度。在一个实施例中，Ⅲ-Ⅴ材料沟道区由InGaAs组成，渐变高k栅极电介质层由TaAlOx组成，并且栅极电极是金属栅极电极。在实施例中，通过原子层沉积(ALD)形成TaAlOx，其中，通过三甲基铝(TMA)或Et2MeAl来输送Al，并且通过TaCl5或Ta乙醇盐来输送Ta。在一个实施例中，TaAlOx的形成被有效地视为将Al原子插入到Ta2O5中的某些O位置中。在实施例中，在渐变电介质中需要铝，但可以用Zr、Hf、Gd、La、或Ti来替代Ta。
图2A是根据本发明的实施例的作为TaAlOx电介质层的Al掺入的百分比的函数的介电常数的曲线图150。参考曲线图150，通过增加氧化物中的Ta含量使介电常数大约从8渐变到20。在界面处的较低的介电常数减少了由强的氧化物键(高K氧化物)引起的光学声子散射并且导致沟道中的迁移率提高。
图2B是作为TaSiOx电介质层的Vg(以伏特为单位)的函数的C/A(以F/cm2为单位)的曲线图160。相比之下，图2C是根据本发明的实施例的作为TaAlOx电介质层的Vg(以伏特为单位)的函数的C/A(以F/cm2为单位)的曲线图170。结合在一起参考曲线图160和170，除了在不需要依靠双层氧化物的情况下实现了迁移率提高以外，TaAlOx-Ⅲ-Ⅴ界面的氧化物质量相对于现有技术的TaSiOx的氧化物质量得到提高。C-V曲线示出了TaAlOx电介质的与TaSiOx相比减小的频率分散。提高的氧化物特性能够提供提高的迁移率和沟道控制。
在一方面，提供了制造具有渐变高k栅极电介质层的基于Ⅲ-Ⅴ族材料的半导体结构的方法。例如，图3A-图3E示出了根据本发明的实施例的表示在制造具有带有渐变栅极电介质的Ⅲ-Ⅴ族材料有源区的非平面半导体器件的方法中的各种操作的截面图。要理解的是，图3A-图3E中类似的附图标记可以是如结合图1B所描述的标记。
参考图3A，在衬底302上方形成底部阻挡层328。随后在底部阻挡层328上形成Ⅲ-Ⅴ材料层并且将Ⅲ-Ⅴ材料层图案化以形成具有沟道区308的三维材料体206。替代地，可以在如下文中结合图3C所描述的形成沟槽之后或期间形成Ⅲ-Ⅴ材料层。
参考图3B，在三维材料体206上方(或者如果尚未被图案化，则在Ⅲ-Ⅴ材料层上方)形成异质结构390，其可以包括顶部阻挡层326以及源极和漏极材料区310。
参考图3C，在异质结构390中形成沟槽312，并且使沟槽312部分地形成到底部阻挡层328中，从而暴露沟道区308。在实施例中，通过干法蚀刻工艺或湿法蚀刻工艺来形成沟槽312。
参考图3D，在沟槽312中并包围沟道区308形成渐变电介质层220。随后，参考图3E，在渐变电介质层220上形成栅极电极224。
因此，图3E示出了根据本发明的实施例的具有带有渐变栅极电介质层的Ⅲ-Ⅴ族材料有源区的非平面半导体器件300的截面图。再次参考图3E，半导体器件300包括设置在衬底302上方的异质结构304。异质结构304包括具有沟道区308的三维Ⅲ-Ⅴ族材料体206。源极和漏极材料区310设置在三维Ⅲ-Ⅴ族材料体206上方。沟槽设置在源极和漏极材料区310中，从而将源极区314与漏极区316分开，并暴露沟道区308的至少一部分。栅极叠置体318设置在沟槽中和沟道区308的暴露的部分上。栅极叠置体218包括渐变电介质层220和栅极电极224。尽管被描绘为T形，但栅极电极224反而可以对T部分进行修整以减小电容效应。要理解的是，如在图3E中所描绘的，栅极叠置体318包括沟道区308下方的部分。
再次参考图3E，在实施例中，异质结构304还包括设置在源极和漏极材料区310与三维Ⅲ-Ⅴ族材料体206之间的顶部阻挡层326(在图3E中通过虚线示出)。沟槽还设置在顶部阻挡层326中。在实施例中，异质结构304还包括设置在衬底302与三维Ⅲ-Ⅴ族材料体206之间的底部阻挡层328。在一个这种实施例中，沟槽还部分地设置在底部阻挡层328中，从而完全暴露了沟道区308。在该实施例中，如在图3E中所指示的，栅极叠置体318完全包围沟道区308。
衬底302可以由适合于半导体器件制造的材料组成。在一个实施例中，衬底302是由可以包括但不限于硅、锗、硅-锗或Ⅲ-Ⅴ复合半导体材料的单晶材料组成的体衬底。在另一个实施例中，衬底302包括具有顶部外延层的体层。在具体实施例中，体层由可以包括但不限于硅、锗、硅-锗、Ⅲ-Ⅴ复合半导体材料或石英的单晶材料组成，而顶部外延层由可以包括但不限于硅、锗、硅-锗或Ⅲ-Ⅴ复合半导体材料的单晶层组成。在另一个实施例中，衬底302在位于下部体层上方的中间绝缘体层上包括顶部外延层。顶部外延层由可以包括但不限于硅(例如，用于形成绝缘体上硅(SOI)半导体衬底)、锗、硅-锗或Ⅲ-Ⅴ复合半导体材料的单晶层组成。绝缘体层由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成。下部体层由可以包括但不限于硅、锗、硅-锗、Ⅲ-Ⅴ复合半导体材料或石英的单晶组成。衬底302还可以包括掺杂剂杂质原子。
异质结构304包括一个或多个晶体半导体层的叠置体，例如具有设置在其上的底部阻挡层328的复合缓冲层(未示出)。复合缓冲层可以由适于提供具体的晶格结构的晶体材料组成，在该晶格结构上可以形成具有可忽略的位错的底部阻挡层。例如，根据本发明的实施例，复合缓冲层用于通过晶格常数的梯度来使半导体异质结构304的暴露的生长面从衬底302的晶格结构变化为对其上的高质量、低缺陷层的外延生长更兼容的晶格结构。在一个实施例中，复合缓冲层起作用以提供对外延生长更适合的晶格常数，替代衬底302的不兼容的晶格常数。在实施例中，衬底302由单晶硅组成，并且复合缓冲层渐变成由具有大约1微米的厚度的InAlAs层组成的底部阻挡层。在替代的实施例中，省略了复合缓冲层，因为衬底302的晶格常数适合于用于量子阱半导体器件的底部阻挡层328的生长。
底部阻挡层328可以由适合于对在其上形成的量子阱中的波函数进行限制的材料组成。根据本发明的实施例，底部阻挡层328具有适当地与复合缓冲层的顶部晶格常数相匹配的晶格常数，例如，晶格常数足够相似从而使底部阻挡层328中的位错形成是可忽略的。在一个实施例中，底部阻挡层328由具有大约10纳米厚度的大约In0.65Al0.35As的层组成。在具体实施例中，由大约In0.65Al0.35As的层组成的底部阻挡层328用于N型半导体器件中的量子限制。在另一个实施例中，底部阻挡层328由具有大约10纳米厚度的大约In0.65Al0.35Sb的层组成。在具体实施例中，由大约In0.65Al0.35Sb的层组成的底部阻挡层328用于P型半导体器件中的量子限制。
三维Ⅲ-Ⅴ族材料体206可以由具有低电阻的适合于传播波函数的材料组成。根据本发明的实施例，三维Ⅲ-Ⅴ族材料体206具有适当地与异质结构304的底部阻挡层328的晶格常数相匹配的晶格常数，例如，晶格常数足够相似从而使三维Ⅲ-Ⅴ族材料体206中的位错形成是可忽略的。在实施例中，三维Ⅲ-Ⅴ族材料体206由III族元素(例如，硼、铝、镓或铟)和V族元素(例如，氮、磷、砷或锑)组成。在一个实施例中，三维Ⅲ-Ⅴ族材料体206由InAs、InSb、或InGaAs组成。三维Ⅲ-Ⅴ族材料体206可以具有适合于传播波函数的相当大部分的厚度，例如，适合于抑制波函数的重要部分进入异质结构304的底部阻挡层328或形成在三维Ⅲ-Ⅴ族材料体206上的顶部阻挡层(例如，阻挡层326)。在实施例中，三维Ⅲ-Ⅴ族材料体206具有大约在50埃-100埃范围内的厚度(高度)。宽度(考虑如图所示的页面的尺寸)可以具有大约相同的尺寸，从而提供三维导线型的特征。
顶部阻挡层326可以由适合于限制在其下方形成的Ⅲ-Ⅴ材料体/沟道区中的波函数的材料组成。根据本发明的实施例，顶部阻挡层326具有适当地与沟道区206的晶格常数相匹配的晶格常数，例如，晶格常数足够相似从而使顶部阻挡层326中的位错形成是可忽略的。在一个实施例中，顶部阻挡层326由例如但不限于N型InGaAs的材料层组成。源极和漏极材料区310可以是掺杂的Ⅲ-Ⅴ族材料区，这种较重掺杂的结构由与顶部阻挡层326相同或相似的材料形成。在其它实施例中，除了掺杂差异以外，源极和漏极材料区310的成分与顶部阻挡层326的材料不同。
半导体器件200或300可以是包含栅极、沟道区和一对源极/漏极区的半导体器件。在实施例中，半导体器件200或300是例如但不限于MOS-FET或微机电系统(MEMS)。在一个实施例中，半导体器件200或300是平面的或三维的MOS-FET并且是隔离的器件或者是多个嵌套器件中的一个。如对于典型集成电路将意识到的，可以在单个衬底上制造N沟道和P沟道晶体管两者以形成CMOS集成电路。此外，可以制造附加的互连布线从而将这种器件集成到集成电路中。
上述器件能够被视为基于沟槽的器件，其中，栅极包围Ⅲ-Ⅴ材料层的叠置体的沟槽内的沟道区。然而，其它器件可以包括突出的Ⅲ-Ⅴ沟道区，例如在三栅极MOS-FET或基于FIN-FET的MOS-FET中。例如，图4示出了根据本发明的实施例的具有带有渐变栅极电介质的Ⅲ-Ⅴ族材料有源区的非平面半导体器件的倾斜视图。
参考图4，半导体器件400包括设置在衬底302上方的异质结构404。异质结构404包括底部阻挡层328。具有沟道区308的三维Ⅲ-Ⅴ族材料体206设置在底部阻挡层328上方。栅极叠置体318被设置为包围沟道区308的至少一部分。在实施例中，从图4的视角不能观察到，栅极叠置体完全包围沟道区308。栅极叠置体318包括栅极电极224和渐变的栅极电介质层220。栅极叠置体还可以包括电介质间隔体460。
可以在未被栅极叠置体318包围的三维Ⅲ-Ⅴ族材料体206的部分中或上形成源极和漏极区314/316。此外，顶部阻挡层也可以包括在这些区域中。同样，可以包括隔离区470。尽管在图4中被描绘为与底部阻挡层328的底部稍对齐，但应当理解，隔离区470的深度可以变化。同样，尽管在图4中被描绘为与底部阻挡层328的顶部稍对齐，但应当理解，隔离区470的高度可以变化。还应当理解，图4中类似的附图标记可以是结合图1B和图3A-图3E所描述的。
在另一方面，图5A示出了根据本发明的实施例的具有渐变栅极电介质的基于Ⅲ-Ⅴ族材料纳米线的半导体结构的三维截面图。图5B示出了如沿着a-a’轴所截取的图5A的基于Ⅲ-Ⅴ族材料纳米线的半导体结构的截面沟道视图。图5C示出了如沿着b-b’轴所截取的图5A的基于Ⅲ-Ⅴ族材料纳米线的半导体结构的截面间隔体视图。
参考图5A，半导体器件500包括设置在衬底302上方的一个或多个垂直叠置的Ⅲ-Ⅴ族材料纳米线(550组)。本文中的实施例针对单线(这是指纳米线！)器件和多线器件两者。作为示例，出于说明性目的而示出了具有纳米线550A、550B和550C的基于三个纳米线的器件。为了便于描述，纳米线550A被用作描述聚焦于纳米线中的仅一条纳米线的示例。应当理解，在描述了一条纳米线的属性的情况下，对于纳米线中的每条纳米线，基于多条纳米线的实施例可以具有相同的属性。
至少第一纳米线550A包括Ⅲ-Ⅴ族材料沟道区308。Ⅲ-Ⅴ族材料沟道区208具有长度(L)。参考图5B，Ⅲ-Ⅴ族材料沟道区308还具有正交于长度(L)的周长。参考图5A和图5B两者，栅极电极叠置体318包围每条纳米线550的沟道区中的每个沟道区(包括Ⅲ-Ⅴ族材料沟道区308)的整个周长。栅极电极叠置体318包括栅极电极以及设置在沟道区与栅极电极之间的渐变栅极电介质层(未单独示出)。Ⅲ-Ⅴ族材料沟道区308和附加的纳米线550B和550C的沟道区是分立的，因为它们在没有任何中间材料(例如下层衬底材料或上覆沟道制造材料)的情况下完全被栅极电极叠置体318包围。因此，在具有多条纳米线550的实施例中，如图5B中所描绘的，纳米线的沟道区相对于彼此也是分立的。参考图5A-图5C，底部阻挡层328设置在衬底302上方。底部阻挡层328还设置在一条或多条纳米线550下方。在实施例中，如图5B中所描绘的，Ⅲ-Ⅴ族材料沟道区308完全被栅极电极318包围。
再次参考图5A，纳米线550中的每条纳米线还包括设置在沟道区的任一侧上(包括在Ⅲ-Ⅴ族材料沟道区308的任一侧上)的纳米线中或纳米线上的源极区314和漏极区316。在实施例中，源极区和漏极区314/316是嵌入式源极区和漏极区，例如，去除纳米线的至少一部分并用源极/漏极材料区来替代该部分。然而，在另一个实施例中，源极区和漏极区314/316由一条或多条纳米线550的部分组成或者至少包括一条或多条纳米线550的部分。
一对接触部570设置在源极区/漏极区314/316上方。在实施例中，半导体器件500还包括一对间隔体540。间隔体540设置在栅极电极叠置体318与这一对接触部570之间。如上所述，在至少若干实施例中，沟道区和源极区/漏极区被制成分立的。然而，并不是纳米线550的所有区域都需要被制成或者甚至可以被制成分立的。例如，参考图5C，纳米线550A-550C在间隔体540下方的位置处并不是分立的。在一个实施例中，纳米线550A-550C的叠置体具有位于它们之间的中间半导体材料580。在一个实施例中，底部纳米线550A仍然与底部缓冲层328的部分接触，底部缓冲层328在其它情况下凹陷以用于形成栅极叠置体318(图5B)。因此，在实施例中，位于间隔体540中的一个或两个间隔体下方的多条垂直叠置的纳米线550的一部分不是分立的。
要理解的是，图5A-图5C的类似的附图标记可以是如结合图1B、图3A-图3E和图4所描述的。同样，尽管上述器件500是针对单个器件，但也可以形成CMOS架构以包括设置在相同衬底上或相同衬底上方的NMOS和PMOS基于纳米线的器件。在实施例中，纳米线550可以按照线状或带状来设置尺寸，并且可以具有方形角或圆角。
上述一个或多个实施例的优点可以包括以下优点中的一个或多个：(1)对于沟道区处提高的较好迁移率的较低介电常数和具有高Al％的较好界面性质，(2)介电常数可容易地从8渐变到21以在未使用诸如InP之类的包覆层的情况下实现薄的EOT和高迁移率，以及(3)实现了摩尔定律的延伸或提高了CMOS晶体管的性能。一种益处可以包括实现高迁移率、高度缩放的晶体管并且用于延续摩尔定律和用于高性能、低功率微处理器的晶体管改进。
包含单层渐变高k栅极电介质的上述实施例可以不同于双电介质层的布置，在双电介质层的布置中，通常在双层的界面处的介电常数中具有梯级的情况下制造两层分立的电介质膜。本实施例可以提供改进的解决方案、改进的氧化物质量、以及用于使介电常数渐变以实现所需的电荷和迁移率提高的能力。根据本文中所描述的实施例，已经在试验性的电容器上证明了诸如以上描述的渐变电介质层相对于TaSiOx具有提高的界面质量。在相同的电容器上，氧化物已经被示出为通过使三元氧化物中Ta和Al的含量变化而具有可渐变的介电常数。已经单独证明了迁移率会随着渐变而提高，以使得在仅在对散射最具优势的沟道氧化物界面处降低介电常数的同时保持氧化物厚度。
因此，本文中所描述的一个或多个实施例针对与渐变栅极电介质集成的Ⅲ-Ⅴ材料有源区布置。尽管在下文中针对非平面器件和栅极全包围器件的益处进行了描述，但对于不具有栅极围绕特征的平面器件也可以实现益处。因此，可以包括这种布置以形成基于Ⅲ-Ⅴ材料的晶体管，例如：平面器件、基于鳍状物或三栅极的器件、以及栅极全包围器件(包括基于纳米线的器件)。本文中所描述的实施例可以对金属-氧化物-半导体场效应晶体管(MOSFET)中的结隔离有效。要理解的是，可以通过例如但不限于化学气相沉积(CVD)或分子束外延(MBE)、或其它类似的工艺的技术来执行诸如本文中所描述的Ⅲ-Ⅴ材料层之类的材料的形成。
图6示出了根据本发明的一个实施方式的计算设备600。计算设备600容纳板602。板602可以包括若干部件，其包括但不限于：处理器604和至少一个通信芯片606。处理器604物理和电气地耦合到板602。在一些实施方式中，至少一个通信芯片606也物理和电气地耦合到板602。在其它实施方式中，通信芯片606是处理器604的部分。
根据其应用，计算设备600可以包括其它部件，这些部件可以或可以不物理和电气地耦合到板602。这些其它部件包括但不限于：易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量存储设备(例如硬盘驱动、光盘(CD)、数字多功能盘(DVD)等等)。
通信芯片606实现了用于往返于计算设备600的数据传输的无线通信。术语“无线”及其派生词可以用于描述：可以通过对经调制的电磁辐射的使用来经由非固体介质传送数据的电路、设备、系统、方法、技术、通信信道等。尽管在一些实施例中相关联的设备可以不包含任何导线，但该术语并非要暗示相关联的设备不包含任何导线。通信芯片606可以实施多个无线标准或协议中的任何一种，这些标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物，以及被命名为3G、4G、5G及更高代的任何其它无线协议。计算设备600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于较短范围的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片606可以专用于较长范围的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它。
计算设备600的处理器604包括封装在处理器604内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括根据本发明的实施方式构建的一个或多个器件，例如MOS-FET晶体管。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理从而将电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的一部分。
通信芯片606还包括封装在通信芯片606内的集成电路管芯。根据本发明的另一个实施方式，通信芯片的集成电路管芯包括根据本发明的实施方式构建的一个或多个器件，例如MOS-FET晶体管。
在其它实施方式中，容纳在计算设备600内的另一个部件可以包含集成电路管芯，该集成电路管芯包括根据本发明的实施方式构建的一个或多个器件，例如MOS-FET晶体管。
在各个实施方式中，计算设备600可以是膝上计算机、上网本、笔记本、超极本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频录像机。在其它实施方式中，计算设备600可以是处理数据的任何其它电子设备。
因此，本发明的实施例包括具有Ⅲ-Ⅴ族材料有源区和渐变栅极电介质的非平面半导体器件以及制造这种器件的方法。
在实施例中，一种半导体器件包括Ⅲ-Ⅴ族材料沟道区，所述Ⅲ-Ⅴ族材料沟道区设置在衬底上方。栅极叠置体设置在Ⅲ-Ⅴ族材料沟道区上。栅极叠置体包括渐变高k栅极电介质层，所述渐变高k栅极电介质层直接设置在Ⅲ-Ⅴ材料沟道区与栅极电极之间。渐变高k栅极电介质层在邻近Ⅲ-Ⅴ材料沟道区处具有较低的介电常数，并且在邻近栅极电极处具有较高的介电常数。源极区/漏极区设置在栅极叠置体的任一侧上。
在一个实施例中，渐变高k栅极电介质层由MAlOx组成，所述MAlOx在邻近Ⅲ-Ⅴ材料沟道区处具有较高的铝浓度，并且在邻近栅极电极处具有较低的铝浓度。M是金属，例如但不限于：Ta、Zr、Hf、Gd、La、或Ti。
在一个实施例中，M是Ta，较低的介电常数大约为8，并且较高的介电常数大约为21。
在一个实施例中，渐变高k栅极电介质层具有大约在2纳米-3.5纳米的范围内的厚度。
在一个实施例中，Ⅲ-Ⅴ材料沟道区由InGaAs组成，渐变高k栅极电介质层由TaAlOx组成，并且栅极电极是金属栅极电极。
在实施例中，一种半导体器件包括异质结构，所述异质结构设置在衬底上方并且具有带有沟道区的三维Ⅲ-Ⅴ族材料体。源极和漏极材料区设置在三维Ⅲ-Ⅴ族材料体上方。沟槽设置在源极和漏极材料区中，从而将源极区与漏极区分开，并暴露沟道区的至少一部分。栅极叠置体设置在沟槽中和沟道区的暴露的部分上。栅极叠置体包括与沟槽和沟道区共形的渐变高k栅极电介质层、以及设置在渐变高k栅极电介质层上的栅极电极。
在一个实施例中，渐变高k栅极电介质层在邻近沟道区处具有较低的介电常数，并且在邻近栅极电极处具有较高的介电常数。
在一个实施例中，渐变高k栅极电介质层由MAlOx组成，所述MAlOx在邻近沟道区处具有较高的铝浓度，并且在邻近栅极电极处具有较低的铝浓度。M是金属，例如但不限于：Ta、Zr、Hf、Gd、La、或Ti。
在一个实施例中，M是Ta，较低的介电常数大约为8，并且较高的介电常数大约为21。
在一个实施例中，渐变高k栅极电介质层具有大约在2纳米-3.5纳米的范围内的厚度。
在一个实施例中，沟道区的材料由InGaAs组成，渐变高k栅极电介质层由TaAlOx组成，并且栅极电极是金属栅极电极。
在一个实施例中，异质结构还包括顶部阻挡层，所述顶部阻挡层设置在源极和漏极材料区与三维Ⅲ-Ⅴ族材料体之间。沟道还设置在顶部阻挡层中。
在一个实施例中，异质结构还包括底部阻挡层，所述底部阻挡层设置在衬底与三维Ⅲ-Ⅴ族材料体之间。
在一个实施例中，沟槽还部分地设置在底部阻挡层中，从而完全暴露沟道区，并且栅极叠置体完全包围沟道区。
在实施例中，一种半导体器件包括多条Ⅲ-Ⅴ族材料纳米线的垂直布置，所述多条Ⅲ-Ⅴ族材料纳米线设置在衬底上方。栅极叠置体设置在Ⅲ-Ⅴ族材料纳米线中的每条纳米线的沟道区上，并完全包围Ⅲ-Ⅴ族材料纳米线中的每条纳米线的沟道区。栅极叠置体包括渐变高k栅极电介质层，所述渐变高k栅极电介质层设置在沟道区中的每个沟道区上。栅极电极设置在渐变高k栅极电介质层上。源极和漏极区包围Ⅲ-Ⅴ族材料纳米线中的每条纳米线的位于栅极叠置体的任一侧上的部分。
在一个实施例中，渐变高k栅极电介质层在邻近沟道区中的每个沟道区处具有较低的介电常数，并且在邻近栅极电极处具有较高的介电常数。
在一个实施例中，渐变高k栅极电介质层由MAlOx组成，所述MAlOx在邻近沟道区处具有较高的铝浓度，并且在邻近栅极电极处具有较低的铝浓度。M是金属，例如但不限于：Ta、Zr、Hf、Gd、La、或Ti。
在一个实施例中，M是Ta，较低的介电常数大约为8，并且较高的介电常数大约为21。
在一个实施例中，渐变高k栅极电介质层具有大约在2纳米-3.5纳米的范围内的厚度。
在一个实施例中，沟道区由InGaAs组成，渐变高k栅极电介质层由TaAlOx组成，并且栅极电极是金属栅极电极。
在一个实施例中，半导体结构还包括顶部阻挡层，所述顶部阻挡层设置在源极和漏极区与Ⅲ-Ⅴ族材料纳米线中的每条纳米线之间。
在一个实施例中，半导体结构还包括底部阻挡层，所述底部阻挡层设置在衬底与最底部的Ⅲ-Ⅴ族材料纳米线之间。栅极叠置体的底部部分设置在底部阻挡层上。

Claims (25)

1.一种集成电路结构，包括：
阻挡结构，包括铟、铝和砷；
所述阻挡结构上的三维主体，所述三维主体具有顶部和侧壁，并且所述三维主体包括铟、镓和砷；
所述三维主体的顶部和侧壁上的栅极电介质，所述栅极电介质包括第一金属、铝和氧；
所述三维主体的顶部和侧壁上的栅极电介质上的栅电极，所述栅电极包括第二金属，其中所述栅极电介质在邻近所述栅电极并且远离所述三维主体处具有所述第一金属的最大浓度，并且其中所述栅极电介质在邻近所述三维主体并且远离所述栅电极处具有铝的最大浓度，
其中所述第一金属是铪。
2.一种集成电路结构，包括：
纳米线沟道结构，包括铟、镓和砷；
栅极电介质，所述栅极电介质在所述纳米线沟道结构上并且围绕所述纳米线沟道结构，所述栅极电介质包括铪、铝和氧；以及
所述栅极电介质上的栅电极，所述栅电极包括金属，其中所述栅极电介质在邻近所述栅电极并且远离所述纳米线沟道结构处具有铪的最大浓度，并且其中所述栅极电介质在邻近所述纳米线沟道结构并且远离所述栅电极处具有铝的最大浓度。
3.根据权利要求2所述的集成电路结构，还包括：
与所述栅电极的第一侧相邻的源极接触部；以及
与所述栅电极的第二侧相邻的漏极接触部，所述栅电极的第二侧与所述栅电极的第一侧相对。
4.根据权利要求3所述的集成电路结构，还包括：
所述源极接触部和所述栅电极的所述第一侧之间的第一电介质间隔体；以及
所述漏极接触部和所述栅电极的所述第二侧之间的第二电介质间隔体。
5.一种集成电路结构，包括：
FINFET沟道结构，包括铟、镓和砷；
所述FINFET沟道结构的顶部和侧壁上的栅极电介质，所述栅极电介质包括铪、铝和氧；以及
所述栅极电介质上的栅电极，所述栅电极包括金属，其中所述栅极电介质在邻近所述栅电极并且远离所述FINFET沟道结构处具有铪的最大浓度，并且其中所述栅极电介质在邻近所述FINFET沟道结构并且远离所述栅电极处具有铝的最大浓度。
6.根据权利要求5所述的集成电路结构，还包括：
与所述栅电极的第一侧相邻的源极接触部；以及
与所述栅电极的第二侧相邻的漏极接触部，所述栅电极的第二侧与所述栅电极的第一侧相对。
7.根据权利要求6所述的集成电路结构，还包括：
所述源极接触部和所述栅电极的所述第一侧之间的第一电介质间隔体；以及
所述漏极接触部和所述栅电极的所述第二侧之间的第二电介质间隔体。
8.一种集成电路结构，包括：
纳米线沟道结构，包括铟、镓和砷；
栅极电介质，所述栅极电介质在所述纳米线沟道结构上并且仅部分地围绕所述纳米线沟道结构，所述栅极电介质包括铪、铝和氧；以及
所述栅极电介质上的栅电极，所述栅电极包括金属，其中所述栅极电介质在邻近所述栅电极并且远离所述纳米线沟道结构处具有铪的最大浓度，并且其中所述栅极电介质在邻近所述纳米线沟道结构并且远离所述栅电极处具有铝的最大浓度。
9.根据权利要求8所述的集成电路结构，还包括：
与所述栅电极的第一侧相邻的源极接触部；以及
与所述栅电极的第二侧相邻的漏极接触部，所述栅电极的第二侧与所述栅电极的第一侧相对。
10.根据权利要求9所述的集成电路结构，还包括：
所述源极接触部和所述栅电极的所述第一侧之间的第一电介质间隔体；以及
所述漏极接触部和所述栅电极的所述第二侧之间的第二电介质间隔体。
11.一种集成电路结构，包括：
纳米线沟道结构，包括铟、镓和砷；
栅极电介质，所述栅极电介质在所述纳米线沟道结构上并且完全围绕所述纳米线沟道结构，所述栅极电介质包括铪、铝和氧；以及
所述栅极电介质上的栅电极，所述栅电极包括金属，其中所述栅极电介质在邻近所述栅电极并且远离所述纳米线沟道结构处具有铪的最大浓度，并且其中所述栅极电介质在邻近所述纳米线沟道结构并且远离所述栅电极处具有铝的最大浓度。
12.根据权利要求11所述的集成电路结构，还包括：
与所述栅电极的第一侧相邻的源极接触部；以及
与所述栅电极的第二侧相邻的漏极接触部，所述栅电极的第二侧与所述栅电极的第一侧相对。
13.根据权利要求12所述的集成电路结构，还包括：
所述源极接触部和所述栅电极的所述第一侧之间的第一电介质间隔体；以及
所述漏极接触部和所述栅电极的所述第二侧之间的第二电介质间隔体。
14.一种制造集成电路结构的方法，该方法包括：
形成包括铟、镓和砷的纳米线沟道结构；
在所述纳米线沟道结构上并且围绕所述纳米线沟道结构形成栅极电介质，所述栅极电介质包括铪、铝和氧；以及
在所述栅极电介质上形成栅电极，所述栅电极包括金属，其中所述栅极电介质在邻近所述栅电极并且远离所述纳米线沟道结构处具有铪的最大浓度，并且其中所述栅极电介质在邻近所述纳米线沟道结构并且远离所述栅电极处具有铝的最大浓度。
15.根据权利要求14所述的方法，还包括：
形成与所述栅电极的第一侧相邻的源极接触部；以及
形成与所述栅电极的第二侧相邻的漏极接触部，所述栅电极的第二侧与所述栅电极的第一侧相对。
16.根据权利要求15所述的方法，还包括：
形成所述源极接触部和所述栅电极的所述第一侧之间的第一电介质间隔体；以及
形成所述漏极接触部和所述栅电极的所述第二侧之间的第二电介质间隔体。
17.一种制造集成电路结构的方法，该方法包括：
形成包括铟、镓和砷的FINFET沟道结构；
在所述FINFET沟道结构的顶部和侧壁上形成栅极电介质，所述栅极电介质包括铪、铝和氧；以及
在所述栅极电介质上形成栅电极，所述栅电极包括金属，其中所述栅极电介质在邻近所述栅电极并且远离所述FINFET沟道结构处具有铪的最大浓度，并且其中所述栅极电介质在邻近所述FINFET沟道结构并且远离所述栅电极处具有铝的最大浓度。
18.根据权利要求17所述的方法，还包括：
形成与所述栅电极的第一侧相邻的源极接触部；以及
形成与所述栅电极的第二侧相邻的漏极接触部，所述栅电极的第二侧与所述栅电极的第一侧相对。
19.根据权利要求18所述的方法，还包括：
形成所述源极接触部和所述栅电极的所述第一侧之间的第一电介质间隔体；以及
形成所述漏极接触部和所述栅电极的所述第二侧之间的第二电介质间隔体。
20.一种制造集成电路结构的方法，该方法包括：
形成包括铟、镓和砷的纳米线沟道结构；
在所述纳米线沟道结构上并且仅部分地围绕所述纳米线沟道结构形成栅极电介质，所述栅极电介质包括铪、铝和氧；以及
在所述栅极电介质上形成栅电极，所述栅电极包括金属，其中所述栅极电介质在邻近所述栅电极并且远离所述纳米线沟道结构处具有铪的最大浓度，并且其中所述栅极电介质在邻近所述纳米线沟道结构并且远离所述栅电极处具有铝的最大浓度。
21.根据权利要求20所述的方法，还包括：
形成与所述栅电极的第一侧相邻的源极接触部；以及
形成与所述栅电极的第二侧相邻的漏极接触部，所述栅电极的第二侧与所述栅电极的第一侧相对。
22.根据权利要求21所述的方法，还包括：
形成所述源极接触部和所述栅电极的所述第一侧之间的第一电介质间隔体；以及
形成所述漏极接触部和所述栅电极的所述第二侧之间的第二电介质间隔体。
23.一种制造集成电路结构的方法，该方法包括：
形成包括铟、镓和砷的纳米线沟道结构；
在所述纳米线沟道结构上并且完全围绕所述纳米线沟道结构形成栅极电介质，所述栅极电介质包括铪、铝和氧；以及
在所述栅极电介质上形成栅电极，所述栅电极包括金属，其中所述栅极电介质在邻近所述栅电极并且远离所述纳米线沟道结构处具有铪的最大浓度，并且其中所述栅极电介质在邻近所述纳米线沟道结构并且远离所述栅电极处具有铝的最大浓度。
24.根据权利要求23所述的方法，还包括：
形成与所述栅电极的第一侧相邻的源极接触部；以及
形成与所述栅电极的第二侧相邻的漏极接触部，所述栅电极的第二侧与所述栅电极的第一侧相对。
25.根据权利要求24所述的方法，还包括：
形成所述源极接触部和所述栅电极的所述第一侧之间的第一电介质间隔体；以及
形成所述漏极接触部和所述栅电极的所述第二侧之间的第二电介质间隔体。
CN201810413954.3A 2013-09-27 2013-09-27 具有ⅲ-ⅴ族材料有源区和渐变栅极电介质的半导体器件 Active CN108365002B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810413954.3A CN108365002B (zh) 2013-09-27 2013-09-27 具有ⅲ-ⅴ族材料有源区和渐变栅极电介质的半导体器件

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201380079113.9A CN105556676B (zh) 2013-09-27 2013-09-27 具有ⅲ-ⅴ族材料有源区和渐变栅极电介质的半导体器件
CN201810413954.3A CN108365002B (zh) 2013-09-27 2013-09-27 具有ⅲ-ⅴ族材料有源区和渐变栅极电介质的半导体器件
PCT/US2013/062317 WO2015047317A1 (en) 2013-09-27 2013-09-27 Semiconductor device having group iii-v material active region and graded gate dielectric

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201380079113.9A Division CN105556676B (zh) 2013-09-27 2013-09-27 具有ⅲ-ⅴ族材料有源区和渐变栅极电介质的半导体器件

Publications (2)

Publication Number Publication Date
CN108365002A CN108365002A (zh) 2018-08-03
CN108365002B true CN108365002B (zh) 2021-11-30

Family

ID=52744217

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810413954.3A Active CN108365002B (zh) 2013-09-27 2013-09-27 具有ⅲ-ⅴ族材料有源区和渐变栅极电介质的半导体器件
CN201380079113.9A Active CN105556676B (zh) 2013-09-27 2013-09-27 具有ⅲ-ⅴ族材料有源区和渐变栅极电介质的半导体器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201380079113.9A Active CN105556676B (zh) 2013-09-27 2013-09-27 具有ⅲ-ⅴ族材料有源区和渐变栅极电介质的半导体器件

Country Status (6)

Country Link
US (3) US9640646B2 (zh)
EP (3) EP3748684B1 (zh)
KR (3) KR102514481B1 (zh)
CN (2) CN108365002B (zh)
TW (4) TWI597841B (zh)
WO (1) WO2015047317A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106601804B (zh) 2015-10-15 2018-06-01 上海新昇半导体科技有限公司 场效应晶体管及其制备方法
US10574187B2 (en) * 2015-12-21 2020-02-25 Intel Corporation Envelope-tracking control techniques for highly-efficient RF power amplifiers
WO2018057043A1 (en) * 2016-09-26 2018-03-29 Intel Corporation Source/drain recess etch stop layers and bottom wide-gap cap for iii-v mosfets
US11640995B2 (en) 2017-06-20 2023-05-02 Intel Corporation Ferroelectric field effect transistors (FeFETs) having band-engineered interface layer
WO2018236356A1 (en) * 2017-06-20 2018-12-27 Intel Corporation FERROELECTRIC FIELD EFFECT TRANSISTORS (FEFET) HAVING COMPOUND SEMICONDUCTOR CHANNELS
WO2019066791A1 (en) * 2017-09-27 2019-04-04 Intel Corporation MULTI-GRID THIN FILM TRANSISTOR MEMORY
US10825816B2 (en) * 2017-12-28 2020-11-03 Micron Technology, Inc. Recessed access devices and DRAM constructions
US10734527B2 (en) 2018-02-06 2020-08-04 Micron Technology, Inc. Transistors comprising a pair of source/drain regions having a channel there-between
US11799035B2 (en) * 2019-04-12 2023-10-24 The Research Foundation For The State University Of New York Gate all-around field effect transistors including quantum-based features

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200305936A (en) * 2002-03-15 2003-11-01 Motorola Inc High K dielectric film and method for making
CN102656695A (zh) * 2009-12-07 2012-09-05 英特尔公司 基于量子阱的半导体器件
CN102668089A (zh) * 2009-12-23 2012-09-12 英特尔公司 用于形成与量子阱晶体管的接触的技术
US8293602B2 (en) * 2010-11-19 2012-10-23 Micron Technology, Inc. Method of fabricating a finFET having cross-hair cells
CN103270600A (zh) * 2010-12-22 2013-08-28 英特尔公司 单轴应变量子阱器件及其制造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6236076B1 (en) 1999-04-29 2001-05-22 Symetrix Corporation Ferroelectric field effect transistors for nonvolatile memory applications having functional gradient material
DE60125338T2 (de) * 2000-03-07 2007-07-05 Asm International N.V. Gradierte dünne schichten
US6586349B1 (en) * 2002-02-21 2003-07-01 Advanced Micro Devices, Inc. Integrated process for fabrication of graded composite dielectric material layers for semiconductor devices
US7271458B2 (en) * 2002-04-15 2007-09-18 The Board Of Trustees Of The Leland Stanford Junior University High-k dielectric for thermodynamically-stable substrate-type materials
US7235502B2 (en) 2005-03-31 2007-06-26 Freescale Semiconductor, Inc. Transitional dielectric layer to improve reliability and performance of high dielectric constant transistors
US20060264066A1 (en) * 2005-04-07 2006-11-23 Aviza Technology, Inc. Multilayer multicomponent high-k films and methods for depositing the same
US20070049043A1 (en) * 2005-08-23 2007-03-01 Applied Materials, Inc. Nitrogen profile engineering in HI-K nitridation for device performance enhancement and reliability improvement
JP2007088301A (ja) * 2005-09-22 2007-04-05 Toshiba Corp 半導体装置および半導体装置の製造方法
US7923310B2 (en) 2007-07-17 2011-04-12 Sharp Laboratories Of America, Inc. Core-shell-shell nanowire transistor and fabrication method
US7915642B2 (en) 2008-12-30 2011-03-29 Intel Corporation Apparatus and methods for forming a modulation doped non-planar transistor
US8017469B2 (en) 2009-01-21 2011-09-13 Freescale Semiconductor, Inc. Dual high-k oxides with sige channel
US7893492B2 (en) * 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same
US9768305B2 (en) 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US8614492B2 (en) * 2009-10-26 2013-12-24 International Business Machines Corporation Nanowire stress sensors, stress sensor integrated circuits, and design structures for a stress sensor integrated circuit
US8227833B2 (en) * 2009-12-23 2012-07-24 Intel Corporation Dual layer gate dielectrics for non-silicon semiconductor devices
US8283653B2 (en) * 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8399314B2 (en) * 2010-03-25 2013-03-19 International Business Machines Corporation p-FET with a strained nanowire channel and embedded SiGe source and drain stressors
JP5218703B2 (ja) 2010-06-21 2013-06-26 新日鐵住金株式会社 耐加熱黒変性に優れた溶融Ａｌめっき鋼板及びその製造方法
US8901537B2 (en) * 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8643062B2 (en) * 2011-02-02 2014-02-04 Transphorm Inc. III-N device structures and methods
US9214538B2 (en) * 2011-05-16 2015-12-15 Eta Semiconductor Inc. High performance multigate transistor
US8841701B2 (en) * 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8674449B2 (en) * 2011-09-08 2014-03-18 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and method for manufacturing the same
US10290614B2 (en) * 2011-12-19 2019-05-14 Intel Corporation Group III-N transistors for system on chip (SOC) architecture integrating power management and radio frequency circuits
CN104011868B (zh) * 2011-12-19 2017-02-15 英特尔公司 Ⅲ族‑n纳米线晶体管
CN106847811B (zh) 2011-12-20 2021-04-27 英特尔公司 减小的接触电阻的自对准接触金属化
DE112011106049B4 (de) * 2011-12-30 2018-02-15 Intel Corporation Halbleiterbauelement und verfahren zur herstellung desselben
KR101337267B1 (ko) 2012-01-03 2013-12-05 고려대학교 산학협력단 단결정 실리콘 나노와이어를 이용한 트랜지스터 제조방법
US8823059B2 (en) * 2012-09-27 2014-09-02 Intel Corporation Non-planar semiconductor device having group III-V material active region with multi-dielectric gate stack

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200305936A (en) * 2002-03-15 2003-11-01 Motorola Inc High K dielectric film and method for making
CN102656695A (zh) * 2009-12-07 2012-09-05 英特尔公司 基于量子阱的半导体器件
CN102668089A (zh) * 2009-12-23 2012-09-12 英特尔公司 用于形成与量子阱晶体管的接触的技术
US8293602B2 (en) * 2010-11-19 2012-10-23 Micron Technology, Inc. Method of fabricating a finFET having cross-hair cells
CN103270600A (zh) * 2010-12-22 2013-08-28 英特尔公司 单轴应变量子阱器件及其制造方法

Also Published As

Publication number Publication date
EP4060749A3 (en) 2023-05-24
KR20210107161A (ko) 2021-08-31
KR102138871B1 (ko) 2020-07-28
TWI540723B (zh) 2016-07-01
US20180374940A1 (en) 2018-12-27
TW201836150A (zh) 2018-10-01
TWI597841B (zh) 2017-09-01
US9640646B2 (en) 2017-05-02
KR102514481B1 (ko) 2023-03-27
EP3748684A3 (en) 2021-03-10
EP3050109A1 (en) 2016-08-03
CN108365002A (zh) 2018-08-03
KR20160061982A (ko) 2016-06-01
US10411122B2 (en) 2019-09-10
EP3050109A4 (en) 2017-06-14
TW201804617A (zh) 2018-02-01
EP3748684A2 (en) 2020-12-09
US10090405B2 (en) 2018-10-02
KR102294390B1 (ko) 2021-08-26
TW201528511A (zh) 2015-07-16
CN105556676B (zh) 2019-03-19
KR20200091948A (ko) 2020-07-31
US20170194469A1 (en) 2017-07-06
EP3050109B1 (en) 2020-11-25
WO2015047317A1 (en) 2015-04-02
CN105556676A (zh) 2016-05-04
EP3748684B1 (en) 2022-06-08
US20160197173A1 (en) 2016-07-07
TWI662708B (zh) 2019-06-11
TW201644056A (zh) 2016-12-16
TWI635612B (zh) 2018-09-11
EP4060749A2 (en) 2022-09-21

Similar Documents

Publication Publication Date Title
US11894465B2 (en) Deep gate-all-around semiconductor device having germanium or group III-V active layer
US10074718B2 (en) Non-planar semiconductor device having group III-V material active region with multi-dielectric gate stack
US10411122B2 (en) Semiconductor device having group III-V material active region and graded gate dielectric

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant