TWI635612B - 具有第ｉｉｉ-ｖ族材料主動區及梯度閘極介電質的半導體裝置 - Google Patents

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Abstract

本發明說明了具有III-V族材料主動區及梯度閘極介電質之半導體裝置以及該裝置之製造方法。在一例子中，一半導體裝置包含被配置在一基材之上的一個III-V族材料通道區。一閘極堆疊被配置在該III-V族材料通道區上。該閘極堆疊包含被直接配置在該III-V族材料通道區與一閘極電極之間的一梯度高k值閘極介電層。該梯度高k值閘極介電層在接近該III-V族材料通道區之處具有較低的介電常數，且在接近該閘極電極之處具有較高的介電常數。源極/汲極區被配置在該閘極堆疊的兩側。

Description

具有第III-V族材料主動區及梯度閘極介電質的半導體裝置
本發明之實施例屬於半導體裝置之領域，且尤其屬於有III-V族材料主動區及梯度閘極介電質的非平面半導體裝置之領域。
在過去數十年中，積體電路中之特徵的微縮已成為不斷成長的半導體工業背後的一驅動力。微縮到愈來愈小的特徵時，能夠增加半導體晶片的有限基材面積上的功能單元之密度。例如，微縮電晶體尺寸時，可在晶片上加入數目更多的記憶體裝置，而導致具有較大容量的產品之製造。然而，推動不斷增加的容量不是沒有問題的。將每一裝置的性能最佳化之必要性變得愈來愈重要。
在諸如III-V族材料系統等的磊晶生長的半導體異質結構中形成之半導體裝置由於低有效質量(effective mass)以及較輕微的雜質散射(impurity scattering)而提 供了電晶體通道中之極高的載子遷移率(carrier mobility)。此種裝置提供了高驅動電流性能，且有希望用於未來的低功率高速邏輯應用。然而，在基於III-V族材料的裝置之領域中仍然需要顯著的改良。
此外，於製造積體電路裝置時，由於裝置尺寸持續微縮，所以諸如三閘極電晶體等的多閘極電晶體已變得更為普遍。已嘗試了許多不同的技術以降低此種電晶體的接面漏電流(junction leakage)。因此，在接面漏電流抑制之領域中仍然需要顯著的改良。
100、200、300、400、500‧‧‧半導體裝置
106‧‧‧砷化銦鎵通道
107‧‧‧磷化銦披覆層
122‧‧‧TaSiOx閘極介電質
124‧‧‧金屬閘極
206‧‧‧三維III-V族材料體
220‧‧‧介電層
224‧‧‧閘極電極
302‧‧‧基材
328‧‧‧下障壁層
308‧‧‧通道區
326‧‧‧上障壁層
310‧‧‧源極及汲極材料區
304、390、404‧‧‧異質結構
312‧‧‧溝槽
314‧‧‧源極區
316‧‧‧汲極區
318‧‧‧閘極堆疊
460、540‧‧‧間隔物
470‧‧‧隔離區
550、550A、550B、550C‧‧‧奈米線
570‧‧‧接點
600‧‧‧計算裝置
602‧‧‧電路板
604‧‧‧處理器
606‧‧‧通訊晶片
第1A圖示出具有III-V族材料主動區以及一披覆層的一環繞式閘極非平面半導體裝置的一部分之一橫斷面圖。
第1B圖示出根據本發明的一實施例而具有一III-V族材料主動區以及被直接配置在其上的一梯度高k值閘極介電層的一環繞式閘極非平面半導體裝置的一部分之一橫斷面圖。
第2A圖是根據本發明的一實施例係為一TaAlOx介電層的鋁(Al)加入百分率的一函數之介電常數之一繪圖。
第2B圖是係為一TaSiOx介電層的Vg(以伏特為單位)的一函數之C/A(以法拉第/平方厘米為單位)之一繪圖。
第2C圖是根據本發明的一實施例的係為一TaAlOx介電層中的Vg(以伏特為單位)的一函數之C/A(以法拉第/平方厘米為單位)之一繪圖。
第3A-3E圖示出根據本發明的一實施例而呈現製造具有一III-V族材料主動區及梯度閘極介電質的一非平面半導體裝置的一方法中之各操作之橫斷面圖。
第4圖示出根據本發明的一實施例而具有一III-V族材料主動區及一梯度閘極介電質的一非平面半導體裝置之一斜視圖。
第5A圖示出根據本發明的一實施例而具有一梯度閘極介電質的一基於奈米線的半導體結構之三維橫斷面圖。
第5B圖示出根據本發明的一實施例的第5A圖的該基於奈米線的半導體結構沿著a-a'軸截取之一橫斷面通道圖。
第5C圖示出根據本發明的一實施例的第5A圖的該基於奈米線的半導體結構沿著b-b'軸截取之一橫斷面間隔物圖。
第6圖示出根據本發明的一實施例之一計算裝置。
【發明內容】及【實施方式】
本發明說明了具有III-V族材料主動區及梯度閘極介電質之半導體裝置以及該裝置之製造方法。在下文的說明中，述及了諸如特定整合及材料體系等的許多特定細節，以便提供對本發明的實施例之徹底解說。然而，熟悉此項 技術者當可易於了解：可在沒有這些特定細節的情形下實施本發明揭示的實施例。在其他的情形中，並不詳述諸如積體電路設計布局等的習知特徵，以避免非必要地模糊了本發明的實施例。此外，我們應可了解：各圖式中示出的各實施例是例示的表示，且不必然按照比例繪製該等實施例。
本發明所述的一或多個實施例係有關具有III-V族材料主動區及梯度閘極介電質之諸如非平面半導體裝置等的半導體裝置。尤其說明了III-V族材料非平面電晶體之梯度氧化物/鈍化特徵。各實施例可涵蓋具有梯度閘極氧化物、III-V族材料、高k值閘極介電質、高遷移率通道區、低關閉狀態漏電流(off-state leakage)、以及用於高有效遷移率(μeff)之氧化物梯度中之一或多者的裝置之製造方法，且可適用於基於非矽通道結構之電晶體(例如，金屬氧化物半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor；簡稱MOSFET))。在一實施例中，提供了實現高遷移率通道上的高品質氧化物的介電常數梯度之各種方法。
為了提供本發明所述的一或多個實施例之一般情境，用於相關裝置之過去的架構可能包括或引起基於III-V族材料的電晶體中之一漏電流路徑。因為一較大的能帶間隙材料與一同質高k值閘極介電質接觸，且可能與該介電質不相容，所以該漏電流路徑可能在閘極電極之下且通過該較大的能帶間隙(band-gap)下障壁層。此種與該高k值 閘極介電質的接觸可能導致高密度的界面陷阱(interface trap)，且造成該裝置的閘極控制之外的一導電路徑，因而限制了III-V族電晶體的關閉狀態漏電流。此類問題在非平面電晶體結構中可能會更嚴重。
為了提供本發明所述的一或多個實施例之一較特定情境，在通道區上直接製造閘極介電質，且尤其在具有諸如III-V族材料及鍺(Ge)等的新穎通道材料之薄體環繞式閘極(gate all around)架構中製造閘極介電質是具有挑戰性的，但仍然可整合而實現高性能且良好控制的電晶體。當通道載子遷移率是高的，且該氧化物的介電常數是大的時，可能由於介電質與通道區間之聲子散射(phonon scattering)而造成相當大的遷移率退化。通道區的載子遷移率愈高，且氧化物的介電常數愈高，則該退化將更嚴重。然而，通道區的高載子遷移率及氧化物的高介電常數都是持續的微縮及性能增強所需要的。因此，本發明所述的一或多個實施例之目標在於新的介電質組合，此種新的介電質組合將使介電常數自接近通道界面的低介電常數梯度分佈到遠離該通道界面的極高介電常數，因而實現了薄等效氧化物厚度(EOT)及高有效介電常數。然而，使在交互作用最強的接近通道處之介電常數保持在最低時，將可提高整體遷移率及氧化物品質，且可同時維持對高性能超微縮電晶體的良好通道控制。
然後，根據本發明的一實施例，形成介電材料層的梯度，使接近通道區的介電常數較低，且使接近金屬閘極的 介電常數較高，而可在不犧牲閘極控制或電荷之情形下實現高遷移率材料系統中之較高遷移率的通道。在一個此類例子中，證明改良後的氧化物-III-V族材料通道特性已超過目前最先進的技術。在一實施例中，藉由採用三元氧化物(ternary oxide)(例如，TaAlOx)，而維持整體氧化物厚度(電荷)，且實現了連續的介電常數梯度，其中使鉭(Ta)及鋁(Al)的含量漸變，而導致介電常數自通道-氧化物界面的低介電常數梯度分佈到金屬氧化物界面的高介電常數。在一實施例中，因為介電質梯度而使所產生的電晶體在通道界面上有較佳的界面陷阱密度(Dit)及較佳的遷移率。該三元氧化物也使閘極區中之介電常數能夠有設計上的自由度。
作為一傳統方法的一例子，第1A圖示出具有一III-V族材料主動區以及其上的一披覆層的一環繞式閘極非平面半導體裝置100的一部分之一橫斷面圖。請參閱第1A圖，一砷化銦鎵(InGaAs)通道106具有被配置在其上的一磷化銦(InP)披覆層107。一同質TaSiOx閘極介電質122及金屬閘極124構成被配置在砷化銦鎵通道106/磷化銦披覆層107配對上之閘極堆疊。下文中將說明第1A圖所示之該例子的實驗細節，對此種環繞式閘極裝置的挑戰在於：(1)Dit仍然高於矽-二氧化鉿(HfO2)界面；以及(2)如果在砷化銦鎵上直接形成TaSiOx，則將有30-60%的遷移率損耗，亦即，需要一累贅的披覆層。
與第1A圖對比之下，作為無披覆層裝置的一例子， 第1B圖示出根據本發明的一實施例而具有一III-V族材料主動區以及被直接配置在其上的一梯度高k值閘極介電層的一環繞式閘極非平面半導體裝置200的一部分之一橫斷面圖。半導體裝置200尤其包含被由一TaAlOx閘極介電層220及一金屬之閘極電極224組成的一閘極堆疊圍繞之一三維III-V族材料體(通道區)206(此處之實施例是環繞式閘極砷化銦鎵)。此時，在一實施例中，一新的介電質(TaAlOx)被直接設置在半導體裝置200的閘極與通道之間。在一實施例中，使TaAlOx閘極介電層220內的鋁(Al)與鉭(Ta)間之比率梯度分佈，以便在通道界面上提供大約8的較低的介電常數(例如，富含鋁)，且藉由增加鉭(Ta)的含量而使該介電常數在金屬閘極界面上梯度分佈到一較高的介電常數(大約為21，且甚至可高達30)。各實施例亦可包含或替代地包含介電質的各種組合之梯度材料(graded material)(例如，LaAlOx、TiAlOx、HfAlOx、ZrAlOx等的梯度材料)。在一實施例中，此種配置之優點其中包括(但不限於)：(1)在高鋁含量百分率之情形下可得到較低的K值及較佳的界面特性，而提供了較佳的遷移率；(2)可易於梯度分佈(例如，自8至21)的介電常數，因而能夠在不使用一中間磷化銦披覆層之情形下實現薄EOT及高遷移率。在另一實施例中，以矽(Si)取代上述的鋁成分，而使該矽成分在整個薄膜(例如，TiSiOx的一梯度層)中呈梯度分佈。
此時，本發明所述的一或多個實施例能夠在無須披覆層之情形下在通道線材料上直接生長介電質。此種方式可製造出較小的尺寸(例如，薄線)。在一實施例中，藉由梯度分佈該介電層，而實現了薄膜成分的逐漸轉變，因而以一種非步進之方式進行平滑的介電質改變。在一實施例中，可以每次大約2-3埃(Angstrom)的沉積材料之方式在該梯度介電層中進行2埃的增量。
然後，請再參閱第1B圖，在一實施例中，由具有接近III-V族材料通道區的較高濃度之鋁以及接近閘極電極的較低濃度之鋁的MAlOx組成該梯度高k值閘極介電層220。M是諸如(但不限於)鉭(Ta)、鋯(Zr)、鉿(Hf)、釓(Gd)、鑭(La)、或鈦(Ti)等的金屬。在一實施例中，M是鉭(Ta)，該較低的介電常數是大約8，且該較高的介電常數是大約21。在一實施例中，該梯度高k值閘極介電層具有範圍大約為2-3.5奈米的厚度。在一實施例中，由砷化銦鎵組成該III-V族材料通道區，由TaAlOx組成該梯度高k值閘極介電層，且該閘極電極是一金屬閘極電極。在一實施例中，以原子層沉積(Atomic Layer Deposition；簡稱ALD)法形成該TaAlOx，其中以三甲基鋁(trimethylaluminum；TMA)或Et2MeAl傳遞鋁(Al)，且由五氯化鉭(TaCl5)或乙醇鉭(Tantalum Ethoxide)傳遞鉭(Ta)。在一實施例中，TaAlOx的形成被有效地視為將鋁(Al)原子插入五氧化二鉭(Ta2O5)中之某些氧(O)位置。在一實施例中，鋁 在梯度介電質中是必要的，但是可以鋯(Zr)、鉿(Hf)、釓(Gd)、鑭(La)、或鈦(Ti)取代鉭(Ta)。
第2A圖是根據本發明的一實施例的係為一TaAlOx介電層的鋁(Al)加入百分率的一函數之介電常數之一繪圖150。請參閱繪圖150，藉由增加氧化物中之鉭(Ta)含量，而使介電常數自8而大約地梯度分佈到20。界面上較低的介電常數減少了氧化物強鍵(高k值氧化物)引起的光熱子散射(optical phonon scattering)，且導致通道中之較佳的遷移率。
第2B圖是係為一TaSiOx介電層的Vg(以伏特為單位)的一函數之C/A(以法拉第/平方厘米為單位)之一繪圖160。對比之下，第2C圖是根據本發明的一實施例的係為一TaAlOx介電層中的Vg(以伏特為單位)的一函數之C/A(以法拉第/平方厘米為單位)之一繪圖170。請一起參閱繪圖160及170，除了在無須採用雙層氧化物之情形下實現遷移率增強，TaAlOx-III-V族材料界面之氧化物品質也勝過目前最佳技術的TaSiOx之氧化物品質。該等C-V曲線顯示TaAlOx介電質比TaSiOx小的頻率分散(frequency dispersion)。該等改良後的特性可提供較佳之遷移率及通道控制。
在一觀點中，提供了製造具有梯度高k值閘極介電層的基於III-V族材料的半導體結構之方法。例如，第3A-3E圖示出根據本發明的一實施例而呈現製造具有III-V族 材料主動區及梯度閘極介電質的一非平面半導體裝置的一方法中之各操作之橫斷面圖。我們應可了解：第3A-3E圖之相像的特徵名稱可如同以與第1B圖相關聯之方式所述的特徵名稱。
請參閱第3A圖，在一基材302之上形成了一下障壁層328。然後在下障壁層328上形成一III-V族材料層，且在該III-V族材料層上產生圖案，而形成具有通道區308之三維III-V族材料體206。在替代實施例中，可在將於下文中以與第3C圖相關聯的方式所述的溝槽形成之後或期間形成該III-V族材料層。
請參閱第3B圖，在該三維III-V族材料體206之上(如果尚未產生圖案，在該III-V族材料層之上)形成可包括一上障壁層326以及源極及汲極材料區310之一異質結構390。
請參閱第3C圖，在異質結構390中形成一溝槽312，該溝槽312部分地進入下障壁層328，而露出通道區308。在一實施例中，以一乾式或溼式蝕刻製程形成溝槽312。
請參閱第3D圖，在溝槽312中形成一梯度介電層220，且該梯度介電層220圍繞著通道區308。請參閱圖3E，然後在梯度介電層220上形成一閘極電極224。
因此，第3E圖示出根據本發明的一實施例而具有III-V族材料主動區及梯度閘極介電層的一非平面半導體裝置300之一橫斷面圖。請再參閱第3E圖，半導體裝置 300此時包含被配置在基材302之上的一異質結構304。該異質結構304包含具有通道區308之三維III-V族材料體206。源極及汲極材料區310被配置在三維III-V族材料體206之上。一溝槽被配置在源極及汲極材料區310中，將一源極區314與一汲極區316隔離，且露出通道區308的至少一部分。一閘極堆疊318被配置在該溝槽中，且被配置在通道區308的該露出部分上。該閘極堆疊318包括梯度介電層220及閘極電極224。雖然閘極電極224被示為T形，但是該閘極電極224亦可替代地使該等T形部分被修整，以便降低電容效應。我們應可了解：如第3E圖所示，該閘極堆疊318包括在通道區308之下的一部分。
請再參閱第3E圖，在一實施例中，異質結構304進一步包含被配置在源極及汲極材料區310與三維III-V族材料體206之間的一上障壁層326(第3E圖中以虛線示出)。該溝槽也被配置在上障壁層326中。在一實施例中，異質結構304進一步包含被配置在基材302與三維III-V族材料體206之間的下障壁層328。在一此類實施例中，該溝槽也被部分地配置在下障壁層328中，而完全露出通道區308。在該實施例中，如第3E圖所示，閘極堆疊318完全圍繞了通道區308。
可由適於半導體裝置製造的一材料組成基材302。在一實施例中，基材302是由可包括(但不限於)矽、鍺、矽鍺(silicon-germanium)、或III-V族化合物半導體 (compound semiconductor)材料的一材料的單晶組成之一塊狀基材(bulk substrate)。在另一實施例中，基材302包括具有一上磊晶層之一塊狀層(bulk layer)。在一特定實施例中，由可包括(但不限於)矽、鍺、矽鍺、III-V族化合物半導體材料、或石英的一材料之單晶組成該塊狀層，而由可包括(但不限於)矽、鍺、矽鍺、或III-V族化合物半導體材料的一單晶層組成該上磊晶層。在另一實施例中，基材302包含一下塊狀層、在該下塊狀層之上的一中間絕緣層、以及該中間絕緣層上之一上磊晶層。由可包括(但不限於)矽(例如，用於形成一絕緣層上覆矽(Silicon-On-Insulator；簡稱SOI)半導體基材)、鍺、矽鍺、或III-V族化合物半導體材料的一單晶層組成該上磊晶層。由可包括(但不限於)二氧化矽、氮化矽、或氮氧化矽(silicon oxy-nitride)的一材料組成該絕緣層。由可包括(但不限於)矽、鍺、矽鍺、III-V族化合物半導體材料、或石英的一單晶組成該下塊狀層。基材302可進一步包含摻雜劑雜質原子。
異質結構304包含由諸如一成分緩衝層(圖中未示出)以及被配置在該成分緩衝層上的下障壁層328等的一或多個結晶半導體層構成之一堆疊。可由適於提供可在其上形成錯位可忽視的一下障壁層的一特定晶格結構之一結晶材料組成該成分緩衝層。例如，根據本發明的一實施例，該成分緩衝層被用於將半導體異質結構304的露出生長面自基材302之晶格結構改變(以晶格常數(lattice constant)的梯度來衡量)為更相容於該生長面上的高品質低缺陷層的磊晶生長之一晶格結構。在一實施例中，該成分緩衝層被用於提供用於磊晶生長之更適合的晶格常數，以取代基材302之不相容的晶格常數。在一實施例中，由單晶矽組成基材302，且該成分緩衝層漸變到由一砷化銦鋁(InAlAs)層組成之厚度大約為1微米的一下障壁層。在一替代實施例中，因為基材302的晶格常數適於一量子井(quantum-well)半導體裝置的下障壁層328之生長，所以省略了該成分緩衝層。
可由適於將波函數(wave-function)侷限在一材料上形成的量子井之該材料組成下障壁層328。根據本發明的一實施例，下障壁層328具有適於與該成分緩衝層的上方晶格常數匹配之一晶格常數，例如，該等晶格常數相似到足可忽略下障壁層328中之錯位形成。在一實施例中，由厚度大約為10奈米的大約為In0.65Al0.35As之一層組成下障壁層328。在一特定實施例中，由大約為In0.65Al0.35As之該層組成的下障壁層328被用N型半導體裝置中之量子侷限(quantum confinement)。在另一實施例中，由厚度大約為10奈米的大約為In0.65Al0.35Sb之一層組成下障壁層328。在一特定實施例中，由大約為In0.65Al0.35Sb之該層組成的下障壁層328被用P型半導體裝置中之量子侷限。
可由適於在低電阻下傳播波函數的一材料組成三維III-V族材料體206。根據本發明的一實施例，三維III-V 族材料體206具有適於與異質結構304的下障壁層328的晶格常數匹配之一晶格常數，例如，該等晶格常數相似到足可忽略三維III-V族材料體206中之錯位形成。在一實施例中，由III族(例如，硼、鋁、鎵、或銦)及V族(例如，氮、磷、砷、或銻)元素組成三維III-V族材料體206。在一實施例中，由砷化銦(InAs)、銻化銦(InSb)、或砷化銦鎵(InGaAs)組成三維III-V族材料體206。三維III-V族材料體206可具有適於傳播波函數的相當大的一部分之厚度，例如，具有適於阻止波函數的相當大的一部分進入異質結構304的下障壁層328或三維III-V族材料體206上形成的一上障壁層(例如，上障壁層326)之厚度。在一實施例中，三維III-V族材料體206具有範圍大約為50-100埃的一厚度(高度)。寬度(進入圖示的頁面之維度)可具有大約相同的尺寸，因而提供了三維導線型特徵。
可由適於將波函數侷限在一材料之下形成的III-V族材料體/通道區之該材料組成上障壁層326。根據本發明的一實施例，上障壁層326具有適於與三維III-V族材料體206的通道區的晶格常數匹配之一晶格常數，例如，該等晶格常數相似到足可忽略上障壁層326中之錯位形成。在一實施例中，由諸如(但不限於)N型砷化銦鎵(InGaAs)等的材料之一層組成上障壁層326。源極及汲極材料區310可以是摻雜III-V族材料區，例如，自與上障壁層326相同的或類似的材料形成之更重度摻雜的結 構。在其他實施例中，除了摻雜上的差異之外，源極及汲極材料區310之成分與上障壁層326的材料不同。
半導體裝置200或300可以是包含一閘極、一通道區、及一對源極/汲極區之一半導體裝置。在一實施例中，半導體裝置200或300是諸如(但不限於)MOS-FET或微機電系統(Microelectromechanical System；簡稱MEMS)等的一半導體裝置。在一實施例中，半導體裝置200或300是一平面或三維MOS-FET，且是一隔離裝置，或是複數個巢狀裝置中之一裝置。如我們對典型積體電路所了解的，可在單一基材上製造N通道及P通道電晶體，而形成互補金屬氧化物半導體(CMOS)積體電路。此外，可製造額外的互連導線，以便將這些裝置整合到一積體電路中。
可將前文所述之裝置視為基於溝槽的裝置，其中一閘極將一通道區包在一III-V族材料層堆疊的一溝槽內。然而，諸如基於三閘極或鰭式場效電晶體(FIN-FET)之MOS-FET等的其他裝置可包含一突出的III-V族通道區。例如，第4圖示出根據本發明的一實施例而具有III-V族材料主動區及梯度閘極介電質的一非平面半導體裝置之一斜視圖。
請參閱第4圖，一半導體裝置400包含被配置在一基材302之上的一異質結構404。異質結構404包含一下障壁層328。具有一通道區308的一個三維III-V族材料體206被配置在下障壁層328之上。一閘極堆疊318被配置 成圍繞通道區308的至少一部分。在第4圖的該透視圖並未示出的一實施例中，該閘極堆疊完全圍繞了通道區308。閘極堆疊318包含一閘極電極224及一梯度閘極介電層220。該閘極堆疊可進一步包含介電質間隔物460。
可在三維III-V族材料體206的並未被閘極堆疊318圍繞之一些部分中或上形成源極/汲極區314/316。此外，一上障壁層也可被包含在那些區域中。此外，可包含一些隔離區470。雖然第4圖中將該等隔離區470示出為與下障壁層328之底部在某種程度上對準，但是我們應可了解：該等隔離區470之深度是可改變的。此外，雖然第4圖中將該等隔離區470示出為與下障壁層328之頂部在某種程度上對準，但是我們應可了解：該等隔離區470之高度是可改變的。我們也應可了解：第4圖之特徵名稱可如同以與第1B及3A-3E圖相關聯之方式所述的特徵名稱。
在另一觀點中，第5A圖示出根據本發明的一實施例而具有一梯度閘極介電質的一基於III-V族材料奈米線(nanowire)的半導體結構之三維橫斷面圖。第5B圖示出第5A圖的該基於III-V族材料奈米線的半導體結構沿著a-a'軸截取之一橫斷面通道圖。第5C圖示出第5A圖的該基於III-V族材料奈米線的半導體結構沿著b-b'軸截取之一橫斷面間隔物圖。
請參閱第5A圖，一半導體裝置500包含被配置在一基材302之上的一或多個垂直堆疊的III-V族材料奈米線 (550組)。此處所述各實施例之目標在於單奈米線裝置及多奈米線裝置。舉例而言，為了解說之目的而示出有奈米線550A、550B、及550C的一基於三奈米線之裝置。為了便於說明，奈米線550A被用來作為一個例子，因而說明只集中在該等奈米線中之一奈米線。我們應可了解：雖然說明了一奈米線之屬性，但是基於複數條奈米線的實施例的該等奈米線中之每一奈米線可具有相同的屬性。
至少該第一奈米線550A包含一III-V族材料通道區308。該III-V族材料通道區308具有一長度(L)。請參閱第5B圖，III-V族材料通道區308也具有與該長度(L)正交的一周邊。請參閱第5A及5B圖，一閘極堆疊318圍繞其中包含III-V族材料通道區308的每一奈米線550的每一通道區之整個周邊。閘極堆疊318包含一閘極電極以及被配置在該等通道區與該閘極電極之間的一梯度閘極介電層(都並未被個別地示出)。該III-V族材料通道區308以及額外的奈米線550B及550C之通道區都是離散的，這是因為該等奈米線都被閘極堆疊318完全圍繞，而沒有諸如下方基材材料或上方通道製造材料等的居間材料。因此，在有複數條奈米線550之實施例中，如第5B圖所示，該等奈米線之該等通道區也是相互離散的。請參閱第5A-5C圖一下障壁層328被配置在基材302之上。該下障壁層328被進一步配置在該一或多條奈米線550之下。在一實施例中，如第5B圖所示，III-V族材料通道區308被閘極堆疊318完全圍繞。
請再參閱第5A圖，該等奈米線550中之每一奈米線也包含被配置在該等通道區的兩側上(其中包括III-V族材料通道區308的兩側上)的奈米線中或上之源極及汲極區314及316。在一實施例中，源極及汲極區314/316是嵌入式源極及汲極區，例如，該等奈米線的至少一部分被移除且被一源極/汲極材料區取代。然而，在另一實施例中，由該一或多條奈米線550的一些部分組成源極/汲極區314/316，或源極/汲極區314/316至少包括該一或多條奈米線550的一些部分。
一對接點570被配置在源極/汲極區314/316之上。在一實施例中，半導體裝置500進一步包含一對間隔物540。該等間隔物540被配置在閘極堆疊318與該對接點570之間。如前文所述，在至少數個實施例中，該等通道區及該等源極/汲極區被製造成離散的。然而，並不是該等奈米線550的所有區域都需要被製造成離散的，或者甚至不是該等奈米線550的所有區域都可被製造成離散的。例如，請參閱第5C圖，奈米線550A-550C在間隔物540之下的位置不是離散的。在一實施例中，該堆疊的奈米線550A-550C被設置在其間之居間半導體材料580。在一實施例中，下方奈米線550A仍然與下障壁層328的一部分接觸，該下障壁層328為了閘極堆疊318形成(第5B圖)而被以其他方式凹入。因此，在一實施例中，在該等間隔物540的一者或兩者之下的該複數條垂直堆疊之奈米線550一部分不是離散的。
我們應可了解：第5A-5C圖之相像的特徵名稱可如同以與第1B、3A-3E、及4圖相關聯之方式所述的特徵名稱。此外，雖然前文所述之半導體裝置500是針對單一裝置，但是亦可形成CMOS架構而包含被配置在相同基材上的或之上的基於N型金屬氧化物半導體(NMOS)及P型金屬氧化物半導體(PMOS)奈米線之裝置。在一實施例中，可使該等奈米線550的尺寸形成為線或帶，且可具有方形的或圓形的角。
前文所述之一或多個實施例的優點可包括下列優點中之一或多者：(1)高鋁含量百分率之情形下可得到較低的介電常數及較佳的界面特性，而提供了通道區之較佳的遷移率；(2)可易於形成自8至21之梯度分佈的介電常數，因而能夠在不使用諸如磷化銦(InP)等的一披覆層之情形下實現薄EOT及高遷移率；以及(3)能夠延伸摩爾定律(Moore's Law)或提高CMOS電晶體的性能。一優勢可包括實現高遷移率且大幅微縮的電晶體，且持續摩爾定律及電晶體改良以供高性能低功率的微處理器。
前文所述的包含單層梯度高k值閘極介電質之實施例可不同於雙介電層的配置，在雙介電層的配置中，製造兩層不同的介電薄膜，且通常在該等雙層的界面上有介電常數的階梯。本發明之實施例可提供較佳的解決方案、較佳的氧化物品質、以及使介電常數呈梯度分佈的能力，而實現了所需的電荷及遷移率增強。根據本發明所述的實施例，已在實驗的電容器上證明了諸如前文所述之梯度介電 層具有優於TaSiOx的界面品質。在相同的電容器上，顯示藉由改變三元氧化物中之鉭(Ta)及鋁(Al)的含量，而使氧化物具有可呈梯度分佈的介電常數。已證明單獨地以梯度改善遷移率，因而保持氧化物的厚度，同時只降低對散射是最重要的通道氧化物界面上之介電常數。
本發明所述的一或多個實施例之目標在於與梯度閘極介電質整合的III-V族材料主動區配置。雖然前文所述者係有關非平面環繞式閘極裝置之優勢，但是不具有環繞式閘極特徵的平面裝置亦可實現這些優勢。因此，可包含此種配置而形成諸如平面裝置、基於鰭或三閘極之裝置、以及其中包括基於奈米線之裝置之環繞式閘極裝置等的基於III-V族材料之電晶體。本發明所述的實施例對於金屬氧化物半導體場效電晶體(MOSFET)中之接面隔離也是有效的。我們應可了解：可以諸如(但不限於)化學氣相沉積(Chemical Vapor Deposition；簡稱CVD)、分子束磊晶(Molecular Beam Epitaxy；簡稱MBE)、或其他類似製程等的技術執行諸如本發明所述的III-V族材料層等的材料之形成。
第6圖示出根據本發明的一實施例之一計算裝置600。計算裝置600中安裝了一電路板602。電路板602可包含其中包括(但不限於)處理器604以及至少一通訊晶片606的一些組件。處理器604在實體上及電氣上被耦合到電路板602。在某些實施例中，該至少一通訊晶片606也在實體上及電氣上被耦合到電路板602。在進一步 的實施例中，通訊晶片606是處理器604的一部分。
計算裝置600根據其應用，可包含可在或可不在實體上及電氣上被耦合到電路板602之其他組件。這些其他的組件包括(但不限於)揮發性記憶體(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器(crypto processor)、晶片組、天線、顯示器、觸控式螢幕顯示器、觸控式螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球衛星定位系統(Global Positioning System；簡稱GPS)裝置、羅盤、加速度計(accelerometer)、陀螺儀(gyroscope)、喇叭、相機、以及大量儲存裝置(諸如硬碟機、光碟(Compact Disk；簡稱CD)、及數位多功能光碟(Digital Versatile Disk；簡稱DVD)等的大量儲存裝置)。
通訊晶片606能夠執行無線通訊，而將資料傳輸進出計算裝置600。術語"無線"及其派生詞可被用來描述可利用通過非固體介質之調變電磁輻射而傳送資料之電路、裝置、系統、方法、技術、通訊通道等的術語。該術語並不意味著相關聯的裝置不包含任何導線，但是在某些實施例中，該等相關聯的裝置可能不包含任何導線。通訊晶片606可實施其中包括(但不限於)Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進技術(Long Term Evolution；簡稱LTE)、Ev-DO、 HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、以上各項的衍生標準或協定、以及被稱為3G、4G、5G、及更新的世代之任何其他無線協定的一些無線標準或協定中之任何標準或協定。計算裝置600可包含複數個通訊晶片606。例如，一第一通訊晶片606可被專用於諸如Wi-Fi及藍牙等的較短距離之無線通訊，且一第二通訊晶片606可被專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他無線通訊標準等的較長距離之無線通訊。
計算裝置600之處理器604包含被封裝在該處理器604內之一積體電路晶粒。在本發明的某些實施例中，該處理器之積體電路晶粒包含諸如根據本發明的實施例而建立的MOS-FET電晶體等的一或多個裝置。術語"處理器"可意指用來處理來自暫存器及/或記憶體的電子資料而將該電子資料轉換為可被儲存在暫存器及/或記憶體的其他電子資料之任何裝置或裝置的一部分。
通訊晶片606也包含被封裝在通訊晶片606內之一積體電路晶粒。根據本發明的另一實施例，該通訊晶片的該積體電路晶粒包含諸如根據本發明的實施例而建立的MOS-FET電晶體等的一或多個裝置。
在進一步的實施例中，被安裝在計算裝置600內之另一組件可含有一積體電路晶粒，該積體電路晶粒包含諸如根據本發明的實施例而建立的MOS-FET電晶體等的一或多個裝置。
在各實施例中，計算裝置600可以是膝上型電腦、簡易筆記型電腦、筆記型電腦、超輕薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(Personal Digital Assistant；簡稱PDA)、超級行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步的實施例中，計算裝置600可以是用來處理資料的任何其他電子裝置。
因此，本發明之實施例包含具有III-V族材料主動區及梯度閘極介電質之非平面半導體裝置以及製造此種裝置之方法。
在一實施例中，一半導體裝置包含被配置在一基材之上的III-V族材料通道區。一閘極堆疊被配置在該III-V族材料通道區上。該閘極堆疊包含被直接配置在該III-V族材料通道區與一閘極電極之間的一梯度高k值閘極介電層。該梯度高k值閘極介電層在接近該III-V族材料通道區之處具有較低的介電常數，且在接近該閘極電極之處具有較高的介電常數。源極/汲極區被配置在該閘極堆疊的兩側上。
在一實施例中，由具有接近該III-V族材料通道區的較高濃度之鋁以及接近該閘極電極的較低濃度之鋁的MAlOx組成該梯度高k值閘極介電層。M是諸如(但不限於)鉭(Ta)、鋯(Zr)、鉿(Hf)、釓(Gd)、鑭(La)、或鈦(Ti)等的金屬。
在一實施例中，M是鉭(Ta)，該較低的介電常數是大約8，且該較高的介電常數是大約21。
在一實施例中，該梯度高k值閘極介電層具有範圍大約為2-3.5奈米的厚度。
在一實施例中，由砷化銦鎵(InGaAs)組成該III-V族材料通道區，由TaAlOx組成該梯度高k值閘極介電層，且該閘極電極是一金屬閘極電極。
在一實施例中，一半導體裝置包含被配置在一基材之上的一異質結構，且該異質結構具有設有一通道區之三維III-V族材料體。一源極及汲極材料區被配置在該三維III-V族材料體之上。一溝槽被配置在該源極及汲極材料區中，而將一源極區與一汲極區隔離，且露出該通道區的至少一部分。一閘極堆疊被配置在該溝槽中，且被配置在該通道區的該露出部分上。該閘極堆疊包含與該溝槽及該通道區共形之一梯度高k值閘極介電層、以及被配置在該梯度高k值閘極介電層上之一閘極電極。
在一實施例中，該梯度高k值閘極介電層具有在接近該通道區之處的較低的介電常數，且具有在接近該閘極電極之處的較高的介電常數。
在一實施例中，由具有接近該通道區的較高濃度之鋁以及接近該閘極電極的較低濃度之鋁的MAlOx組成該梯度高k值閘極介電層。M是諸如(但不限於)鉭(Ta)、鋯(Zr)、鉿(Hf)、釓(Gd)、鑭(La)、或鈦(Ti)等的金屬。
在一實施例中，M是鉭(Ta)，該較低的介電常數是大約8，且該較高的介電常數是大約21。
在一實施例中，該梯度高k值閘極介電層具有範圍大約為2-3.5奈米的厚度。
在一實施例中，由砷化銦鎵(InGaAs)組成該材料通道區，由TaAlOx組成該梯度高k值閘極介電層，且該閘極電極是一金屬閘極電極。
在一實施例中，該異質結構進一步包含被配置在該源極及汲極材料區與該三維III-V族材料體之間的一上障壁層。該溝槽也被配置在該上障壁層中。
在一實施例中，該異質結構進一步包含被配置在該基材與該三維III-V族材料體之間的一下障壁層。
在一實施例中，該溝槽也被部分地配置在該下障壁層中，而完全露出該通道區，且該閘極堆疊完全圍繞了該通道區。
在一實施例中，一半導體裝置包含被配置在一基材之上的一垂直配置的複數條III-V族材料奈米線。一閘極堆疊被配置在該等III-V族材料奈米線的每一III-V族材料奈米線之通道區上，且完全圍繞了每一III-V族材料奈米線之通道區。該閘極堆疊包含被配置在該等通道區的每一通道區上之一梯度高k值閘極介電層。一閘極電極被配置在該梯度高k值閘極介電層上。源極及汲極區在該閘極堆疊的兩側上圍繞了該等III-V族材料奈米線的每一III-V族材料奈米線之一些部分。
在一實施例中，該梯度高k值閘極介電層在接近該等通道區的每一通道區之處具有較低的介電常數，且在接近該閘極電極之處具有較高的介電常數。
在一實施例中，由具有接近該等通道區的較高濃度之鋁以及接近該閘極電極的較低濃度之鋁的MAlOx組成該梯度高k值閘極介電層。M是諸如(但不限於)鉭(Ta)、鋯(Zr)、鉿(Hf)、釓(Gd)、鑭(La)、或鈦(Ti)等的金屬。
在一實施例中，M是鉭(Ta)，該較低的介電常數是大約8，且該較高的介電常數是大約21。
在一實施例中，該梯度高k值閘極介電層具有範圍大約為2-3.5奈米的厚度。
在一實施例中，由砷化銦鎵(InGaAs)組成該等通道區，由TaAlOx組成該梯度高k值閘極介電層，且該閘極電極是一金屬閘極電極。
在一實施例中，該半導體結構進一步包含被配置在該源極及汲極區與該等III-V族材料奈米線的每一III-V族材料奈米線之間的一上障壁層。
在一實施例中，該半導體結構進一步包含被配置在該基材與最下方的III-V族材料奈米線之間的一下障壁層。該閘極堆疊之一下方部分被配置在該下障壁層上。

Claims (24)

  1. 一種積體電路結構，包括：包括銦、鎵及砷的奈米線通道結構；在該奈米線通道結構上且圍繞該奈米線通道結構的閘極介電質，該閘極介電質包括鉿、鋁及氧；以及在該閘極介電質上的閘極電極，該閘極電極包括金屬，其中該閘極介電質具有接近該閘極電極且遠離該奈米線通道結構的最大濃度的鉿，並且其中該閘極介電質具有接近該奈米線通道結構且遠離該閘極電極的最大濃度的鋁。
  2. 如申請專利範圍第1項之積體電路結構，進一步包括：鄰近該閘極電極的第一側的源極區；以及鄰近與該閘極電極的該第一側相對的該閘極電極的第二側的汲極區。
  3. 如申請專利範圍第2項之積體電路結構，進一步包括：在該源極區與該閘極電極的該第一側之間的第一介電質間隔物；以及在該汲極區與該閘極電極的該第二側之間的第二介電質間隔物。
  4. 一種積體電路結構，包括：包括銦、鎵及砷的鰭式場效電晶體通道結構；在該鰭式場效電晶體通道結構的頂部及側壁上的閘極介電質，該閘極介電質包括鉿、鋁及氧；以及在該閘極介電質上的閘極電極，該閘極電極包括金屬，其中該閘極介電質具有接近該閘極電極且遠離該鰭式場效電晶體通道結構的最大濃度的鉿，並且其中該閘極介電質具有接近該鰭式場效電晶體通道結構且遠離該閘極電極的最大濃度的鋁。
  5. 如申請專利範圍第4項之積體電路結構，進一步包括：鄰近該閘極電極的第一側的源極區；以及鄰近與該閘極電極的該第一側相對的該閘極電極的第二側的汲極區。
  6. 如申請專利範圍第5項之積體電路結構，進一步包括：在該源極區與該閘極電極的該第一側之間的第一介電質間隔物；以及在該汲極區與該閘極電極的該第二側之間的第二介電質間隔物。
  7. 一種積體電路結構，包括：包括銦、鎵及砷的奈米線通道結構；在該奈米線通道結構上且僅部分圍繞該奈米線通道結構的閘極介電質，該閘極介電質包括鉿、鋁及氧；以及在該閘極介電質上的閘極電極，該閘極電極包括金屬，其中該閘極介電質具有接近該閘極電極且遠離該奈米線通道結構的最大濃度的鉿，並且其中該閘極介電質具有接近該奈米線通道結構且遠離該閘極電極的最大濃度的鋁。
  8. 如申請專利範圍第7項之積體電路結構，進一步包括：鄰近該閘極電極的第一側的源極區；以及鄰近與該閘極電極的該第一側相對的該閘極電極的第二側的汲極區。
  9. 如申請專利範圍第8項之積體電路結構，進一步包括：在該源極區與該閘極電極的該第一側之間的第一介電質間隔物；以及在該汲極區與該閘極電極的該第二側之間的第二介電質間隔物。
  10. 一種積體電路結構，包括：包括銦、鎵及砷的奈米線通道結構；在該奈米線通道結構上且完全圍繞該奈米線通道結構的閘極介電質，該閘極介電質包括鉿、鋁及氧；以及在該閘極介電質上的閘極電極，該閘極電極包括金屬，其中該閘極介電質具有接近該閘極電極且遠離該奈米線通道結構的最大濃度的鉿，並且其中該閘極介電質具有接近該奈米線通道結構且遠離該閘極電極的最大濃度的鋁。
  11. 如申請專利範圍第10項之積體電路結構，進一步包括：鄰近該閘極電極的第一側的源極區；以及鄰近與該閘極電極的該第一側相對的該閘極電極的第二側的汲極區。
  12. 如申請專利範圍第11項之積體電路結構，進一步包括：在該源極區與該閘極電極的該第一側之間的第一介電質間隔物；以及在該汲極區與該閘極電極的該第二側之間的第二介電質間隔物。
  13. 一種製造積體電路結構的方法，該方法包括：形成包括銦、鎵及砷的奈米線通道結構；形成在該奈米線通道結構上且圍繞該奈米線通道結構的閘極介電質，該閘極介電質包括鉿、鋁及氧；以及形成在該閘極介電質上的閘極電極，該閘極電極包括金屬，其中該閘極介電質具有接近該閘極電極且遠離該奈米線通道結構的最大濃度的鉿，並且其中該閘極介電質具有接近該奈米線通道結構且遠離該閘極電極的最大濃度的鋁。
  14. 如申請專利範圍第13項之方法，進一步包括：形成鄰近該閘極電極的第一側的源極區；以及形成鄰近與該閘極電極的該第一側相對的該閘極電極的第二側的汲極區。
  15. 如申請專利範圍第14項之方法，進一步包括：形成在該源極區與該閘極電極的該第一側之間的第一介電質間隔物；以及形成在該汲極區與該閘極電極的該第二側之間的第二介電質間隔物。
  16. 一種製造積體電路結構的方法，該方法包括：形成包括銦、鎵及砷的鰭式場效電晶體通道結構；形成在該鰭式場效電晶體通道結構的頂部及側壁上的閘極介電質，該閘極介電質包括鉿、鋁及氧；以及形成在該閘極介電質上的閘極電極，該閘極電極包括金屬，其中該閘極介電質具有接近該閘極電極且遠離該鰭式場效電晶體通道結構的最大濃度的鉿，並且其中該閘極介電質具有接近該鰭式場效電晶體通道結構且遠離該閘極電極的最大濃度的鋁。
  17. 如申請專利範圍第16項之方法，進一步包括：形成鄰近該閘極電極的第一側的源極區；以及形成鄰近與該閘極電極的該第一側相對的該閘極電極的第二側的汲極區。
  18. 如申請專利範圍第17項之方法，進一步包括：形成在該源極區與該閘極電極的該第一側之間的第一介電質間隔物；以及形成在該汲極區與該閘極電極的該第二側之間的第二介電質間隔物。
  19. 一種製造積體電路結構的方法，該方法包括：形成包括銦、鎵及砷的奈米線通道結構；形成在該奈米線通道結構上且僅部分圍繞該奈米線通道結構的閘極介電質，該閘極介電質包括鉿、鋁及氧；以及形成在該閘極介電質上的閘極電極，該閘極電極包括金屬，其中該閘極介電質具有接近該閘極電極且遠離該奈米線通道結構的最大濃度的鉿，並且其中該閘極介電質具有接近該奈米線通道結構且遠離該閘極電極的最大濃度的鋁。
  20. 如申請專利範圍第19項之方法，進一步包括：形成鄰近該閘極電極的第一側的源極區；以及形成鄰近與該閘極電極的該第一側相對的該閘極電極的第二側的汲極區。
  21. 如申請專利範圍第20項之方法，進一步包括：形成在該源極區與該閘極電極的該第一側之間的第一介電質間隔物；以及形成在該汲極區與該閘極電極的該第二側之間的第二介電質間隔物。
  22. 一種製造積體電路結構的方法，該方法包括：形成包括銦、鎵及砷的奈米線通道結構；形成在該奈米線通道結構上且完全圍繞該奈米線通道結構的閘極介電質，該閘極介電質包括鉿、鋁及氧；以及形成在該閘極介電質上的閘極電極，該閘極電極包括金屬，其中該閘極介電質具有接近該閘極電極且遠離該奈米線通道結構的最大濃度的鉿，並且其中該閘極介電質具有接近該奈米線通道結構且遠離該閘極電極的最大濃度的鋁。
  23. 如申請專利範圍第22項之方法，進一步包括：形成鄰近該閘極電極的第一側的源極區；以及形成鄰近與該閘極電極的該第一側相對的該閘極電極的第二側的汲極區。
  24. 如申請專利範圍第23項之方法，進一步包括：形成在該源極區與該閘極電極的該第一側之間的第一介電質間隔物；以及形成在該汲極區與該閘極電極的該第二側之間的第二介電質間隔物。
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