KR20160061982A - Iii-v족 재료 능동 영역과 그레이딩된 게이트 유전체를 갖는 반도체 디바이스 - Google Patents

Iii-v족 재료 능동 영역과 그레이딩된 게이트 유전체를 갖는 반도체 디바이스 Download PDF

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Abstract

III-V족 재료 능동 영역과 그레이딩된 게이트 유전체를 갖는 반도체 디바이스와 그러한 디바이스를 제조하는 방법이 기술된다. 예에서, 반도체 디바이스는 기판 상에 배치된 III-V족 재료 채널 영역을 포함한다. 게이트 스택은 III-V족 재료 채널 영역 상에 배치된다. 게이트 스택은 III-V족 재료 채널 영역과 게이트 전극 간에 직접 배치되는 그레이딩된 고유전율(high-k) 게이트 유전체층을 포함한다. 그레이딩된 고유전율 게이트 유전체층은 III-V족 재료 채널 영역 근방에서는 낮은 유전 상수를 가지고 게이트 전극 근방에서는 높은 유전 상수를 갖는다. 소스/드레인 영역들은 게이트 스택의 양측에 배치된다.

Description

III-V족 재료 능동 영역과 그레이딩된 게이트 유전체를 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE HAVING GROUP III-V MATERIAL ACTIVE REGION AND GRADED GATE DIELECTRIC}
본 발명의 실시예들은 반도체 디바이스 분야, 특히 III-V족 재료 능동 영역과 그레이딩된 게이트 유전체(graded gate dielectric)를 갖는 비평면 반도체 디바이스 분야에 관한 것이다.
지난 수 십년 동안, 집적 회로들의 특성들의 스케일링은 지속적으로 성장하는 반도체 산업의 추진력이 되어 왔다. 점점 더 작은 특성들로의 스케일링은 반도체 칩들의 제한된 면적 상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소시키는 것은 칩 상의 증가된 개수의 메모리 디바이스들의 집적화를 허용하여, 증가된 용량을 갖는 제품들의 제조에 알맞게 된다. 그러나, 점점 많은 용량을 향한 추진이 쟁점이 없는 것은 아니다. 각 디바이스의 성능을 최적화할 필요성이 갈수록 중요해지고 있다.
III-V족 재료 계열에서와 같이, 에피택셜 성장시킨 반도체 헤테로-구조체들에 형성되는 반도체 디바이스들은 감소된 불순물 산란과 함께 낮은 유효 질량으로 인해 트랜지스터 채널들에서 특히 높은 캐리어 이동도를 제공한다. 그러한 디바이스들은 높은 구동 전류 성능을 제공하고 미래의 저전력, 고속 로직 응용들에 유망한 것으로 보인다. 그러나, III-V족 재료-기반 디바이스들 분야에서 상당한 개선이 여전히 필요하다.
또한, 집적 회로 디바이스들의 제조에 있어서, 디바이스 치수가 계속해서 축소됨에 따라 트라이-게이트 트랜지스터와 같은 다중-게이트 트랜지스터가 보다 보편적으로 되어가고 있다. 그러한 트랜지스터들의 접합 누설을 감소시키기 위해 복수의 상이한 기술들이 시도되었다. 그러나, 접합 누설 억제 분야에 있어서 상당한 개선이 여전히 필요하다.
도 1a는 III-V족 재료 능동 영역과 클래딩층을 갖는 GAA(gate all-around) 비평면 반도체 디바이스의 일부의 단면도를 예시한다.
도 1b는 본 발명의 실시예에 따라, III-V족 재료 능동 영역과 그 바로 위의 그레이딩된 고유전율(high-k) 게이트 유전체층을 갖는 GAA(gate all-around) 비평면 반도체 디바이스의 일부의 단면도를 예시한다.
도 2a는 본 발명의 실시예에 따라, TaAlOx 유전체층에 대한 ％ Al 포함의 함수로서의 유전 상수의 플롯이다.
도 2b는 TaSiOx 유전체층에 대한 Vg(볼트)의 함수로서의 C/A(F/cm2)의 플롯이다.
도 2c는 본 발명의 실시예에 따라, TaAlOx 유전체층에 대한 Vg(볼트)의 함수로서의 C/A(F/cm2)의 플롯이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따라, 그레이딩된 게이트 유전체를 가진 III-V족 재료 능동 영역을 갖는 비평면 반도체 디바이스를 제조하는 방법에서 다양한 공정들을 나타내는 단면도들을 예시한다.
도 4는 본 발명의 일 실시예에 따라, 그레이딩된 게이트 유전체를 가진 III-V족 재료 능동 영역을 갖는 비평면 반도체 디바이스의 앵글 뷰(angled view)를 예시한다.
도 5a는 본 발명의 실시예에 따라, 그레이딩된 게이트 유전체를 갖는 나노와이어-기반 반도체 구조의 3차원 단면도를 예시한다.
도 5b는 본 발명의 실시예에 따라, a-a'축을 따라 취한 도 5a의 나노와이어-기반 반도체 구조의 채널 단면도를 예시한다.
도 5c는 본 발명의 실시예에 따라, b-b'축을 따라 취한 도 5a의 나노와이어-기반 반도체 구조의 스페이서 단면도를 예시한다.
도 6은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
III-V족 재료 능동 영역과 그레이딩된 게이트 유전체를 갖는 반도체 디바이스와 그러한 디바이스를 제조하는 방법이 기술된다. 하기 설명에서, 본 발명의 실시예들에 대한 철저한 이해를 도모하기 위해, 특정 집적 및 재료 체제와 같은 많은 특정 상세 사항들이 제시된다. 본 발명의 실시예들은 이러한 특정 상세들 없이도 실시될 수 있다는 것이 통상의 기술자에게 명백할 것이다. 다른 예들에서, 집적 회로 설계 레이아웃과 같은 공지된 특징들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않는다. 더구나, 도면들에 도시된 다양한 실시예들은 예시적 표현들이며, 반드시 축척에 맞추어 그려진 것은 아니다.
본 명세서에 기술된 하나 이상의 실시예들은 그레이딩된 게이트 유전체를 가진 III-V족 재료 능동 영역을 갖는 비평면 반도체 디바이스와 같은 반도체 디바이스에 관한 것이다. 특히, III-V족 재료 비평면 트랜지스터들을 위한 그레이딩된 산화물/패시베이션 특징들이 설명된다. 실시예들은 그레이딩된 게이트 산화물, III-V 재료 채널, 고유전율(high-k) 게이트 유전체, 고이동도 채널 영역, 낮은 오프-상태 누설, 높은 μeff를 위한 산화물 그레이딩(oxide Grading) 중 하나 이상을 갖는 디바이스를 제조하기 위한 접근법들을 포괄할 수 있고, 비-실리콘 채널 구성들에 기초하는 트랜지스터들(예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들)에 적용할 수 있다. 실시예에서, 다양한 접근법들은 높은 이동도 채널들 상에서의 고품질 산화물을 위한 유전 상수 그레이딩을 달성하기 위해 제공된다.
본 명세서에서 설명된 하나 이상의 실시예에 대한 맥락에 있어서, 연관되는 디바이스들의 종래 아키텍처들은 III-V 재료 기반 트랜지스터에 누설 경로를 포함할 수 있거나 누설 경로를 생기게 할 수 있다. 더 큰 밴드-갭의 재료가 균질한 고유전율(high-k) 게이트 유전체와 접촉하고 그러한 유전체와 호환되지 않을 수 있으므로 누설 경로가 게이트 전극 아래에 및 더 큰 밴드-갭의 하부 배리어를 통해 존재할 수 있다. 고유전율 게이트 유전체와의 그러한 접촉은 큰 밀도의 계면 트랩들을 초래할 수 있으며 디바이스의 게이트 제어의 외부에 도전 경로를 가능하게 하여, III-V 트랜지스터의 오프-상태 누설을 제한할 수 있다. 그러한 쟁점들은 비평면 트랜지스터 구조체에서 더 심각할 수 있다.
본 명세서에 기술된 하나 이상의 실시예들에 대한 보다 구체적인 맥락에 있어서, 고성능의, 잘 제어된 트랜지스터를 달성하기 위해서는, 채널 영역 바로 위에서의 및 특히 III-V족 및 Ge과 같은 신규 채널 재료를 갖는 얇은 보디의 GAA(gate all around) 아키텍처에서의 게이트 유전체의 제조는 아직 필수적인 도전 과제이다. 채널 이동도가 높고 산화물의 유전 상수가 클 때, 유전체와 채널 영역 사이의 포논 산란으로 인한 상당한 정도의 이동도 열화가 있을 수 있다. 이러한 열화는 채널 영역의 이동도가 더 높아지고 산화물의 유전 상수가 더 높아질수록 악화될 수 있다. 그러나, 양쪽 모두는 지속적인 스케일링 및 성능 향상을 위해 필요하다. 따라서, 본 명세서에서 기술된 하나 이상의 실시예들은 유전 상수를 채널 계면 근방에서 낮게 시작하여 채널 계면 말단에서 매우 높아지도록 그레이딩시킨 새로운 유전체 조합을 목표로 하여, 얇은 EOT 및 높은 유효 유전 상수를 달성한다. 그럼에도 불구하고, 유전 상수는 상호작용이 가장 강한 채널 근방에서 최소로 유지되고, 전체적인 이동도 및 산화물 품질 양쪽 모두를 향상시키고, 고성능 초고밀도(high performance ultra scaled) 트랜지스터들에 대해 양호한 채널 제어를 유지한다.
본 발명의 실시예에 따라, 그 다음으로 유전체 재료층을 유전 상수가 채널 영역 근방에서 낮고 금속 게이트 근방에서 높게 되도록 그레이딩시켜서 게이트 제어 또는 전하의 희생없이 높은 이동도 재료 시스템에서 더 높은 이동도 채널들을 달성한다. 그러한 하나의 예에서, 향상된 산화물-III-V 채널 특성들은 가장 최신 기술을 넘어서는 것으로서 증명된다. 일 실시예에서, 전체적인 산화물 두께(전하)는 유지되지만, 지속적인 유전 상수 그레이딩은 Ta 및 Al의 레벨을 그레이딩함으로써 유전 상수가 채널 산화물 계면에서는 낮고 금속 산화물 계면에서는 높은 3상 산화물(ternary oxide)(예를 들어, 일례로서 TaAlOx)의 도입에 의해 달성된다. 실시예에서, 결과적인 트랜지스터는 채널 계면에서 Dit를 향상시켰고, 유전체 그레이딩 때문에 이동도를 향상시켰다. 3상 산화물은 또한 게이트 영역에서 유전 상수를 엔지니어링하는 자유도를 가능하게 할 수 있다.
종래의 접근법의 일례로서, 도 1a는 III-V족 재료 능동 영역과 그 위의 클래딩층을 갖는 GAA 비평면 반도체 디바이스(100)의 일부의 단면도를 예시한다. 도 1a를 참조하면, InGaAs 채널(106)은 그 위에 배치된 InP 클래딩층(107)을 갖는다. 균질한 TaSiOx 게이트 유전체(122)와 금속 게이트(124)는 쌍을 이루는 InGaAs 채널(106)/InP 클래딩층(107) 상에 배치된 게이트 스택을 구성한다. 도 1a에 도시된 예의 경우, 그 실험적인 상세 사항이 이하 기술되는데, (1) Dit는 Si-HfO2보다 여전히 높고, 및 (2) TaSiOx가 InGaAs 바로 위에 형성되는 경우에, 30-60％ 이동도 손실이 있고, 즉 지장을 주는 클래딩층이 요구되는 것과 관련하여 그러한 GAA 디바이스에 대한 도전 과제가 남아 있다.
도 1a와는 대조적으로, 클래딩 없는 디바이스의 예로서, 도 1b는 본 발명의 실시예에 따라, III-V족 재료 능동 영역과 바로 위의 그레이딩된 고유전율 게이트 유전체 층을 갖는 GAA 비평면 반도체 디바이스(200)의 일부의 단면도를 예시한다. 특히, 반도체 디바이스(200)는 TaAlOx 게이트 유전체(220)와 금속 게이트 전극(224)으로 구성된 게이트 스택에 의해 둘러싸인 III-V 재료 채널 영역(206)(여기서 예시적인 실시예는 GAA InGaAs이다)을 포함한다. 다음으로, 일 실시예에서, 새로운 유전체(TaAlOx)는 디바이스(200)의 게이트와 채널 사이에 직접적으로 위치된다. 실시예에서, Al과 Ta 비율은, 채널 영역에서 대략 8의 낮은 유전 상수(예를 들어, Al 풍부)와 Ta 함량을 증가시킴으로써 금속 게이트 계면에서 높은 유전 상수(대략 21, 및 심지어 30만큼 높은)로 그레이딩되는 것을 제공하기 위해 TaAlOx 게이트 유전체층(220)내에서 그레이딩된다. 실시예들은 유전체들(예를 들어, LaAlOx, TiAlOx, HfAlOx, ZrAlOx, 기타 등등)의 다양한 조합들의 그레이딩된 재료들을 더 포함할 수 있거나 그 대신에 포함할 수 있다. 실시예에서, 그러한 배열의 이점들은 (1) 더 나은 이동도를 제공할 수 있는 높은 Al％를 갖는 더 낮은 K 및 더 나은 계면 특성, (2) 개재되는 InP 클래딩층을 사용하지 않고 얇은 EOT 및 높은 이동도를 가능하게 하는, 손쉽게 그레이딩할 수 있는, 예를 들어 8 내지 21의 유전 상수를 포함하지만, 이에 한정되지는 않는다. 다른 실시예에서, 상술한 알루미늄 성분은 Si으로 치환되고, 이는 예를 들어, TiSiOx의 그레이딩된 층과 같이 막 전체에 걸쳐 그레이딩된다.
다음으로, 본 명세서에서 기술된 하나 이상의 실시예들은 클래딩층 필요없이 채널 와이어 재료 상에 직접적인 유전체 성장을 가능하게 한다. 이것은 더 작은 치수, 예를 들어 얇은 와이어의 제조를 허용한다. 실시예에서, 유전체층을 그레이딩함으로써, 비계단 방식으로 발생하는 유전체 변화로 매끄러운, 막 조성물의 점진적인 전이가 달성된다. 실시예에서, 2의 증분들이 그레이딩된 유전체층에서 피착된 재료의 대략 매 2-3 옹스트롬마다 이루어질 수 있다.
도 1b를 다시 참조하면, 실시예에서, 그레이딩된 고유전율 게이트 유전체층(220)은 III-V 재료 채널 영역 근방에서는 알루미늄 농도가 높고 게이트 전극 근방에서는 알루미늄 농도가 낮은 MAlOx로 구성된다. M은 Ta, Zr, Hf, Gd, La, 또는 Ti와 같은, 그러나 이에 한정되지는 않는 금속이다. 일 실시예에서, M은 Ta이고, 더 낮은 유전 상수는 대략 8이고, 더 높은 유전 상수는 대략 21이다. 일 실시예에서, 그레이딩된 고유전율 게이트 유전체층은 대략 2 - 3.5 나노미터 범위의 두께를 갖는다. 일 실시예에서, III-V 재료 채널 영역은 InGaAs로 구성되고, 그레이딩된 고유전율 게이트 유전체층은 TaAlOx로 구성되고, 게이트 전극은 금속 게이트 전극이다. 실시예에서, TaAlOx는 ALD(atomic layer deposition)에 의해 형성되며, 여기서 Al은 트리메틸알루미늄(TMA) 또는 Et2MeAl에 의해 전달되고, Ta는 TaCl5 또는 Ta 에톡사이드에 의해 전달된다. 일 실시예에서, TaAlOx의 형성은 Al 원자들을 Ta2O5의 일부 O 사이트에 삽입하는 것이 효과적으로 보여진다. 실시예에서, 알루미늄은 그레이딩된 유전체에서 요구되지만, Ta는 Zr, Hf, Gd, La, 또는 Ti으로 치환될 수 있다.
도 2a는 본 발명의 실시예에 따라, TaAlOx 유전체층에 대한 ％ Al 포함의 함수로서의 유전 상수의 플롯(150)이다. 플롯(150)을 참조하면, 유전 상수는 산화물내의 Ta 함량을 증가시킴으로써 대략 8에서 20으로 그레디딩되었다. 계면에서의 더 낮은 유전 상수는 강한 산화물 결합(고유전율 산화물)에 의해 유발되는 광학적 포논 산란을 감소시켜서 채널에서의 향상된 이동도로 이어진다.
도 2b는 TaSiOx 유전체층에 대한 Vg(볼트)의 함수로서의 C/A(F/cm2)의 플롯(160)이다. 대조적으로, 도 2c는 본 발명의 실시예에 따라, TaAlOx 유전체층에 대한 Vg(볼트)의 함수로서의 C/A(F/cm2)의 플롯(170)이다. 플롯들(160 및 170)을 함께 참조하면, 듀얼층 산화물에 의존할 필요없이 달성되는 이동도 향상 이외에, TaAlOx-III-V 계면의 산화물 품질은 최신 TaSiOx에 비해 향상된다. C-V 곡선들은 TaSiOx에 비해 TaAlOx 유전체에 대한 주파수 분산이 감소된 것을 나타낸다. 향상된 산화물 특성들은 향상된 이동도 및 채널 제어를 제공할 수 있다.
일 양태에서, 그레이딩된 고유전율 게이트 유전체층을 갖는 III-V족 재료 기반 반도체 구조체를 제조하는 방법이 제공된다. 예를 들어, 도 3a 내지 3e는 본 발명의 실시예에 따라, 그레이딩된 게이트 유전체를 가진 III-V족 재료 능동 영역을 갖는 비평면 반도체 디바이스를 제조하는 방법에서 다양한 공정들을 나타내는 단면도들을 예시한다. 도 3a 내지 도 3e의 유사 특징 지정들은 도 1b와 관련하여 기술된 대로 일 수 있음을 이해할 것이다.
도 3a를 참조하면, 하부 배리어층(328)이 기판(302) 위에 형성된다. 다음으로, III-V 재료층을 하부 배리어층(328) 상에 형성하고 패터닝하여 채널 영역(308)을 갖는 3차원 재료 보디(206)를 형성한다. 대안적으로, 도 3c와 관련하여 후술되는 트렌치 형성 이후 또는 트렌치 형성 동안 III-V 재료층을 형성할 수 있다.
도 3b를 참조하면, 상부 배리어층(326) 및 소스 및 드레인 재료 영역(310)을 포함할 수 있는 헤테로-구조체(390)를 3차원 재료 보디(206) 위에(또는 아직 패터닝되지 않았을 경우 III-V 재료층 위에) 형성한다.
도 3c를 참조하면, 트렌치(312)는 헤테로-구조체(390)내에 또한 하부 배리어층(328)내에 부분적으로 형성되며, 이는 채널 영역(308)을 노출시킨다. 실시예에서, 트렌치(312)는 건식 또는 습식 에칭 프로세스에 의해 형성된다.
도 3d를 참조하면, 그레이딩된 유전체층(220)은 트렌치(312)내에 또한 채널 영역(308)을 둘러싸며 형성된다. 다음으로, 도 3e를 참조하면, 게이트 전극(224)은 그레이딩된 유전체층(220) 위에 형성된다.
따라서, 도 3e는 본 발명의 실시예에 따라, 그레이딩된 게이트 유전체층을 가진 III-V족 재료 능동 영역을 갖는 비평면 반도체 디바이스(300)의 단면도를 예시한다. 다음으로, 다시 도 3e를 참조하면, 반도체 디바이스(300)는 기판(302) 위에 배치된 헤테로-구조체(304)를 포함한다. 헤테로-구조체(304)는 채널 영역(308)을 갖는 3차원 III-V족 재료 보디(206)를 포함한다. 소스 및 드레인 재료 영역(310)은 3차원 III-V족 재료 보디(206) 위에 배치된다. 트렌치는 소스 및 드레인 재료 영역(310)에 배치되고, 소스 영역(314)을 드레인 영역(316)으로부터 분리하며, 채널 영역(308)의 적어도 일부를 노출시킨다. 게이트 스택(318)은 트렌치(312)에 또한 채널 영역(308)의 노출된 부분 상에 배치된다. 게이트 스택(218)은 그레이딩된 유전체층(220)과 게이트 전극(224)을 포함한다. 비록 T-형상으로 도시되었지만, 게이트 전극(224)은 커패시턴스 효과를 감소시키기 위해 잘려진 T-부분들을 그 대신에 가질 수 있다. 도 3e에 도시된 바와 같이, 게이트 스택(318)이 채널 영역(308) 아래의 일부를 포함한다는 것을 이해해야 한다.
다시 도 3e를 참조하면, 실시예에서, 헤테로-구조체(304)는 소스 및 드레인 재료 영역(310)과 3차원 III-V족 재료 보디(206) 간에 배치된 (도 3e에서 파선으로 도시된) 상부 배리어층(326)을 더 포함한다. 트렌치는 또한 상부 배리어층(326)에 배치된다. 실시예에서, 헤테로-구조체(304)는 기판(302)과 3차원 III-V족 재료 보디(206) 간에 배치되는 하부 배리어층(328)을 더 포함한다. 그러한 일 실시예에서, 트렌치는 또한 하부 배리어층(328)에 부분적으로 배치되어, 채널 영역(308)을 완전히 노출시킨다. 그러한 실시예에서, 게이트 스택(318)은 도 3e에 표시된 바와 같이, 채널 영역(308)을 완전히 둘러싼다.
기판(302)은 반도체 디바이스 제조에 적절한 재료로 구성될 수 있다. 일 실시예에서, 기판(302)은 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만, 이에 한정되지 않는 재료의 단결정으로 구성되는 벌크 기판이다. 다른 실시예에서, 기판(302)은 상부 에피택셜층을 갖는 벌크층을 포함한다. 특정 실시예에서, 벌크층은 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-Ⅴ 화합물 반도체 재료를 포함할 수 있지만, 이에 한정되지 않는 재료의 단결정으로 구성되는 반면, 상부 에피택셜층은 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-Ⅴ 화합물 반도체 재료를 포함할 수 있지만, 이에 한정되지 않는 단결정층으로 구성된다. 다른 실시예에서, 기판(302)은 하부 벌크층 위에 존재하는 중간 절연체층 상의 상부 에피택셜층을 포함한다. 상부 에피택셜층은 (예를 들어, SOI(silicon-on-insulator) 반도체 기판을 형성하기 위한) 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만, 이에 한정되지 않는 단일 결정층으로 구성된다. 절연체층은 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있지만, 이에 한정되지 않는 재료로 구성된다. 하부 벌크층은 실리콘, 게르마늄, 실리콘-게르마늄, Ⅲ-Ⅴ 화합물 반도체 재료 또는 석영을 포함할 수 있지만, 이에 한정되지 않는 단결정으로 구성된다. 기판(302)은 도펀트 불순물 원자들을 더 포함할 수 있다.
헤테로-구조체(304)는 하부 배리어층(328)이 그 위에 배치된 구성성분 버퍼층(compositional buffer layer)(도시 생략)과 같은 하나 이상의 결정성 반도체층의 스택을 포함한다. 구성성분 버퍼층은 하부 배리어층이 무시할만한 전위(dislocations)로 위에 형성될 수 있는 특정 격자 구조체를 제공하기에 적합한 결정성 재료로 구성될 수 있다. 예를 들어, 본 발명의 일 실시예에 따라, 격자 상수의 구배(gradient)에 의해, 반도체 헤테로-구조체(304)의 노출된 성장 표면을, 기판(302)의 격자 구조체로부터 고품질, 저결함층을 그 위에 에피택셜 성장시키기에 더 양립 가능한 표면으로 변화시키기 위해 구성성분 버퍼층이 사용된다. 일 실시예에서, 구성성분 버퍼층은 기판(302)의 양립 불가능한 격자 상수 대신에 에피택셜 성장에 보다 적합한 격자 상수를 제공하도록 작용한다. 실시예에서, 기판(302)은 단결정 실리콘으로 구성되며, 구성성분 버퍼층은 두께가 약 1미크론인 InAlAs층으로 구성되는 하부 배리어층에 대해 그레이딩된다. 대안의 실시예에서, 기판(302)의 격자 상수가 양자-웰 반도체 디바이스를 위한 하부 배리어층(328)의 성장에 적합하므로 구성성분 버퍼층이 생략된다.
하부 배리어층(328)은 그 위에 형성되는 양자-웰에 파동 함수(wave-function)를 구속하기에 적합한 재료로 구성될 수 있다. 본 발명의 실시예에 따라, 하부 배리어층(328)은 구성성분 버퍼층의 상부 격자 상수에 적절하게 매칭되는 격자 상수를 가지며, 예를 들어 격자 상수들은 하부 배리어층(328)에서의 전위 형성이 무시될만한 정도로 충분히 유사하다. 일 실시예에서, 하부 배리어층(328)은 두께가 약 10 나노미터인 대략 In0 . 65Al0 . 35As의 층으로 구성된다. 특정 실시예에서, N형 반도체 디바이스에서의 양자 구속에 대해 대략 In0 . 65Al0 . 35As의 층으로 구성되는 하부 배리어층(328)이 사용된다. 다른 실시예에서, 하부 배리어층(328)은 두께가 약 10 나노미터인 대략 In0 . 65Al0 . 35Sb의 층으로 구성된다. 특정 실시예에서, P형 반도체 디바이스에서의 양자 구속에 대해 대략 In0 . 65Al0 . 35Sb의 층으로 구성되는 하부 배리어층(328)이 사용된다.
3차원 III-V족 재료 보디(206)는 낮은 저항으로 파동 함수를 전파하기에 적합한 재료로 구성될 수 있다. 본 발명의 일 실시예에 따라, 3차원 III-V족 재료 보디(206)는 헤테로-구조체(304)의 하부 배리어층(328)의 격자 상수에 적절히 매칭되는 격자 상수를 가지며, 예를 들어 격자 상수들은 3차원 III-V족 재료 보디(206)에서의 전위 형성이 무시될만한 정도로 충분히 유사하다. 일 실시예에서, 3차원 III-V족 재료 보디(206)는 III족(예를 들어, 붕소, 알루미늄, 갈륨 또는 인듐) 및 V족(예를 들어, 질소, 인, 비소 또는 안티몬) 원소들로 구성된다. 일 실시예에서, 3차원 III-V족 재료 보디(206)는 InAs, InSb, 또는 InGaAs로 구성된다. 3차원 III-V족 재료 보디(206)는 파동 함수의 상당한 부분을 전파하기에 적합한 두께, 예를 들어 파동 함수의 상당한 부분이 헤테로-구조체(304)의 하부 배리어층(328) 또는 3차원 III-V족 재료 보디(206) 상에 형성되는 상부 배리어층(예를 들어, 배리어층(326))에 들어가는 것을 억제하기에 적합한 두께를 가질 수 있다. 실시예에서, 3차원 III-V족 재료 보디(206)는 약 50-100 옹스트롬 범위의 두께(높이)를 갖는다. 폭(도시된 페이지에서 취한 치수)은 대략 동일한 치수를 가질 수 있어서, 3차원 와이어-형 특징을 제공한다.
상부 배리어층(326)은 그 아래 형성되는 III-V 재료 보디/채널 영역에 파동 함수를 구속하기에 적합한 재료로 구성될 수 있다. 본 발명의 실시예에 따라, 상부 배리어층(326)은 채널 영역(206)의 격자 상수에 적절하게 매칭되는 격자 상수를 가지며, 예를 들어 격자 상수들은 상부 배리어층(326)에서의 전위 형성이 무시될만한 정도로 충분히 유사하다. 일 실시예에서, 상부 배리어층(326)은 N형 InGaAs와 같지만, 이에 한정되지는 않는 재료의 층으로 구성된다. 소스 및 드레인 재료 영역(310)은 도핑된 III-V족 재료 영역일 수 있으며, 이는 상부 배리어층(326)과 동일하거나 유사한 재료로 형성되는 보다 고농도로 도핑된 구조체일 수 있다. 다른 실시예들에서, 소스 및 드레인 재료 영역(310)의 조성은, 도핑 차이와는 별도로, 상부 배리어층(326)의 재료와 상이하다.
반도체 디바이스(200 또는 300)는 게이트, 채널 영역 및 한 쌍의 소스/드레인 영역들을 포함하는 반도체 디바이스일 수 있다. 실시예에서, 반도체 디바이스(200 또는 300)는 MOS-FET 또는 MEMS(Microelectromechanical System)와 같지만, 이에 한정되지는 않는 것이다. 일 실시예에서, 반도체 디바이스(200 또는 300)는 평면 또는 3차원 MOS-FET이며, 분리된 디바이스이거나 복수의 내포형(nested) 디바이스에 있는 하나의 디바이스이다. 통상적인 집적 회로에 대해 인식되는 바와 같이, N채널 트랜지스터 및 P채널 트랜지스터의 양쪽 모두는 CMOS 집적 회로를 형성하기 위해 단일의 기판 상에 제조될 수 있다. 또한, 이러한 디바이스들을 집적 회로에 집적하기 위해서 부가적인 상호접속 배선이 제조될 수 있다.
상술한 디바이스들은 게이트가 III-V 재료 층들의 스택의 트렌치 내에서 채널 영역을 감싸는, 트렌치-기반 디바이스들로서 보여질 수 있다. 그러나, 다른 디바이스들은 트라이-게이트 또는 FIN-FET 기반 MOS-FET에서와 같이, 돌출 III-V 채널 영역들을 포함할 수 있다. 예를 들어, 도 4는 본 발명의 실시예에 따라, 그레이딩된 게이트 유전체를 가진 III-V족 재료 능동 영역을 갖는 비평면 반도체 디바이스의 앵글 뷰를 예시한다.
도 4를 참조하면, 반도체 디바이스(400)는 기판(302) 위에 배치되는 헤테로-구조체(404)를 포함한다. 헤테로-구조체(404)는 하부 배리어층(328)을 포함한다. 채널 영역(308)을 갖는 3차원 III-V족 재료 보디(206)는 하부 배리어층(328) 위에 배치된다. 게이트 스택(318)은 채널 영역(308)의 적어도 일부를 둘러싸도록 배치된다. 실시예에서, 도 4의 조망에서는 보이지 않지만, 게이트 스택은 채널 영역(308)을 완전히 둘러싼다. 게이트 스택(318)은 게이트 전극(224) 및 그레이딩된 게이트 유전체층(220)을 포함한다. 게이트 스택은 유전체 스페이서들(460)을 더 포함할 수 있다.
소스 및 드레인 영역들(314/316)은 게이트 스택(318)에 의해 둘러싸이지 않은 3차원 III-V족 재료 보디(206)의 일부에 또는 그 위에 형성될 수 있다. 또한, 그러한 영역들에 상부 배리어층도 또한 포함될 수 있다. 또한, 분리 영역들(470)이 포함될 수 있다. 비록 도 4에는 하부 배리어층(328)의 하단과 어느정도 정렬된 것으로 도시되었지만, 분리 영역들(470)의 깊이는 변화할 수 있음이 이해될 것이다. 또한, 비록 도 4에는 하부 배리어층(328)의 상단과 어느정도 정렬된 것으로 도시되었지만, 분리 영역들(470)의 높이는 변화할 수 있음이 이해될 것이다. 도 4의 유사한 특징 지정들은 도 1b 및 도 3a 내지 도 3e와 관련하여 설명된 대로인 것도 이해할 것이다.
다른 양태에서, 도 5a는 본 발명의 실시예에 따라, 그레이딩된 게이트 유전체를 갖는 III-V족 재료 나노와이어-기반 반도체 구조의 3차원 단면도를 예시한다. 도 5b는 a-a'축을 따라 취한, 도 5a의 III-V족 재료 나노와이어-기반 반도체 구조의 채널 단면도를 예시한다. 도 5c는 b-b'축을 따라 취한, 도 5a의 III-V족 재료 나노와이어-기반 반도체 구조의 스페이서 단면도를 예시한다.
도 5a를 참조하면, 반도체 디바이스(500)는 기판(302) 위에 배치되는 하나 이상의 수직 적층된 III-V족 재료 나노와이어(550 세트)를 포함한다. 본 명세서에서의 실시예들은 단일 와이어 디바이스들 및 다중 와이어 디바이스들 모두를 목표로 한다. 예로서, 나노와이어들(550A, 550B 및 550C)을 갖는 3개의 나노와이어-기반 디바이스들이 예시적인 목적으로 도시되어 있다. 설명상 편의를 위해, 나노와이어(550A)가 나노와이어들 중 오직 하나에 대해서만 설명이 집중되는 예로서 사용된다. 하나의 나노와이어의 속성들이 설명되는 경우에, 복수의 나노와이어에 기초한 실시예들이 나노와이어들 각각에 대해 동일한 속성들을 가질 수 있다는 것을 이해해야 한다.
적어도 제1 나노와이어(550A)는 III-V족 재료 채널 영역(308)을 포함한다. III-V족 재료 채널 영역(208)은 길이(L)를 갖는다. 도 5b를 참조하면, III-V족 재료 채널 영역(308)은 또한 길이(L)에 직교하는 둘레를 갖는다. 도 5a 및 도 5b 모두를 참조하면, 게이트 전극 스택(318)은 III-V족 재료 채널 영역(308)을 포함하는, 각각의 나노와이어(550)의 채널 영역들 각각의 전체 둘레를 둘러싼다. 게이트 전극 스택(318)은 채널 영역들과 게이트 전극(개별적으로 도시되지 않음) 사이에 배치되는 게이트 유전체층과 함께 게이트 전극을 포함한다. III-V족 재료 채널 영역(308) 및 추가 나노와이어들(550B 및 550C)의 채널 영역들은 하부에 놓여진 기판 재료 또는 상부에 놓여진 채널 제조 재료와 같은 임의의 개재 재료 없이 게이트 전극 스택(318)에 의해 완전히 둘러싸인다는 점에서 이산되어 있다. 따라서, 복수의 나노와이어(550)를 갖는 실시예들에서, 나노와이어들의 채널 영역들은 또한 도 5b에 도시된 바와 같이, 서로에 대해 이산적이다. 도 5a 내지 도 5c를 참조하면, 하부 배리어층(328)은 기판(302) 위에 배치된다. 하부 배리어층(328)은 하나 이상의 나노와이어들(550) 아래에 또한 배치된다. 실시예에서, III-V족 재료 채널 영역(308)은 도 5b에 도시된 바와 같이, 게이트 전극(318)에 의해 완전히 둘러싸인다.
다시 도 5a를 참조하면, 각각의 나노와이어(550)는 또한 III-V족 재료 채널 영역(308)의 양측 상을 포함하여, 채널 영역의 양측 상의 나노와이어에 또는 나노와이어상에 배치되는 소스 및 드레인 영역들(314 및 316)을 포함한다. 실시예에서, 소스 및 드레인 영역들(314/316)은 임베디드 소스 및 드레인 영역들인데, 예를 들어 나노와이어들의 적어도 일부가 제거되고 소스/드레인 재료 영역으로 대체된다. 그러나, 다른 실시예에서, 소스 및 드레인 영역들(314/316)은 하나 이상의 나노와이어(550)의 일부로 구성되거나, 이를 적어도 포함한다.
한 쌍의 콘택트들(570)은 소스/드레인 영역들(314/316) 위에 배치된다. 실시예에서, 반도체 디바이스(500)는 한 쌍의 스페이서들(540)을 더 포함한다. 스페이서들(540)은 게이트 전극 스택(318)과 한 쌍의 콘택트들(570) 사이에 배치된다. 앞서 논의한 바와 같이, 채널 영역들 및 소스/드레인 영역들은 적어도 여러 실시예들에서 분리되도록 제조된다. 그러나, 나노와이어들(550)의 모든 영역들이 분리되도록 만들어질 필요가 없거나 또는 심지어 분리되도록 제조될 수 없다. 예를 들어, 도 5c를 참조하면, 나노와이어들(550A-550C)은 스페이서들(540) 아래의 위치에서 분리되지 않는다. 일 실시예에서, 나노와이어들(550A-550C)의 스택은 그 사이에 개재 반도체 재료(580)를 갖는다. 일 실시예에서, 하부 나노와이어(550A)는 하부 버퍼층(328)의 일부와 여전히 접촉하고 있으며, 이와는 달리 게이트 스택(318) 형성(도 5b)을 위해 리세스되어 있다. 따라서, 실시예에서, 스페이서들(540) 중 하나 또는 양쪽 모두 아래의 복수의 수직 적층된 나노와이어들(550)의 일부는 분리되지 않는다.
도 5a 내지 도 5c의 유사한 특징 지정들은 도 1b, 도 3a 내지 도 3e 및 도 4와 관련하여 설명된 대로 일 수 있음을 이해할 것이다. 또한, 비록 상술한 디바이스(500)가 단일 디바이스에 대한 것이지만, 동일한 기판 상에 또는 동일한 기판 위에 배치되는 NMOS 및 PMOS 나노와이어-기반 디바이스들 양쪽 모두를 포함하는 CMOS 아키텍처도 형성할 수 있다. 실시예에서, 나노와이어들(550)은 와이어들 또는 리본들로서 그 크기가 정해질 수 있으며, 직각 모서리들(squared-off corners) 또는 둥근 모서리들을 가질 수 있다.
위에서 기술된 하나 이상의 실시예들의 이점들은 (1) 채널 영역에서의 향상된 더 좋은 이동도를 위한 높은 Al％에 의한 더 낮은 유전 상수와 더 좋은 계면 속성, (2) 유전 상수는 InP와 같은 클래딩층의 사용 없이 얇은 EOT와 높은 이동도를 가능하게 하기 위해 8에서 21로 손쉽게 그레이딩될 수 있다는 것, 및 (3) 무어의 법칙의 확장을 가능하게 하거나 CMOS 트랜지스터들의 성능을 강화하는 것 중 하나 이상을 포함할 수 있다. 한가지 이점은 높은 이동도, 상당히 크기 조정된 트랜지스터를 달성하고 고성능, 낮은 전력 마이크로프로세서에 대해 무어의 법칙 및 트랜지스터 개선을 지속할 수 있다는 것을 포함할 수 있다.
그레이딩된 고유전율 게이트 유전체를 갖는 단일층을 포함하는 상술된 실시예들은 2개의 구별되는 유전체막들이 일반적으로 듀얼 층들의 계면에서 유전 상수의 단차로 제조되는 듀얼 유전체층 배열들과 구별될 수 있다. 본 실시예들은 개선된 해결 방법, 개선된 산화물 품질, 및 원하는 전하 및 이동도 향상을 달성하기 위해 유전 상수를 그레이딩하는 능력을 제공할 수 있다. 본 명세서에 기술되는 실시예들에 따라, 앞서 논의한 바와 같은 그레이딩된 유전체층은 TaSiOx에 대해 개선된 계면 품질을 갖는 것으로 실험적인 커패시터들을 통해 증명되었다. 동일 커패시터들에 대해서, 산화물은 삼원 산화물에서 Ta 및 Al 함유량을 변경함으로써 그레이딩 가능한 유전 상수를 갖는 것으로 나타났다. 이동도는, 산화물 두께가 유지되면서 동시에 산란에 대해 가장 지배적인 채널 산화물 계면에서만 유전 상수를 낮추도록 그레이딩에 의해 향상되는 것으로 독립적으로 증명되었다.
따라서, 본 명세서에 기술된 하나 이상의 실시예들은 그레이딩된 게이트 유전체가 집적화된 III-V 재료 능동 영역 배열을 목표로 한다. 비평면 및 GAA 디바이스들에 대한 이점들과 관련하여 상술되었지만, 이점들은 게이트 랩-어라운드(wrap-around) 특징들을 갖지 않는 평면 디바이스들에 대해서도 달성될 수 있다. 따라서, 그러한 배열들은 나노와이어-기반 디바이스들을 포함하는, 평면 디바이스들, 핀 또는 트라이-게이트 기반 디바이스들, 및 GAA 디바이스들과 같은 III-V 재료 기반 트랜지스터들을 형성하기 위해 포함될 수 있다. 본 명세서에 기술된 실시예들은 MOSFET(metal-oxide-semiconductor field effect transistor)들의 접합 분리에 대해 효과적일 수 있다. 본 명세서에 기술된 III-V 재료층들과 같은 재료들의 형성은, CVD(chemical vapor deposition) 또는 MBE(molecular beam epitaxy), 또는 다른 유사 프로세스들과 같지만, 이에 한정되지 않는 기술들에 의해 수행될 수 있다.
도 6은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(600)를 예시한다. 컴퓨팅 디바이스(600)는 보드(602)를 수용한다. 보드(602)는 프로세서(604) 및 적어도 하나의 통신 칩(606)을 포함하지만, 이에 한정되지 않는 복수의 컴포넌트를 포함할 수 있다. 프로세서(604)는 보드(602)에 물리적으로 및 전기적으로 결합된다. 일부 실시예들에서, 적어도 하나의 통신 칩(606)은 또한 보드(602)에 물리적으로 및 전기적으로 결합된다. 추가적인 실시예들에서, 통신 칩(606)은 프로세서(604)의 일부이다.
그 응용들에 따라, 컴퓨팅 디바이스(600)는 보드(602)에 물리적으로 및 전기적으로 결합될 수 있거나 또는 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량저장 디바이스(예컨대, 하드 디스크 드라이브, 콤팩트 디스크(CD), DVD(digital versatile disk) 등)를 포함하지만, 이에 제한되지는 않는다.
통신 칩(606)은 컴퓨팅 디바이스(600)로의 및 컴퓨팅 디바이스로부터 데이터 전달을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는 관련 장치들이 임의의 와이어도 포함하지 않는다는 것을 의미하지 않지만, 일부 실시예들에서는 포함하지 않을 수도 있다. 통신 칩(606)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만, 이에 한정되지 않는 복수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(600)는 복수의 통신 칩(606)을 포함할 수 있다. 예를 들어, 제1 통신 칩(606)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(606)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(600)의 프로세서(604)는 프로세서(604) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축되는 MOSFET 트랜지스터들과 같은 하나 이상의 디바이스들을 포함한다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(606)은 또한 통신 칩(606) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 또 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 구축되는 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스들을 포함한다.
추가적인 구현들에서, 컴퓨팅 디바이스(600) 내에 수용되는 다른 컴포넌트는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(600)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(Personal Digital Assistant), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현들에서, 컴퓨팅 디바이스(600)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 III-V족 재료 능동 영역들과 그레이딩된 게이트 유전체들을 갖는 비평면 반도체 디바이스들과 그와 같은 디바이스들을 제조하는 방법들을 포함한다.
실시예에서, 반도체 디바이스는 기판 위에 배치된 III-V족 재료 채널 영역을 포함한다. 게이트 스택은 III-V족 재료 채널 영역 상에 배치된다. 게이트 스택은 III-V 재료 채널 영역과 게이트 전극 사이에 직접적으로 배치되는 그레이딩된 고유전율 게이트 유전체층을 포함한다. 그레이딩된 고유전율 게이트 유전체층은 III-V 재료 채널 영역 근방에서는 유전 상수가 낮고 게이트 전극 근방에서는 유전 상수가 높다. 소스/드레인 영역들은 게이트 스택의 양쪽 상에 배치된다.
일 실시예에서, 그레이딩된 고유전율 게이트 유전체층은 III-V 재료 채널 영역 근방에서는 큰 알루미늄 농도를 가지고 게이트 전극 근방에서는 작은 알루미늄 농도를 갖는 MAlOx로 구성되고, M은 Ta, Zr, Hf, Gd, La 및 Ti와 같지만, 이에 한정되지 않는 금속이다.
일 실시예에서, M은 Ta이고, 낮은 유전 상수는 대략 8이고, 높은 유전 상수는 대략 21이다.
일 실시예에서, 그레이딩된 고유전율 게이트 유전체층은 대략 2 - 3.5 나노미터 범위의 두께를 갖는다.
일 실시예에서, III-V 재료 채널 영역은 InGaAs를 포함하고, 그레이딩된 고유전율 게이트 유전체층은 TaAlOx로 구성되고, 게이트 전극은 금속 게이트 전극이다.
일 실시예에서, 반도체 디바이스는 기판 위에 배치되고, 채널 영역을 갖는 3차원 III-V족 재료 보디를 갖는 헤테로-구조체를 포함한다. 소스 및 드레인 재료 영역은 3차원 III-V족 재료 보디 위에 배치된다. 트렌치는 소스 및 드레인 재료 영역에 배치되어 소스 영역을 드레인 영역과 분리되고, 채널 영역의 적어도 일부를 노출시킨다. 게이트 스택은 트렌치에 및 채널 영역의 노출된 부분 상에 배치된다. 게이트 스택은 트렌치 및 채널 영역과 등각인 그레이딩된 고유전율 게이트 유전체층, 및 그레이딩된 고유전율 게이트 유전체층 상에 배치되는 게이트 전극을 포함한다.
일 실시예에서, 그레이딩된 고유전율 게이트 유전체층은 채널 영역 근방에서는 낮은 유전 상수를 가지고 게이트 전극 근방에서는 높은 유전 상수를 갖는다.
일 실시예에서, 그레이딩된 고유전율 게이트 유전체층은 채널 영역 근방에서는 큰 알루미늄 농도를 가지고 게이트 전극 근방에서는 작은 알루미늄 농도를 갖는 MAlOx로 구성된다. M은 Ta, Zr, Hf, Gd, La 및 Ti와 같지만, 이에 제한되지 않는 금속이다.
일 실시예에서, M은 Ta이고, 낮은 유전 상수는 대략 8이고 높은 유전 상수는 대략 21이다.
일 실시예에서, 그레이딩된 고유전율 게이트 유전체층은 대략 2 - 3.5 나노미터 범위의 두께를 갖는다.
일 실시예에서, 재료 채널 영역은 InGaAs를 포함하고, 그레이딩된 고유전율 게이트 유전체층은 TaAlOx를 포함하고, 게이트 전극은 금속 게이트 전극이다.
일 실시예에서, 헤테로-구조체는 소스 및 드레인 재료 영역들과 3차원 III-V족 재료 보디 간에 배치되는 상부 배리어층을 더 포함한다. 트렌치는 또한 상부 배리어층에 배치된다.
일 실시예에서, 헤테로-구조체는 기판과 3차원 III-V족 재료 보디 간에 배치되는 하부 배리어층을 더 포함한다.
일 실시예에서, 트렌치는 또한 하부 배리어층에 부분적으로 배치되어, 채널 영역을 완전히 노출시키고, 게이트 스택은 채널 영역을 완전히 둘러싼다.
일 실시예에서, 반도체 디바이스는 기판 위에 배치되는 복수의 III-V족 재료 나노와이어의 수직 배열을 포함한다. 게이트 스택은 III-V족 재료 나노와이어 각각의 채널 영역 상에 배치되고 채널 영역들을 완전히 둘러싼다. 게이트 스택은 각각의 상기 채널 영역들 상에 배치되는 그레이딩된 고유전율 게이트 유전체층을 포함한다. 게이트 전극은 그레이딩된 고유전율 게이트 유전체층 상에 배치된다. 소스 및 드레인 영역들은 게이트 스택의 양측 상에서, III-V족 재료 나노와이어 각각의 부분들을 둘러싼다.
일 실시예에서, 그레이딩된 고유전율 게이트 유전체층은 각각의 채널 영역 근방에서는 낮은 유전 상수를 가지고 게이트 전극 근방에서는 높은 유전 상수를 갖는다.
일 실시예에서, 그레이딩된 고유전율 게이트 유전체층은 채널 영역 근방에서는 알루미늄의 농도가 높고 게이트 전극 근방에서는 알루미늄의 농도가 낮은 MAlOx로 구성된다. M은 Ta, Zr, Hf, Gd, La 및 Ti와 같지만, 이에 한정되지 않는 금속이다.
일 실시예에서, M은 Ta이고, 낮은 유전 상수는 대략 8이고 높은 유전 상수는 대략 21이다.
일 실시예에서, 그레이딩된 고유전율 게이트 유전체층은 대략 2 - 3.5 나노미터 범위의 두께를 갖는다.
일 실시예에서, 채널 영역은 InGaAs로 구성되고, 그레이딩된 고유전율 게이트 유전체층은 TaAlOx를 포함하고, 게이트 전극은 금속 게이트 전극이다.
일 실시예에서, 반도체 구조체는 소스 및 드레인 영역들과 각각의 III-V족 재료 나노와이어들 간에 배치되는 상부 배리어층을 더 포함한다.
일 실시예에서, 반도체 구조체는 기판과 최하부 III-V족 재료 나노와이어 간에 배치되는 하부 배리어층을 더 포함한다. 게이트 스택의 하부 부분은 하부 배리어층 상에 배치된다.

Claims (22)

  1. 반도체 디바이스로서,
    기판 위에 배치된 III-V족 재료 채널 영역;
    상기 III-V족 재료 채널 영역 상에 배치된 게이트 스택 -상기 게이트 스택은 상기 III-V족 재료 채널 영역과 게이트 전극 사이에 직접(directly) 배치되는 그레이딩된(graded) 고유전율(high-k) 게이트 유전체층을 포함하고, 상기 그레이딩된 고유전율 게이트 유전체층은 상기 III-V족 재료 채널 영역 근방에서는 낮은 유전 상수를 가지고 상기 게이트 전극 근방에서는 높은 유전 상수를 가짐- ; 및
    상기 게이트 스택의 양측 상에 배치되는 소스/드레인 영역들
    을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 그레이딩된 고유전율 게이트 유전체층은 상기 III-V족 재료 채널 영역 근방에서는 큰 알루미늄 농도를 가지고 상기 게이트 전극 근방에서는 작은 알루미늄 농도를 갖는 MAlOx를 포함하고, M은 Ta, Zr, Hf, Gd, La 및 Ti로 구성된 그룹에서 선택되는, 반도체 디바이스.
  3. 제2항에 있어서,
    M은 Ta이고, 상기 낮은 유전 상수는 대략 8이고 상기 높은 유전 상수는 대략 21인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 그레이딩된 고유전율 게이트 유전체층은 대략 2 - 3.5 나노미터 범위의 두께를 갖는, 반도체 구조체.
  5. 제1항에 있어서,
    상기 III-V족 재료 채널 영역은 InGaAs를 포함하고, 상기 그레이딩된 고유전율 게이트 유전체층은 TaAlOx를 포함하고, 상기 게이트 전극은 금속 게이트 전극인, 반도체 디바이스.
  6. 반도체 디바이스로서,
    기판 위에 배치되고, 채널 영역을 갖는 3차원 III-V족 재료 보디를 포함하는 헤테로-구조체;
    상기 3차원 III-V족 재료 보디 위에 배치된 소스 및 드레인 재료 영역;
    상기 소스 및 드레인 재료 영역에 배치되어 소스 영역을 드레인 영역과 분리하고, 및 상기 채널 영역의 적어도 일부를 노출시키는 트렌치; 및
    상기 트렌치에 및 상기 채널 영역의 노출된 부분 상에 배치되는 게이트 스택 -상기 게이트 스택은,
    상기 트렌치 및 상기 채널 영역과 등각인 그레이딩된 고유전율 게이트 유전체층; 및
    상기 그레이딩된 고유전율 게이트 유전체층 상에 배치되는 게이트 전극을 포함함-
    을 포함하는, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 그레이딩된 고유전율 게이트 유전체층은 상기 채널 영역 근방에서는 낮은 유전 상수를 가지고 상기 게이트 전극 근방에서는 높은 유전 상수를 갖는, 반도체 디바이스.
  8. 제7항에 있어서,
    상기 그레이딩된 고유전율 게이트 유전체층은 상기 채널 영역 근방에서는 큰 알루미늄 농도를 가지고 상기 게이트 전극 근방에서는 작은 알루미늄 농도를 갖는 MAlOx를 포함하고, M은 Ta, Zr, Hf, Gd, La 및 Ti로 구성된 그룹에서 선택되는, 반도체 디바이스.
  9. 제8항에 있어서,
    M은 Ta이고, 상기 낮은 유전 상수는 대략 8이고 상기 높은 유전 상수는 대략 21인, 반도체 디바이스.
  10. 제7항에 있어서,
    상기 그레이딩된 고유전율 게이트 유전체층은 대략 2 - 3.5 나노미터의 범위의 두께를 갖는, 반도체 구조체.
  11. 제7항에 있어서,
    상기 재료 채널 영역은 InGaAs를 포함하고, 상기 그레이딩된 고유전율 게이트 유전체층은 TaAlOx를 포함하고, 상기 게이트 전극은 금속 게이트 전극인, 반도체 디바이스.
  12. 제6항에 있어서,
    상기 헤테로-구조체는 상기 소스 및 드레인 재료 영역과 상기 3차원 III-V족 재료 보디 사이에 배치되는 상부 배리어층을 더 포함하고, 상기 트렌치는 또한 상기 상부 배리어층에 배치되는, 반도체 구조체.
  13. 제6항에 있어서,
    상기 헤테로-구조체는 상기 기판과 상기 3차원 III-V족 재료 보디 사이에 배치되는 하부 배리어층을 더 포함하는, 반도체 구조체.
  14. 제13항에 있어서,
    상기 트렌치는 또한 상기 하부 배리어층에 부분적으로 배치되어 상기 채널 영역을 완전히 노출시키고, 상기 게이트 스택은 상기 채널 영역을 완전히 둘러싸는, 반도체 구조체.
  15. 반도체 디바이스로서,
    기판 위에 배치되는 복수의 III-V족 재료 나노와이어의 수직 배열;
    상기 III-V족 재료 나노와이어들 각각의 채널 영역 상에 배치되고 이 채널 영역을 완전히 둘러싸는 게이트 스택 -상기 게이트 스택은,
    상기 채널 영역들 각각 상에 배치되는 그레이딩된 고유전율 게이트 유전체층; 및
    상기 그레이딩된 고유전율 게이트 유전체층 상에 배치되는 게이트 전극을 포함함- ; 및
    상기 게이트 스택의 양측 상에서, 상기 III-V족 재료 나노와이어들 각각의 부분들을 둘러싸는 소스 및 드레인 영역들
    을 포함하는, 반도체 디바이스.
  16. 제15항에 있어서,
    상기 그레이딩된 고유전율 게이트 유전체층은 상기 채널 영역들 각각의 근방에서는 낮은 유전 상수를 가지고 상기 게이트 전극 근방에서는 높은 유전 상수를 갖는, 반도체 디바이스.
  17. 제16항에 있어서,
    상기 그레이딩된 고유전율 게이트 유전체층은 상기 채널 영역들 근방에서는 큰 알루미늄 농도를 가지고 상기 게이트 전극 근방에서는 작은 알루미늄의 농도를 갖는 MAlOx를 포함하고, M은 Ta, Zr, Hf, Gd, La 및 Ti로 구성된 그룹에서 선택되는, 반도체 디바이스.
  18. 제17항에 있어서,
    M은 Ta이고, 상기 낮은 유전 상수는 대략 8이고 상기 높은 유전 상수는 대략 21인, 반도체 디바이스.
  19. 제16항에 있어서,
    상기 그레이딩된 고유전율 게이트 유전체층은 대략 2 - 3.5 나노미터 범위의 두께를 갖는, 반도체 구조체.
  20. 제16항에 있어서,
    상기 채널 영역은 InGaAs를 포함하고, 상기 그레이딩된 고유전율 게이트 유전체층은 TaAlOx를 포함하고, 상기 게이트 전극은 금속 게이트 전극인, 반도체 디바이스.
  21. 제15항에 있어서,
    상기 소스 및 드레인 영역들과 상기 III-V족 재료 나노와이어들의 각각 사이에 배치되는 상부 배리어층을 더 포함하는, 반도체 구조체.
  22. 제15항에 있어서,
    상기 기판과 최하부 III-V족 재료 나노와이어 사이에 배치되는 하부 배리어층을 더 포함하고, 상기 게이트 스택의 하부 부분은 상기 하부 배리어층 상에 배치되는, 반도체 구조체.
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