CN102656695A - 基于量子阱的半导体器件 - Google Patents

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Abstract

描述基于量子阱的半导体器件以及形成基于量子阱的半导体器件的方法。一种方法包括提供布置在衬底之上并且包括量子阱沟道区的异质结构。该方法还包括在量子阱沟道区之上形成源和漏材料区。该方法还包括在源和漏材料区中形成沟槽，以便提供与漏区分离的源区。该方法还包括：在沟槽中在源区和漏区之间形成栅介电层；以及在沟槽中在栅介电层之上形成栅电极。

Description

基于量子阱的半导体器件
技术领域
本发明的实施例处于半导体器件的领域中，具体来说，处于基于量子阱的半导体器件以及形成基于量子阱的半导体器件的方法的领域中。
背景技术
在过去数十年，集成电路中的特征的按比例缩小一直是不断成长的半导体工业背后的驱动力。按比例缩小到越来越小的特征使得在半导体芯片的有限固定面积上的功能单元的密度能够增加。例如，缩小晶体管尺寸允许在芯片上结合增加数量的存储器件，有助于制造具有增加的容量的产品。但是，不断地争取更多容量不是没有问题的。优化各器件的性能的必要性变得越来越明显。
在外延生长的半导体异质结构、例如在III-V材料系统中形成的量子阱器件，由于低的有效质量连同通过增量掺杂而降低的杂质散射，在晶体管沟道中提供异常高的载流子迁移率。这些器件提供高驱动电流性能，并且看来有希望用于将来的低功率、高速逻辑应用。
附图说明
图1示出按照本发明的一个实施例的基于量子阱的半导体器件的截面图。
图2示出按照本发明的一个实施例的基于量子阱的半导体器件的截面图。
图3是流程图，表示按照本发明的一个实施例的基于量子阱的半导体器件的制造中的操作。
图4A示出截面图，表示按照本发明的一个实施例的基于量子阱的半导体器件的制造中的操作。
图4B示出截面图，表示按照本发明的一个实施例的基于量子阱的半导体器件的制造中的操作。
图4C示出截面图，表示按照本发明的一个实施例的基于量子阱的半导体器件的制造中的操作。
图4D示出截面图，表示按照本发明的一个实施例的基于量子阱的半导体器件的制造中的操作。
图4E示出截面图，表示按照本发明的一个实施例的基于量子阱的半导体器件的制造中的操作。
图4F示出截面图，表示按照本发明的一个实施例的基于量子阱的半导体器件的制造中的操作。
具体实施方式
描述基于量子阱的半导体器件以及形成基于量子阱的半导体器件的方法。在以下描述中，提出诸如材料体系和器件特性之类的许多具体细节，以便提供对本发明的实施例的透彻理解。本领域的技术人员会清楚，即使没有这些具体细节，也可实施本发明的实施例。在其它情况下，没有详细描述诸如图案化过程之类的众所周知的特征，以免不必要地影响对本发明的实施例的理解。此外，要理解，附图中所示的各种实施例是说明性表示，而不一定按比例绘制。
本文所公开的是基于量子阱的半导体器件。在一个实施例中，基于量子阱的半导体器件包括布置在衬底之上并且具有量子阱沟道区的异质结构。源和漏材料区布置在量子阱沟道区之上。沟槽布置在源和漏材料区中，将源区与漏区分离。势垒层布置在沟槽中在源区与漏区之间。栅介电层布置在沟槽中在势垒层之上。栅电极布置在沟槽中在栅介电层之上。在一个实施例中，基于量子阱的半导体器件包括布置在衬底之上并且具有量子阱沟道区的异质结构。势垒层直接布置在量子阱沟道区上。源和漏材料区布置在势垒层之上。沟槽布置在源和漏材料区中，将源区与漏区分离。栅介电层布置在沟槽中在源区与漏区之间。栅电极布置在沟槽中在栅介电层之上。
本文还公开的是形成基于量子阱的半导体器件的方法。在一个实施例中，一种方法包括提供布置在衬底之上并且包括量子阱沟道区的异质结构。源和漏材料区在量子阱沟道区之上形成。沟槽在源和漏材料区中形成，以便提供与漏区分离的源区。栅介电层在沟槽中在源区与漏区之间形成。栅电极在沟槽中在栅介电层之上形成。
按照本发明的一个实施例，栅-最后(gate-last)流程用于制造III-V族或锗量子阱场效应晶体管(QWFET)器件。这种方式可实现下列特征中的一个或多个：(1) 首先生长包括源和漏材料的所有材料，然后在源和漏材料中蚀刻沟道，以便容纳栅电极，(2) 源和漏生长得到简化，因为不再需要再生长，并且可实现量子阱与掺杂源和漏之间的势垒的可能消除，(3) 高带隙势垒材料和高K栅电介质在工艺流程中可稍后沉积，并且可通过原子层沉积(ALD)或金属有机化学汽相沉积(MO-CVD)来沉积，以及(4) 栅-最后流程可使最低热预算能够应用于栅材料或者实现对那个操作的更准确控制，因为该操作在加工流程的那个部分中是最后的。
在本文所示的各种实施例中，关键特征可包括栅沟槽的蚀刻、通过ALD或MOCVD进行的栅材料的沉积、以及外电阻(Rext)的整体减小，因为在一些实施例中，在源和漏区中不存在势垒，并且源和漏区是高度掺杂的III-V族或锗材料。在一个实施例中，本文所述的方式使得在源和漏区中能够避免形成位错和杂质，否则，如果在蚀刻过程之后再生长源和漏区就可能发生这种情况。在一个实施例中，本文所述方式中的一些方式使得能够在工艺流程中的流水线处理结尾时沉积势垒材料，从而降低栅电极材料的有害热影响。在一个实施例中，本文所述方式中的一些方式使得能够仅在栅叠层区之下、在栅叠层与量子阱之间、而不是在源/漏区与量子阱之间形成势垒层。按照本发明的一个实施例，本文所述的栅-最后方式中的一个或多个方式使得能够使用在大约500摄氏度以上原本会恶化、例如在源和漏退火过程所需的温度下原本会恶化的势垒材料。
在本发明的一个方面，半导体器件包括量子阱沟道区和仅覆盖量子阱沟道区的一部分的势垒层。图1示出按照本发明的一个实施例的基于量子阱的半导体器件的截面图。
参照图1，基于量子阱的半导体器件100包括布置在衬底102之上并且包括量子阱沟道区106的异质结构104。源和漏材料区108布置在量子阱沟道区106之上。沟槽110布置在源和漏材料区108中，将源区108A与漏区108B分离。势垒层112布置在沟槽110中在源区108A与漏区108B之间。栅介电层114布置在沟槽110中在势垒层112之上。栅电极116布置在沟槽110中在栅介电层114之上。按照本发明的一个实施例，异质结构104可定义为一个或多个结晶半导体层的叠层，例如图1所示的叠层。
在一个实施例中，沟槽110暴露量子阱沟道区106的顶面，并且势垒层112直接布置在量子阱沟道区106的暴露面上，如图1所示。但是，在另一个实施例中，源和漏材料区108直接布置在量子阱沟道区106上(如图所示)，沟槽110仅部分地布置到源和漏材料区108中，从而留下源和漏材料区108在沟槽110的底部的部分(未示出)，以及势垒层112直接布置在源和漏材料区108在沟槽110的底部的部分上(未示出)。在一个实施例中，量子阱沟道区106包括III-V族材料，并且源和漏材料区108包括掺杂III-V族材料区。在一个实施例中，栅介电层114由诸如但不限于氧化铝(Al2O3)或氧化铪(HfO2)的高K材料组成。在一个实施例中，栅电极116是金属栅电极。在一个实施例中，量子阱沟道区106包括III-V族材料，并且源和漏材料区108包括掺杂III-V族材料区，栅介电层114由诸如但不限于氧化铝(Al2O3)或氧化铪(HfO2)的高K材料组成，以及栅电极116是金属栅电极。
衬底102可由适合于半导体器件制造的材料组成。在一个实施例中，衬底102是由可包括但不限于硅、锗、硅-锗或III-V化合物半导体材料的材料的单晶体组成的大块衬底。在另一个实施例中，衬底102包括具有顶部外延层的大块层。在一个具体实施例中，大块层由可包括但不限于硅、锗、硅-锗、III-V化合物半导体材料或石英的材料的单晶体组成，而顶部外延层由可包括但不限于硅、锗、硅-锗或III-V化合物半导体材料的单晶层组成。在另一个实施例中，衬底102包括在下方大块层之上的中间绝缘体层上的顶部外延层。顶部外延层由可包括但不限于硅(例如，以便形成绝缘体上硅(SOI)半导体衬底)、锗、硅-锗或III-V化合物半导体材料的单晶层组成。绝缘体层由可包括但不限于二氧化硅、氮化硅或氧氮化硅的材料组成。下方大块层由可包括但不限于硅、锗、硅-锗、III-V化合物半导体材料或石英的单晶体组成。衬底102还可包括掺杂剂杂质原子。
异质结构104可定义为一个或多个结晶半导体层的叠层，诸如合成缓冲层与其上布置的底部势垒层。合成缓冲层可由适合提供特定晶格结构的结晶材料组成，在特定晶格结构上可以可忽略的位错形成底部势垒层。例如，按照本发明的一个实施例，合成缓冲层用于按晶格常数的梯度将半导体异质结构104的暴露生长面从衬底102的晶格结构改变成对于其上的高质量低缺陷层的外延生长更兼容的结构。在一个实施例中，合成缓冲层起作用以提供对于外延生长更适合的晶格常数，而不是衬底102的不兼容晶格常数。在一个实施例中，衬底102由单晶硅组成，并且合成缓冲层104由厚度为大约1微米的InAlAs层组成。在一个备选实施例中，省略合成缓冲层，因为衬底102的晶格常数适合于量子阱半导体器件的底部势垒层的生长。
底部势垒层可由适合约束其上形成的量子阱中的波函数的材料组成。按照本发明的一个实施例，底部势垒层具有适当地匹配合成缓冲层的顶部晶格常数的晶格常数，例如，晶格常数是相似的，足以使得底部势垒层中的位错形成可忽略。在一个实施例中，底部势垒层由厚度为大约10纳米的近似In0.65Al0.35As层组成。在一个具体实施例中，由近似In0.65Al0.35As层组成的底部势垒层用于N型半导体器件中的量子约束。在另一个实施例中，底部势垒层由厚度为大约10纳米的近似In0.65Al0.35Sb层组成。在一个具体实施例中，由近似In0.65Al0.35Sb层组成的底部势垒层用于P型半导体器件中的量子约束。
量子阱沟道区106可由适合以低电阻来传播波函数的材料组成。按照本发明的一个实施例，量子阱沟道区106具有适当匹配异质结构104的底部势垒层的晶格常数的晶格常数，例如，晶格常数是相似的，足以使得量子阱沟道区106中的位错形成可忽略。在一个实施例中，量子阱沟道区106由III族(例如，硼、铝、镓或铟)和V族(例如，氮、磷、砷或锑)元素组成。在一个实施例中，量子阱沟道区106由InAs或InSb组成。量子阱沟道区106可具有适合传播波函数的实质部分、例如适合阻止波函数的有效部分进入异质结构104的底部势垒层或者量子阱沟道区106上形成的顶部势垒层(例如势垒层112)的厚度。在一个实施例中，量子阱沟道区106具有大致在150-200纳米的范围中的厚度。在一个备选实施例中，量子阱沟道区106由诸如但不限于硅-锗半导体材料或II-VI半导体材料的半导体材料组成。在另一个备选实施例中，量子阱沟道区106是具有大致在50-100埃的范围中的厚度的应变量子阱区。
势垒层112可由适合约束其下形成的量子阱中的波函数的材料组成。按照本发明的一个实施例，势垒层112具有适当地匹配量子阱沟道区106的晶格常数的晶格常数，例如，晶格常数是相似的，足以使得势垒层112中的位错形成可忽略。在一个实施例中，势垒层112由诸如但不限于磷化铟(InP)、氮化镓(GaN)或磷化铟镓(InGaP)的材料层组成。在一个实施例中，势垒层112具有大致在1-3纳米的范围中的厚度。
在本发明的另一方面，半导体器件包括量子阱沟道区和覆盖整个量子阱沟道区的势垒层。图2示出按照本发明的一个实施例的基于量子阱的半导体器件的截面图。
参照图2，基于量子阱的半导体器件200包括布置在衬底202之上并且包括量子阱沟道区206的异质结构204。势垒层212直接布置在量子阱沟道区206上。源和漏材料区208布置在势垒层212之上。沟槽210布置在源和漏材料区208中，将源区208A与漏区208B分离。栅介电层214布置在沟槽210中在源区208A与漏区208B之间。栅电极216布置在沟槽210中在栅介电层214之上。按照本发明的一个实施例，异质结构204可定义为一个或多个结晶半导体层的叠层，例如图2所示的叠层。
在一个实施例中，沟槽210暴露势垒层212的顶面，以及栅介电层214直接布置在势垒层212的暴露面上，如图2所示。但是，在另一个实施例中，源和漏材料区208直接布置在势垒层212上(如图所示)，沟槽210仅部分地布置到源和漏材料区208中，从而留下源和漏材料区208在沟槽210的底部的部分(未示出)，以及栅介电层214直接布置在源和漏材料区208在沟槽210的底部的部分上(未示出)。在一个实施例中，量子阱沟道区206包括III-V族材料，并且源和漏材料区208包括掺杂III-V族材料区。在一个实施例中，栅介电层214由诸如但不限于氧化铝(Al2O3)或氧化铪(HfO2)的高K材料组成。在一个实施例中，栅电极216是金属栅电极。在一个实施例中，量子阱沟道区206包括III-V族材料，并且源和漏材料区208包括掺杂III-V族材料区，栅介电层214由诸如但不限于氧化铝(Al2O3)或氧化铪(HfO2)的高K材料组成，以及栅电极216是金属栅电极。
衬底202可由适合于半导体器件制造的材料组成。在一个实施例中，衬底202是由可包括但不限于硅、锗、硅-锗或III-V化合物半导体材料的材料的单晶体组成的大块衬底。在另一个实施例中，衬底202包括具有顶部外延层的大块层。在一个具体实施例中，大块层由可包括但不限于硅、锗、硅-锗、III-V化合物半导体材料或石英的材料的单晶体组成，而顶部外延层由可包括但不限于硅、锗、硅-锗或III-V化合物半导体材料的单晶层组成。在另一个实施例中，衬底202包括在下部大块层之上的中间绝缘体层上的顶部外延层。顶部外延层由可包括但不限于硅(例如，以便形成绝缘体上硅(SOI)半导体衬底)、锗、硅-锗或III-V化合物半导体材料的单晶层组成。绝缘体层由可包括但不限于二氧化硅、氮化硅或氧氮化硅的材料组成。下部大块层由可包括但不限于硅、锗、硅-锗、III-V化合物半导体材料或石英的单晶体组成。衬底202还可包括掺杂剂杂质原子。
异质结构204可定义为一个或多个结晶半导体层的叠层，例如合成缓冲层与其上布置的底部势垒层。合成缓冲层可由适合提供特定晶格结构的结晶材料组成，在特定晶格结构上可以可忽略的位错形成底部势垒层。例如，按照本发明的一个实施例，合成缓冲层用于按晶格常数的梯度将半导体异质结构204的暴露生长面从衬底202的晶格结构改变成对于其上的高质量低缺陷层的外延生长更兼容的结构。在一个实施例中，合成缓冲层起作用以提供对于外延生长更适合的晶格常数，而不是衬底202的不兼容晶格常数。在一个实施例中，衬底202由单晶硅组成，并且合成缓冲层204由厚度为大约1微米的InAlAs层组成。在一个备选实施例中，省略合成缓冲层，因为衬底202的晶格常数适合于量子阱半导体器件的底部势垒层的生长。
底部势垒层可由适合约束其上形成的量子阱中的波函数的材料组成。按照本发明的一个实施例，底部势垒层具有适当地匹配合成缓冲层的顶部晶格常数的晶格常数，例如，晶格常数是相似的，足以使得底部势垒层中的位错形成可忽略。在一个实施例中，底部势垒层由厚度为大约10纳米的近似In0.65Al0.35As层组成。在一个具体实施例中，由近似In0.65Al0.35As层组成的底部势垒层用于N型半导体器件中的量子约束。在另一个实施例中，底部势垒层由厚度为大约10纳米的近似In0.65Al0.35Sb层组成。在一个具体实施例中，由近似In0.65Al0.35Sb层组成的底部势垒层用于P型半导体器件中的量子约束。
量子阱沟道区206可由适合以低电阻来传播波函数的材料组成。按照本发明的一个实施例，量子阱沟道区206具有适当匹配异质结构204的底部势垒层的晶格常数的晶格常数，例如，晶格常数是相似的，足以使得量子阱沟道区206中的位错形成可忽略。在一个实施例中，量子阱沟道区206由III族(例如，硼、铝、镓或铟)和V族(例如，氮、磷、砷或锑)元素组成。在一个实施例中，量子阱沟道区206由InAs或InSb组成。量子阱沟道区206可具有适合传播波函数的实质部分、例如适合阻止波函数的有效部分进入异质结构204的底部势垒层或者量子阱沟道区206上形成的顶部势垒层(例如势垒层212)的厚度。在一个实施例中，量子阱沟道区206具有大致在150-200纳米的范围中的厚度。在一个备选实施例中，量子阱沟道区206由诸如但不限于硅-锗半导体材料或II-VI半导体材料的半导体材料组成。在另一个备选实施例中，量子阱沟道区206是具有大致在50-100埃的范围中的厚度的应变量子阱区。
势垒层212可由适合约束其下形成的量子阱中的波函数的材料组成。按照本发明的一个实施例，势垒层212具有适当地匹配量子阱沟道区206的晶格常数的晶格常数，例如，晶格常数是相似的，足以使得势垒层212中的位错形成可忽略。在一个实施例中，势垒层212由诸如但不限于磷化铟(InP)、氮化镓(GaN)或磷化铟镓(InGaP)的材料层组成。在一个实施例中，势垒层212具有大致在1-3纳米的范围中的厚度。
在本发明的另一方面，形成基于量子阱的半导体器件的方法包括栅-最后或者取代栅方式。图3是流程图400，表示按照本发明的一个实施例的基于量子阱的半导体器件的制造中的操作。图4A-4F示出截面图，表示按照本发明的一个实施例的基于量子阱的半导体器件的制造中的操作。
参照流程图300的操作302和对应的图4A，形成基于量子阱的半导体器件的方法包括提供布置在衬底402之上并且包括量子阱沟道区406的异质结构404。
衬底402可由适合于半导体器件制造的材料组成。在一个实施例中，衬底402是由可包括但不限于硅、锗、硅-锗或III-V化合物半导体材料的材料的单晶体组成的大块衬底。在另一个实施例中，衬底402包括具有顶部外延层的大块层。在一个具体实施例中，大块层由可包括但不限于硅、锗、硅-锗、III-V化合物半导体材料或石英的材料的单晶体组成，而顶部外延层由可包括但不限于硅、锗、硅-锗或III-V化合物半导体材料的单晶层组成。在另一个实施例中，衬底402包括在下部大块层之上的中间绝缘体层上的顶部外延层。顶部外延层由可包括但不限于硅(例如，以便形成绝缘体上硅(SOI)半导体衬底)、锗、硅-锗或III-V化合物半导体材料的单晶层组成。绝缘体层由可包括但不限于二氧化硅、氮化硅或氧氮化硅的材料组成。下部大块层由可包括但不限于硅、锗、硅-锗、III-V化合物半导体材料或石英的单晶体组成。衬底402还可包括掺杂剂杂质原子。
异质结构404可定义为一个或多个结晶半导体层的叠层，例如合成缓冲层与其上布置的底部势垒层。合成缓冲层可由适合提供特定晶格结构的结晶材料组成，在特定晶格结构上可以可忽略的位错形成底部势垒层。例如，按照本发明的一个实施例，合成缓冲层用于按晶格常数的梯度将半导体异质结构404的暴露生长面从衬底402的晶格结构改变成对于其上的高质量低缺陷层的外延生长更兼容的结构。在一个实施例中，合成缓冲层起作用以提供对于外延生长更适合的晶格常数，而不是衬底402的不兼容晶格常数。在一个实施例中，衬底402由单晶硅组成，并且合成缓冲层404由厚度为大约1微米的InAlAs层组成。在一个备选实施例中，省略合成缓冲层，因为衬底402的晶格常数适合于量子阱半导体器件的底部势垒层的生长。
底部势垒层可由适合约束其上形成的量子阱中的波函数的材料组成。按照本发明的一个实施例，底部势垒层具有适当地匹配合成缓冲层的顶部晶格常数的晶格常数，例如，晶格常数是相似的，足以使得底部势垒层中的位错形成可忽略。在一个实施例中，底部势垒层由厚度为大约10纳米的近似In0.65Al0.35As层组成。在一个具体实施例中，由近似In0.65Al0.35As层组成的底部势垒层用于N型半导体器件中的量子约束。在另一个实施例中，底部势垒层由厚度为大约10纳米的近似In0.65Al0.35Sb层组成。在一个具体实施例中，由近似In0.65Al0.35Sb层组成的底部势垒层用于P型半导体器件中的量子约束。按照本发明的一个实施例，合成缓冲层和底部势垒层通过在衬底402的表面上执行的分子束外延技术来沉积。
量子阱沟道区406可由适合以低电阻来传播波函数的材料组成。按照本发明的一个实施例，量子阱沟道区406具有适当匹配异质结构404的底部势垒层的晶格常数的晶格常数，例如，晶格常数是相似的，足以使得量子阱沟道区406中的位错形成可忽略。在一个实施例中，量子阱沟道区406由III族(例如，硼、铝、镓或铟)和V族(例如，氮、磷、砷或锑)元素组成。在一个实施例中，量子阱沟道区406由InAs或InSb组成。量子阱沟道区406可具有适合传播波函数的实质部分、例如适合阻止波函数的有效部分进入异质结构404的底部势垒层或者量子阱沟道区406上形成的顶部势垒层(例如势垒层412)的厚度。在一个实施例中，量子阱沟道区406具有大致在150-200纳米的范围中的厚度。在一个备选实施例中，量子阱沟道区406由诸如但不限于硅-锗半导体材料或II-VI半导体材料的半导体材料组成。在另一个备选实施例中，量子阱沟道区406是具有大致在50-100埃的范围中的厚度的应变量子阱区。
参照流程图300的操作304和对应的图4B，形成基于量子阱的半导体器件的方法包括在量子阱沟道区406之上形成源和漏材料区408。按照本发明的一个实施例，量子阱沟道区406包括III-V族材料，而形成源和漏材料区408包括形成掺杂III-V族材料区。在一个实施例中，形成量子阱沟道区406包括通过分子束外延来沉积材料成分。
参照流程图300的操作306和对应的图4C，形成基于量子阱的半导体器件的方法包括在源和漏材料区408中形成沟槽410，以便提供与漏区408B分离的源区408A。按照本发明的一个实施例，沟槽410通过干式或湿式蚀刻过程形成，并且量子阱沟道区406的顶面充当蚀刻停止件，如图4C所示。按照本发明的一个备选实施例，沟槽410通过干式或湿式蚀刻过程形成，并且势垒层的顶面充当蚀刻停止件。按照本发明的另一个备选实施例，沟槽410通过干式或湿式蚀刻过程形成，该蚀刻过程在完全蚀刻穿透源和漏材料区408之前停止。
参照图4D，形成基于量子阱的半导体器件的方法包括形成势垒层412。按照本发明的一个实施例，在形成栅介电层414之前，在沟槽410中形成势垒层412，如图4D所示。在一个实施例中，形成沟槽410包括暴露量子阱沟道区406的顶面(如图4C所示)，并且形成势垒层412包括直接在量子阱沟道区406的暴露面上形成势垒层412(如图4D所示)。在另一个实施例中，形成源和漏材料区408包括直接在量子阱沟道区406上形成源和漏材料区408(如图4B所示)，形成沟槽410包括仅部分地蚀刻到源和漏材料区408中，从而留下源和漏材料区408在沟槽410的底部的部分(未示出)，以及形成势垒层412包括直接在源和漏材料区408在沟槽410的底部的部分上(未示出)形成势垒层412。在一个实施例中，在形成势垒层412之前，将源和漏材料区408加热到大约处于或高于550摄氏度的温度。
按照本发明的一个备选实施例，在形成源和漏材料区408之前，势垒层412直接在量子阱沟道区406上形成(未示出)。在一个实施例中，形成沟槽410包括暴露势垒层412的顶面，并且形成栅介电层414包括直接在势垒层414的暴露面上形成栅介电层414。在另一个实施例中，形成源和漏材料区408包括直接在势垒层412上形成源和漏材料区408，形成沟槽410包括仅部分地蚀刻到源和漏材料区408中，从而留下源和漏材料区408在沟槽410的底部的部分，以及形成栅介电层414包括直接在源和漏材料区408在沟槽410的底部的部分上形成栅介电层414。
势垒层412可由适合约束其下形成的量子阱中的波函数的材料组成。按照本发明的一个实施例，势垒层412具有适当地匹配量子阱沟道区406的晶格常数的晶格常数，例如，晶格常数是相似的，足以使得势垒层412中的位错形成可忽略。在一个实施例中，势垒层412由诸如但不限于磷化铟(InP)、氮化镓(GaN)或磷化铟镓(InGaP)的材料层组成。按照本发明的一个实施例，形成势垒层412包括通过原子层沉积来形成诸如但不限于磷化铟(InP)、氮化镓(GaN)或磷化铟镓(InGaP)的材料层。在一个实施例中，势垒层412具有大致在1-3纳米的范围中的厚度。
参照流程图300的操作308和对应的图4E，形成基于量子阱的半导体器件的方法包括在沟槽410中在源区408A与漏区408B之间形成栅介电层414。按照本发明的一个实施例中，栅介电层414由诸如但不限于氧化铝(Al2O3)或氧化铪(HfO2)的高K材料组成。
参照流程图300的操作310和对应的图4F，形成基于量子阱的半导体器件的方法包括在沟槽410中在栅介电层414之上形成栅电极416。按照本发明的一个实施例，栅电极416是金属栅电极。在一个实施例中，栅电极416由诸如但不限于金属氮化物、金属碳化物、金属硅化物、铪、锆、钛、钽、铝、钌、钯、铂、钴或镍的材料组成。
这样，公开了基于量子阱的半导体器件以及形成基于量子阱的半导体器件的方法。按照本发明的一个实施例，一种方法包括提供布置在衬底之上并且包括量子阱沟道区的异质结构。源和漏材料区在量子阱沟道区之上形成。沟槽在源和漏材料区中形成，以便提供与漏区分离的源区。栅介电层在沟槽中在源区与漏区之间形成。栅电极在沟槽中在栅介电层之上形成。在一个实施例中，该方法还包括：在形成栅介电层之前，在沟槽中形成势垒层。在一个具体实施例中，该方法还包括：在形成势垒层之前，将源和漏材料区加热到大约处于或高于550摄氏度的温度。在另一个具体实施例中，形成势垒层包括通过原子层沉积来形成诸如但不限于磷化铟(InP)、氮化镓(GaN)或磷化铟镓(InGaP)的材料层。在一个实施例中，该方法还包括：在形成源和漏材料区之前，直接在量子阱沟道区上形成势垒层。

Claims (20)

1. 一种形成基于量子阱的半导体器件的方法，所述方法包括：
提供布置在衬底之上并且包括量子阱沟道区的异质结构；
在所述量子阱沟道区之上形成源和漏材料区；
在所述源和漏材料区中形成沟槽，以便提供与漏区分离的源区；
在所述沟槽中在所述源区与漏区之间形成栅介电层；以及
在所述沟槽中在所述栅介电层之上形成栅电极。
2. 如权利要求1所述的方法，还包括：
在形成所述栅介电层之前，在所述沟槽中形成势垒层。
3. 如权利要求2所述的方法，其中，形成所述沟槽包括：暴露所述量子阱沟道区的顶面，并且其中，形成所述势垒层包括：直接在所述量子阱沟道区的暴露面上形成所述势垒层。
4. 如权利要求2所述的方法，其中，形成所述源和漏材料区包括：直接在所述量子阱沟道区上形成所述源和漏材料区，其中，形成所述沟槽包括：仅部分地蚀刻到所述源和漏材料区中以留下所述源和漏材料区在所述沟槽的底部的部分，以及其中，形成所述势垒层包括：直接在所述源和漏材料区在所述沟槽的底部的所述部分上形成所述势垒层。
5. 如权利要求2所述的方法，还包括：
在形成所述势垒层之前，将所述源和漏材料区加热到大约处于或高于550摄氏度的温度。
6. 如权利要求2所述的方法，其中，形成所述势垒层包括：通过原子层沉积来形成从磷化铟(InP)、氮化镓(GaN)和磷化铟镓(InGaP)所组成的组中选取的材料层。
7. 如权利要求1所述的方法，还包括：
在形成所述源和漏材料区之前，直接在所述量子阱沟道区上形成势垒层。
8. 如权利要求7所述的方法，其中，形成所述沟槽包括：暴露所述势垒层的顶面，以及其中，形成所述栅介电层包括：直接在所述势垒层的暴露面上形成所述栅介电层。
9. 如权利要求7所述的方法，其中，形成所述源和漏材料区包括：直接在所述势垒层上形成所述源和漏材料区，其中，形成所述沟槽包括：仅部分地蚀刻到所述源和漏材料区中以留下所述源和漏材料区在所述沟槽的底部的部分，以及其中，形成所述栅介电层包括：直接在所述源和漏材料区在所述沟槽的底部的所述部分上形成所述栅介电层。
10. 如权利要求1所述的方法，其中，所述量子阱沟道区包括III-V族材料，以及其中，形成所述源和漏材料区包括：形成掺杂III-V族材料区。
11. 一种基于量子阱的半导体器件，包括：
异质结构，所述异质结构布置在衬底之上并且包括量子阱沟道区；
源和漏材料区，所述源和漏材料区布置在所述量子阱沟道区之上；
沟槽，所述沟槽布置在所述源和漏材料区中，将源区与漏区分离；
势垒层，所述势垒层布置在所述沟槽中在所述源区与漏区之间；
栅介电层，所述栅介电层布置在所述沟槽中在所述势垒层之上；以及
栅电极，所述栅电极布置在所述沟槽中在所述栅介电层之上。
12. 如权利要求11所述的基于量子阱的半导体器件，其中，所述沟槽暴露所述量子阱沟道区的顶面，并且其中，所述势垒层直接布置在所述量子阱沟道区的暴露面上。
13. 如权利要求11所述的基于量子阱的半导体器件，其中，所述源和漏材料区直接布置在所述量子阱沟道区上，其中，所述沟槽仅部分地布置到所述源和漏材料区中，从而留下所述源和漏材料区在所述沟槽的底部的部分，以及其中，所述势垒层直接布置在所述源和漏材料区在所述沟槽的底部的所述部分上。
14. 如权利要求11所述的基于量子阱的半导体器件，其中，所述势垒层包括从磷化铟(InP)、氮化镓(GaN)和磷化铟镓(InGaP)所组成的组中选取的材料层。
15. 如权利要求11所述的基于量子阱的半导体器件，其中，所述量子阱沟道区包括III-V族材料，以及其中，所述源和漏材料区包括掺杂III-V族材料区。
16. 一种基于量子阱的半导体器件，包括：
异质结构，所述异质结构布置在衬底之上并且包括量子阱沟道区；
势垒层，所述势垒层直接布置在所述量子阱沟道区上；
源和漏材料区，所述源和漏材料区布置在所述势垒层之上；
沟槽，所述沟槽布置在所述源和漏材料区中，将源区与漏区分离；
栅介电层，所述栅介电层布置在所述沟槽中在所述源区与所述漏区之间；以及
栅电极，所述栅电极布置在所述沟槽中在所述栅介电层之上。
17. 如权利要求16所述的基于量子阱的半导体器件，其中，所述沟槽暴露所述势垒层的顶面，并且其中，所述栅介电层直接布置在所述势垒层的暴露面上。
18. 如权利要求16所述的基于量子阱的半导体器件，其中，所述源和漏材料区直接布置在所述势垒层上，其中，所述沟槽仅部分地布置到所述源和漏材料区中，从而留下所述源和漏材料区在所述沟槽的底部的部分，以及所述栅介电层直接布置在所述源和漏材料区在所述沟槽的底部的所述部分上。
19. 如权利要求16所述的基于量子阱的半导体器件，其中，所述势垒层包括从磷化铟(InP)、氮化镓(GaN)和磷化铟镓(InGaP)所组成的组中选取的材料层。
20. 如权利要求16所述的基于量子阱的半导体器件，其中，所述量子阱沟道区包括III-V族材料，以及其中，所述源和漏材料区包括掺杂III-V族材料区。
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