TWI469226B - 量子井為基的半導體裝置及其形成方法 - Google Patents

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Description

量子井為基的半導體裝置及其形成方法
本發明之實施例有關於半導體裝置之領域，且詳言之，量子井為基的半導體裝置及形成量子井為基的半導體裝置之方法。
在過去的數十年來，積體電路中之特徵的定標已經成為不斷成長的半導體業界背後的驅動力量。定標成越來越小的特徵允許在半導體晶片之有限的面積上增加功能單元的密度。例如，縮小電晶體尺寸允許將更多數量的記憶體裝置倂入晶片上，造成具有更大容量之產品的製造。然而，越來越多容量的驅策並非沒有問題。最佳化每一裝置的性能之必要性變得益發重要。
形成在以磊晶生長之半導體異質結構中(如III-V材料系統中)之量子井裝置由於低有效質量連同減少的藉由差量(delta)摻雜之雜質散射而提供在電晶體通道中之異常高的載子遷移率。這些裝置提供高驅動電流性能且針對未來低功率高速邏輯應用似乎大有可為。
 【發明內容及實施方式】
說明量子井為基的半導體裝置及形成量子井為基的半導體裝置之方法。在下列說明中，提出各種特定細節，如材料制度及裝置特徵，以提供本發明之實施例的詳盡理解。對熟悉此技藝人士而言顯而易見地可在無這些特定細節下實行本發明之實施例。在其他例子中，不說明諸如圖案化程序之眾所週知的特點以不非必要地混淆本發明之實施例。此外，應了解到圖中之各個實施例為例示性表示且非絕對按照比例繪製。
在此揭露的為量子井為基的半導體裝置。在一實施例中，量子井為基的半導體裝置包括設置在基板上並具有量子井通道區域之異質結構。源極與汲極材料區域設置在量子井通道區域上方。溝渠設置在源極與汲極材料區域中，將源極區域與汲極區域分隔開來。阻障層設置於在源極與汲極區域之間的溝渠中。閘極介電層設置於在阻障層上方的溝渠中。閘極電極設置在溝渠中，在閘極介電層上方。在一實施例中，量子井為基的半導體裝置包括設置在基板上並具有量子井通道區域之異質結構。阻障層直接設置在量子井通道區域上。源極與汲極材料區域設置在阻障層上方。溝渠設置在源極與汲極材料區域中，將源極區域與汲極區域分隔開來。閘極介電層設置於在源極與汲極區域之間的溝渠中。閘極電極設置於在閘極介電層上方的溝渠中。
亦在此揭露形成量子井為基的半導體裝置之方法。在一實施例中，一方法包括提供設置在基板上並包括量子井通道區域之異質結構。形成源極與汲極材料區域於量子井通道區域上方。形成溝渠在源極與汲極材料區域中，以提供與汲極區域分隔開來之源極區域。形成閘極介電層於在源極與汲極區域之間的溝渠中。形成閘極電極於在閘極介電層上方的溝渠中。
根據本發明之一實施例，使用閘極最後(gate-last)流程來製造III-V族或鍺量子井場效電晶體(QWFET)裝置。此方式可允許下列特點之一或更多：(1)首先生長包括源極與汲極材料之所有材料並接著在源極與汲極材料中蝕刻溝渠以容納閘極電極、(2)源極與汲極生長經過簡化，因為不再需要重新生長且可實現量子井與摻雜的源極與汲極間的阻障之可能的消除、(3)可在程序流程中較晚沉積高帶隙阻障材料及高K閘極介電質，且可藉由原子層沉積(ALD)或金屬有機化學蒸氣沉積(MO-CVD)加以沉積、及(4)閘極最後流程可允許將最低的熱預算施加到閘極材料或允許對那個操作更精準之控制，因為該操作為程序方案之那個部分中的最後者。
在此所提出之各個實施例中，關鍵特點可包括閘極溝渠的蝕刻、藉由ALD或MOCVD之閘極材料的沉積、及外部電阻(Rext)之整體下降，因為，在一些實施例中，源極與汲極區域中間沒有阻障且源極與汲極區域為高摻雜III-V族或鍺材料。在一實施例中，在此所述之方式允許避免若在蝕刻程序之後重新生長源極與汲極區域的話會發生之源極與汲極區域中之差排及雜質的形成。在一實施例中，在此所述之一些方式允許在程序流程之尾端處理的阻障材料之沉積，減少閘極電極材料之有害的熱衝擊。在一實施例中，在此所述之一些方式允許僅在閘極堆疊區域下方，在閘極堆疊與量子井之間，而非在源極/汲極區域與量子井之間，形成阻障層。根據本發明之一實施例，在此所述之閘極最後方式的一或更多者允許會在超過約攝氏500度惡化(例如會在源極與汲極退火程序所需之溫度惡化)之阻障材料的使用。
在本發明之一態樣中，半導體裝置包括量子井通道區域，其中阻障層僅覆蓋量子井通道區域的一部分。第1圖描繪根據本發明之一實施例的量子井為基之半導體裝置的剖面圖。
參照第1圖，量子井為基的半導體裝置100包括設置在基板102上並包括量子井通道區域106之異質結構104。源極與汲極材料區域108設置在量子井通道區域106上方。溝渠110設置在源極與汲極材料區域108中，將源極區域108A與汲極區域108B分隔開來。阻障層112設置於在源極與汲極區域108A及108B之間的溝渠110中。閘極介電層114設置於在阻障層112上方的溝渠110中。閘極電極116設置在溝渠110中，在閘極介電層114上方。根據本發明之一實施例，異質結構104可界定成一或更多結晶半導體層之堆疊，如第1圖中所示之堆疊。
在一實施例中，溝渠110暴露出量子井通道區域106的頂表面，且阻障層112直接設置在量子井通道區域106之暴露表面上，如第1圖中所示。然而，在另一實施例中，源極與汲極材料區域108直接設置在量子井通道區域106上(如所示)，溝渠110僅部分設置在源極與汲極材料區域108之中，留下源極與汲極材料區域108之一部分在溝渠110的底部(未圖示)，且阻障層112直接設置在溝渠110的底部的源極與汲極材料區域108之該部分上(未圖示)。在一實施例中，量子井通道區域106包括III-V族材料，且源極與汲極材料區域108包括摻雜的III-V族材料區域。在一實施例中，閘極介電層114由高K材料所組成，例如，但不限於，氧化鋁(Al2 O3 )或氧化鉿(HfO2 )。在一實施例中，閘極電極116為金屬閘極電極。在一實施例中，量子井通道區域106包括III-V族材料，且源極與汲極材料區域108包括摻雜的III-V族材料區域，閘極介電層114由高K材料所組成，例如，但不限於，氧化鋁(Al2 O3 )或氧化鉿(HfO2 )，且閘極電極116為金屬閘極電極。
基板102可由適合用於半導體裝置製造之材料所組成。在一實施例中，基板102為由單晶材料所組成之大塊基板，該材料可包括，但不限於，矽、鍺、矽-鍺、或III-V化合物半導體材料。在另一實施例中，基板102包括具有頂部磊晶層之塊層。在一特定實施例中，該塊層由單晶材料所組成，該材料可包括，但不限於，矽、鍺、矽-鍺、III-V化合物半導體材料、或石英，同時該頂部磊晶層由單晶層所組成，其可包括，但不限於，矽、鍺、矽-鍺、或III-V化合物半導體材料。在另一實施例中，基板102包括在下塊層上方之中間絕緣層上之頂部磊晶層。該頂部磊晶層由單晶層所組成，其可包括，但不限於，矽(例如，來形成絕緣體上覆矽(SOI)半導體基板)、鍺、矽一鍺、或III-V化合物半導體材料。該絕緣層由一材料所組成，其可包括，但不限於，二氧化矽、氮化矽、或氮氧化矽。該下塊層由單晶所組成，其可包括，但不限於，矽、鍺、矽-鍺、III-V化合物半導體材料、或石英。基板102可進一步包括摻雜物雜質原子。
異質結構104可界定成一或更多結晶半導體層之堆疊，例如具有底部阻障層設置於其上之組成緩衝層。該組成緩衝層可由適合提供其上可以可忽略的差排來形成底部阻障層的特定晶格結構之結晶材料所組成。例如，根據本發明之一實施例，該組成緩衝層用來將半導體異質結構104的暴露生長表面，藉由晶格常數之梯度，從基板102之晶格結構改變成較相容於高品質低缺陷層於其上磊晶生長者。在一實施例中，該組成緩衝層作為提供磊晶生長之較合適的晶格常數而非基板102之不相容的晶格常數。在一實施例中，基板102由單晶矽所組成且組成緩衝層104由具有大約1微米之厚度的InAlAs層所組成。在一替代實施例中，省略該組成緩衝層因為基板102之晶格常數適合量子井半導體裝置的底部阻障層之生長。
該底部阻障層可由適合將波函數侷限於形成在其上的量子井中之材料所組成。根據本發明之一實施例，該底部阻障層具有恰當匹配於該組成緩衝層之頂部晶格常數之晶格常數，例如，晶格常數夠類似使得在底部阻障層中之差排形成可被忽略掉。在一實施例中，該底部阻障層由具有約10奈米的厚度之約In0.65 Al0.35 As的層所組成。在一特定實施例中，由約In0.65 Al0.35 As的層所組成之底部阻障層用於N型半導體裝置中之量子侷限。在另一實施例中，該底部阻障層由具有約10奈米的厚度之約In0.65 Al0.35 Sb的層所組成。在一特定實施例中，由約In0.65 Al0.35 Sb的層所組成之底部阻障層用於P型半導體裝置中之量子侷限。
量子井通道區域106可由適合以低阻力傳播波函數之材料所組成。根據本發明之一實施例，量子井通道區域106具有恰當匹配於異質結構104之底部阻障層的晶格常數之晶格常數，例如，晶格常數夠類似使得在量子井通道區域106中之差排形成可被忽略掉。在一實施例中，量子井通道區域106由III(如硼、鋁、鎵、或銦)及V(如氮、磷、砷、或銻)族元素所組成。在一實施例中，量子井通道區域106由InAs或InSb所組成。量子井通道區域106可具有適合傳播波函數的一實質部分的厚度，如適合禁止波函數之顯著部分進入異質結構104之底部阻障層或形成在量子井通道區域106上之頂部阻障層(如阻障層112)。在一實施例中，量子井通道區域106具有約在150至200奈米的範圍中之厚度。在一替代實施例中，量子井通道區域106由一半導體材料所組成，例如，但不限於，矽一鍺半導體材料或II-VI半導體材料。在另一替代實施例中，量子井通道區域106為具有約在50至100埃的範圍中之厚度的受應變量子井區域。
阻障層112由適合將波函數侷限於形成在其下的量子井中之材料所組成。根據本發明之一實施例，阻障層112具有恰當匹配於量子井通道區域106之晶格常數之晶格常數，例如，晶格常數夠類似使得在阻障層112中之差排形成可被忽略掉。在一實施例中，阻障層112由一材料層所組成，該材料，例如，但不限於，磷化銦(InP)、氮化鎵(GaN)、或磷化銦鎵(InGaP)。在一實施例中，阻障層112具有約在1至3奈米的範圍中之厚度。
在本發明之另一態樣中，半導體裝置包括量子井通道區域，其中阻障層覆蓋整個量子井通道區域。第2圖描繪根據本發明之一實施例的量子井為基之半導體裝置的剖面圖。
參照第2圖，量子井為基的半導體裝置200包括設置在基板202上並包括量子井通道區域206之異質結構204。阻障層212直接設置在量子井通道區域206上。源極與汲極材料區域208設置在阻障層212上方。溝渠210設置在源極與汲極材料區域208中，將源極區域208A與汲極區域208B分隔開來。閘極介電層214設置於在源極與汲極區域208A及208B之間的溝渠210中。閘極電極216設置於在閘極介電層214上方的溝渠210中。根據本發明之一實施例，異質結構204可界定成一或更多結晶半導體層之堆疊，如第2圖中所示之堆疊。
在一實施例中，溝渠210暴露出阻障層212的頂表面，且閘極介電層214直接設置在阻障層212之暴露表面上，如第2圖中所示。然而，在另一實施例中，源極與汲極材料區域208直接設置在阻障層212上(如所示)，溝渠210僅部分設置在源極與汲極材料區域208之中，留下源極與汲極材料區域208之一部分在溝渠210的底部(未圖示)，且閘極介電層214直接設置在溝渠210的底部的源極與汲極材料區域208之該部分上(未圖示)。在一實施例中，量子井通道區域206包括III-V族材料，且源極與汲極材料區域208包括摻雜的III-V族材料區域。在一實施例中，閘極介電層214由高K材料所組成，例如，但不限於，氧化鋁(Al2 O3 )或氧化鉿(HfO2 )。在一實施例中，閘極電極216為金屬閘極電極。在一實施例中，量子井通道區域206包括III-V族材料，且源極與汲極材料區域208包括摻雜的III-V族材料區域，閘極介電層214由高K材料所組成，例如，但不限於，氧化鋁(Al2 O3 )或氧化鉿(HfO2 )，且閘極電極216為金屬閘極電極。
基板202可由適合用於半導體裝置製造之材料所組成。在一實施例中，基板202為由單晶材料所組成之大塊基板，該材料可包括，但不限於，矽、鍺、矽-鍺、或III-V化合物半導體材料。在另一實施例中，基板202包括具有頂部磊晶層之塊層。在一特定實施例中，該塊層由單晶材料所組成，該材料可包括，但不限於，矽、鍺、矽一鍺、III-V化合物半導體材料、或石英，同時該頂部磊晶層由單晶層所組成，其可包括，但不限於，矽、鍺、矽一鍺、或III-V化合物半導體材料。在另一實施例中，基板202包括在下塊層上方之中間絕緣層上之頂部磊晶層。該頂部磊晶層由單晶層所組成，其可包括，但不限於，矽(例如，來形成絕緣體上覆矽(SOI)半導體基板)、鍺、矽-鍺、或III-V化合物半導體材料。該絕緣層由一材料所組成，其可包括，但不限於，二氧化矽、氮化矽、或氮氧化矽。該下塊層由單晶所組成，其可包括，但不限於，矽、鍺、矽一鍺、III-V化合物半導體材料、或石英。基板202可進一步包括摻雜物雜質原子。
異質結構204可界定成一或更多結晶半導體層之堆疊，例如具有底部阻障層設置於其上之組成緩衝層。該組成緩衝層可由適合提供其上可以可忽略的差排來形成底部阻障層的特定晶格結構之結晶材料所組成。例如，根據本發明之一實施例，該組成緩衝層用來將半導體異質結構204的暴露生長表面，藉由晶格常數之梯度，從基板202之晶格結構改變成較相容於高品質低缺陷層於其上磊晶生長者。在一實施例中，該組成緩衝層作為提供磊晶生長之較合適的晶格常數而非基板202之不相容的晶格常數。在一實施例中，基板202由單晶矽所組成且組成緩衝層204由具有大約1微米之厚度的InAlAs層所組成。在一替代實施例中，省略該組成緩衝層因為基板202之晶格常數適合量子井半導體裝置的底部阻障層之生長。
該底部阻障層可由適合將波函數侷限於形成在其上的量子井中之材料所組成。根據本發明之一實施例，該底部阻障層具有恰當匹配於該組成緩衝層之頂部晶格常數之晶格常數，例如，晶格常數夠類似使得在底部阻障層中之差排形成可被忽略掉。在一實施例中，該底部阻障層由具有約10奈米的厚度之約In0.65 Al0.35 As的層所組成。在一特定實施例中，由約In0.65 Al0.35 As的層所組成之底部阻障層用於N型半導體裝置中之量子侷限。在另一實施例中，該底部阻障層由具有約10奈米的厚度之約In0.65 Al0.35 Sb的層所組成。在一特定實施例中，由約In0.65 Al0.35 Sb的層所組成之底部阻障層用於P型半導體裝置中之量子侷限。
量子井通道區域206可由適合以低阻力傳播波函數之材料所組成。根據本發明之一實施例，量子井通道區域206具有恰當匹配於異質結構204之底部阻障層的晶格常數之晶格常數，例如，晶格常數夠類似使得在量子井通道區域206中之差排形成可被忽略掉。在一實施例中，量子井通道區域206由III(如硼，鋁、鎵、或銦)及V(如氮、磷、砷、或銻)族元素所組成。在一實施例中，量子井通道區域206由InAs或InSb所組成。量子井通道區域206可具有適合傳播波函數的一實質部分的厚度，如適合禁止波函數之顯著部分進入異質結構204之底部阻障層或形成在量子井通道區域206上之頂部阻障層(如阻障層212)。在一實施例中，量子井通道區域206具有約在150至200奈米的範圍中之厚度。在一替代實施例中，量子井通道區域206由一半導體材料所組成，例如，但不限於，矽-鍺半導體材料或II-VI半導體材料。在另一替代實施例中，量子井通道區域206為具有約在50至100埃的範圍中之厚度的受應變量子井區域。
阻障層212由適合將波函數侷限於形成在其下的量子井中之材料所組成。根據本發明之一實施例，阻障層212具有恰當匹配於量子井通道區域206之晶格常數之晶格常數，例如，晶格常數夠類似使得在阻障層212中之差排形成可被忽略掉。在一實施例中，阻障層212由一材料層所組成，該材料，例如，但不限於，磷化銦(InP)、氮化鎵(GaN)、或磷化銦鎵(InGaP)。在一實施例中，阻障層212具有約在1至3奈米的範圍中之厚度。
在本發明之另一態樣中，形成量子井為基的半導體裝置之方法包括閘極最後或取代閘極方法。第3圖為表示根據本發明之一實施例的量子井為基的半導體裝置之製造中的操作之流程圖300。第4A至4F圖描繪表示根據本發明之一實施例的量子井為基的半導體裝置之製造中的操作之剖面圖。
參照流程300之操作302及對應的第4A圖，形成量子井為基的半導體裝置之方法包括提供設置在基板402上方並包括量子井通道區域406之異質結構404。
基板402可由適合用於半導體裝置製造之材料所組成。在一實施例中，基板402為由單晶材料所組成之大塊基板，該材料可包括，但不限於，矽、鍺、矽-鍺、或III-V化合物半導體材料。在另一實施例中，基板402包括具有頂部磊晶層之塊層。在一特定實施例中，該塊層由單晶材料所組成，該材料可包括，但不限於，矽、鍺、矽-鍺、III-V化合物半導體材料、或石英，同時該頂部磊晶層由單晶層所組成，其可包括，但不限於，矽、鍺、矽-鍺、或III-V化合物半導體材料。在另一實施例中，基板402包括在下塊層上方之中間絕緣層上之頂部磊晶層。該頂部磊晶層由單晶層所組成，其可包括，但不限於，矽(例如，來形成絕緣體上覆矽(SOI)半導體基板)、鍺、矽-鍺、或III-V化合物半導體材料。該絕緣層由一材料所組成，其可包括，但不限於，二氧化矽、氮化矽、或氮氧化矽。該下塊層由單晶所組成，其可包括，但不限於，矽、鍺、矽-鍺、III-V化合物半導體材料、或石英。基板402可進一步包括摻雜物雜質原子。
異質結構404可界定成一或更多結晶半導體層之堆疊，例如具有底部阻障層設置於其上之組成緩衝層。該組成緩衝層可由適合提供其上可以可忽略的差排來形成底部阻障層的特定晶格結構之結晶材料所組成。例如，根據本發明之一實施例，該組成緩衝層用來將半導體異質結構404的暴露生長表面，藉由晶格常數之梯度，從基板402之晶格結構改變成較相容於高品質低缺陷層於其上磊晶生長者。在一實施例中，該組成緩衝層作為提供磊晶生長之較合適的晶格常數而非基板402之不相容的晶格常數。在一實施例中，基板402由單晶矽所組成且組成緩衝層404由具有大約1微米之厚度的InAlAs層所組成。在一替代實施例中，省略該組成緩衝層因為基板402之晶格常數適合量子井半導體裝置的底部阻障層之生長。
該底部阻障層可由適合將波函數侷限於形成在其上的量子井中之材料所組成。根據本發明之一實施例，該底部阻障層具有恰當匹配於該組成緩衝層之頂部晶格常數之晶格常數，例如，晶格常數夠類似使得在底部阻障層中之差排形成可被忽略掉。在一實施例中，該底部阻障層由具有約10奈米的厚度之約In0.65 Al0.35 As的層所組成。在一特定實施例中，由約In0.65 Al0.35 As的層所組成之底部阻障層用於N型半導體裝置中之量子侷限。在另一實施例中，該底部阻障層由具有約10奈米的厚度之約In0.65 Al0.35 Sb的層所組成。在一特定實施例中，由約In0.65 Al0.35 Sb的層所組成之底部阻障層用於P型半導體裝置中之量子侷限。根據本發明之一實施例，該組成緩衝層及該底部阻障層係藉由在基板402的表面上執行之分子束磊晶技術所沉積。
量子井通道區域406可由適合以低阻力傳播波函數之材料所組成。根據本發明之一實施例，量子井通道區域406具有恰當匹配於異質結構404之底部阻障層的晶格常數之晶格常數，例如，晶格常數夠類似使得在量子井通道區域406中之差排形成可被忽略掉。在一實施例中，量子井通道區域406由III(如硼、鋁、鎵、或銦)及V(如氮、磷、砷、或銻)族元素所組成。在一實施例中，量子井通道區域406由InAs或InSb所組成。量子井通道區域406可具有適合傳播波函數的一實質部分的厚度，如適合禁止波函數之顯著部分進入異質結構404之底部阻障層或形成在量子井通道區域406上之頂部阻障層(如阻障層412)。在一實施例中，量子井通道區域406具有約在150至200奈米的範圍中之厚度。在一替代實施例中，量子井通道區域406由一半導體材料所組成，例如，但不限於，矽-鍺半導體材料或II-VI半導體材料。在另一替代實施例中，量子井通道區域406為具有約在50至100埃的範圍中之厚度的受應變量子井區域。
參照流程300之操作304及對應的第4B圖，形成量子井為基的半導體裝置之方法包括在量子井通道區域406上方形成源極與汲極材料區域408。根據本發明之一實施例，量子井通道區域406包括III-V族材料，且形成源極與汲極材料區域408包括形成摻雜III-V族材料區域。在一實施例中，形成量子井通道區域406包括藉由分子束磊晶術來沉積一材料組成物。
參照流程300之操作306及對應的第4C圖，形成量子井為基的半導體裝置之方法包括在源極與汲極材料區域408中形成溝渠410，以提供與汲極區域408B分隔開來之源極區域408A。根據本發明之一實施例，藉由乾或濕蝕刻程序來形成溝渠410，且量子井通道區域406的頂表面充當蝕刻止件，如第4C圖中所示。根據本發明之一替代實施例，藉由乾或濕蝕刻程序來形成溝渠410且阻障層之頂表面充當蝕刻止件。根據本發明之另一實施例，藉由乾或濕蝕刻程序來形成溝渠410，該程序在完全蝕刻穿過源極與汲極材料區域408之前停住。
參照第4D圖，形成量子井為基的半導體裝置之方法包括形成阻障層412。根據本發明之一實施例，在形成閘極介電層414之前，在溝渠410中形成阻障層412，如第4D圖中所示。在一實施例中，形成溝渠410包括暴露出量子井通道區域406之頂表面(如第4C圖中所示)，並且形成阻障層412包括在量子井通道區域406之暴露的表面上直接形成阻障層412(如第4D圖中所示)。在另一實施例中，形成源極與汲極材料區域408包括直接在量子井通道區域406上形成源極與汲極材料區域408(如第4B圖中所示)、形成溝渠410包括僅部分蝕刻到源極與汲極材料區域408中，留下在溝渠410底部之源極與汲極材料區域408的一部分(未圖示)、且形成阻障層412包括直接在溝渠410底部之源極與汲極材料區域408的該部分上形成阻障層412(未圖示)。在一實施例中，在形成阻障層412之前，將源極與汲極材料區域408加熱到大約在或高於攝氏550度之溫度。
根據本發明之一替代實施例，在形成源極與汲極材料區域408之前，直接在量子井通道區域406上形成阻障層412(未圖示)。在一實施例中，形成溝渠410包括暴露出阻障層412之頂表面，且形成閘極介電層414包括直接在阻障層412之暴露的表面上形成閘極介電層414。在另一實施例中，形成源極與汲極材料區域408包括直接在阻障層412上形成源極與汲極材料區域408、形成溝渠410包括僅部分蝕刻到源極與汲極材料區域408中，留下在溝渠410底部之源極與汲極材料區域408的一部分、且形成閘極介電層414包括直接在溝渠410底部之源極與汲極材料區域408的該部分上形成閘極介電層414。
阻障層412由適合將波函數侷限於形成在其下的量子井中之材料所組成。根據本發明之一實施例，阻障層412具有恰當匹配於量子井通道區域406之晶格常數之晶格常數，例如，晶格常數夠類似使得在阻障層412中之差排形成可被忽略掉。在一實施例中，阻障層412由一材料層所組成，該材料，例如，但不限於，磷化銦(InP)、氮化鎵(GaN)、或磷化銦鎵(InGaP)。根據本發明之一實施例，形成阻障層412包括藉由原子層沉積形成一材料層，其例如，但不限於，磷化銦(InP)、氮化鎵(GaN)、或磷化銦鎵(InGaP)。在一實施例中，阻障層412具有約在1至3奈米的範圍中之厚度。
參照流程300之操作308及對應的第4E圖，形成量子井為基的半導體裝置之方法包括形成閘極介電層414於在源極及汲極區域408A及408B之間的溝渠410中。根據本發明之一實施例，閘極介電層414由高K材料所組成，例如，但不限於，氧化鋁(Al2 O3 )或氧化鉿(HfO2 )。
參照流程300之操作310及對應的第4F圖，形成量子井為基的半導體裝置之方法包括形成閘極電極416於在閘極介電層414上方的溝渠410中。根據本發明之一實施例，閘極電極416為金屬閘極電極。在一實施例中，閘極電極416由一材料所組成，例如，但不限於，金屬氮化物、金屬碳化物、金屬矽化物、鉿、鉻、鈦、鉭、鋁、釕、鈀、鉑、鈷、或鎳。
因此，已揭露量子井為基的半導體裝置及形成量子井為基的半導體裝置之方法。根據本發明之一實施例，一方法包括提供設置在基板上並包括量子井通道區域之異質結構。形成源極與汲極材料區域於量子井通道區域上方。形成溝渠在源極與汲極材料區域中，以提供與汲極區域分隔開來之源極區域。形成閘極介電層於在源極與汲極區域之間的溝渠中。形成閘極電極於在閘極介電層上方的溝渠中。在一實施例中，該方法進一步包括在形成閘極介電層之前，在溝渠中形成阻障層。在一特定實施例中，該方法進一步包括在形成阻障層之前，將源極與汲極材料區域加熱到約在或高於攝氏550度之溫度。在另一特定實施例中，形成阻障層包括藉由原子層沉積形成一材料層，其例如，但不限於，磷化銦(InP)、氮化鎵(GaN)、或磷化銦鎵(InGaP)。在一實施例中，該方法進一步包括，在形成源極與汲極材料區域之前，直接在量子井通道區域上形成阻障層。
100．．．量子井為基的半導體裝置
102．．．基板
104．．．異質結構
106．．．量子井通道區域
108．．．源極與汲極材料區域
108A．．．源極區域
108B．．．汲極區域
110．．．溝渠
112．．．阻障層
114．．．閘極介電層
116．．．閘極電極
200．．．量子井為基的半導體裝置
202．．．基板
204．．．異質結構
206．．．量子井通道區域
208．．．源極與汲極材料區域
208A．．．源極區域
208B．．．汲極區域
210．．．溝渠
212．．．阻障層
214．．．閘極介電層
216．．．閘極電極
300．．．流程圖
302～310．．．操作
400．．．量子井為基的半導體裝置
402．．．基板
404．．．異質結構
406．．．量子井通道區域
408．．．源極與汲極材料區域
408A．．．源極區域
408B．．．汲極區域
410．．．溝渠
412．．．阻障層
414．．．閘極介電層
416．．．閘極電極
第1圖描繪根據本發明之一實施例的量子井為基之半導體裝置的剖面圖。
第2圖描繪根據本發明之一實施例的量子井為基之半導體裝置的剖面圖。
第3圖為表示根據本發明之一實施例的量子井為基的半導體裝置之製造中的操作之流程圖。
第4A圖描繪表示根據本發明之一實施例的量子井為基的半導體裝置之製造中的一操作之剖面圖。
第4B圖描繪表示根據本發明之一實施例的量子井為基的半導體裝置之製造中的一操作之剖面圖。
第4C圖描繪表示根據本發明之一實施例的量子井為基的半導體裝置之製造中的一操作之剖面圖。
第4D圖描繪表示根據本發明之一實施例的量子井為基的半導體裝置之製造中的一操作之剖面圖。
第4E圖描繪表示根據本發明之一實施例的量子井為基的半導體裝置之製造中的一操作之剖面圖。
第4F圖描繪表示根據本發明之一實施例的量子井為基的半導體裝置之製造中的一操作之剖面圖。
100．．．量子井為基的半導體裝置
102．．．基板
104．．．異質結構
106．．．量子井通道區域
108．．．源極與汲極材料區域
108A．．．源極區域
108B．．．汲極區域
110．．．溝渠
112．．．阻障層
114．．．閘極介電層
116．．．閘極電極

Claims (11)

  1. 一種形成一量子井為基的半導體裝置之方法，該方法包含：提供設置在一基板上方並包含一量子井通道區域之一異質結構；於該量子井通道區域上方形成一源極與汲極材料區域；在該源極與汲極材料區域中形成一溝渠以提供與一汲極區域分隔開來之一源極區域，在該溝渠中形成一阻障層；在形成該阻障層之後，於在該些源極與汲極區域之間的該溝渠中形成一閘極介電層；以及於在該閘極介電層上方的該溝渠中形成一閘極電極。
  2. 如申請專利範圍第1項所述之方法，其中形成該溝渠包含暴露出該量子井通道區域之頂表面，以及其中形成該阻障層包含直接在該量子井通道區域之該暴露表面上形成該阻障層。
  3. 如申請專利範圍第1項所述之方法，其中形成該源極與汲極材料區域包含直接在該量子井通道區域上形成該源極與汲極材料區域，其中形成該溝渠包含僅部分蝕刻到該源極與汲極材料區域之中，以留下該源極與汲極材料區域之一部分在該溝渠的底部，以及其中形成該阻障層包含直接在該溝渠之底部的該源極與汲極材料區域之該部分上形成該阻障層。
  4. 如申請專利範圍第1項所述之方法，進一步包含：在形成該阻障層之前，將該源極與汲極材料區域加熱到約在或高於攝氏550度之溫度。
  5. 如申請專利範圍第1項所述之方法，其中形成該阻障層包含藉由原子層沉積形成一材料層，該材料選自由磷化銦(InP)、氮化鎵(GaN)、及磷化銦鎵(InGaP)所組成之群組。
  6. 如申請專利範圍第1項所述之方法，其中該量子井通道區域包含一III-V族材料，以及其中形成該源極與汲極材料區域包含形成一摻雜的III-V族材料區域。
  7. 一種量子井為基的半導體裝置，包含：設置在一基板上方並包含一量子井通道區域之一異質結構；設置在該量子井通道區域上方之一源極與汲極材料區域；設置在該源極與汲極材料區域中以將一源極區域與一汲極區域分隔開來之一溝渠；設置於在該些源極與汲極區域之間的該溝渠中之一阻障層；設置於在該阻障層上方的該溝渠中之一閘極介電層；以及設置於在該閘極介電層上方的該溝渠中之一閘極電極。
  8. 如申請專利範圍第7項所述之量子井為基的半導體 裝置，其中該溝渠暴露出該量子井通道區域之頂表面，以及其中該阻障層直接設置在該量子井通道區域之該暴露表面上。
  9. 如申請專利範圍第7項所述之量子井為基的半導體裝置，其中該源極與汲極材料區域直接設置在該量子井通道區域上，其中該溝渠僅部分設置在該源極與汲極材料區域之中，在該溝渠的底部留下該源極與汲極材料區域之一部分，以及其中該阻障層直接設置在該溝渠之底部的該源極與汲極材料區域之該部分上。
  10. 如申請專利範圍第7項所述之量子井為基的半導體裝置，其中該阻障層包含一材料層，該材料選自由磷化銦(InP)、氮化鎵(GaN)、及磷化銦鎵(InGaP)所組成之群組。
  11. 如申請專利範圍第7項所述之量子井為基的半導體裝置，其中該量子井通道區域包含一III-V族材料，以及其中該源極與汲極材料區域包含一摻雜的III-V族材料區域。
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