KR20160108585A - 양자 우물 기반 반도체 디바이스 - Google Patents
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Abstract
양자 우물 기반 반도체 디바이스 및 양자 우물 기반 반도체 디바이스를 형성하는 방법이 설명된다. 방법은 기판 위에 배치되고 양자 우물 채널 영역을 포함하는 헤테로 구조체를 제공하는 단계를 포함한다. 방법은 또한 양자 우물 채널 영역 위에 소스 및 드레인 재료 영역을 형성하는 단계를 포함한다. 방법은 또한 드레인 영역으로부터 분리된 소스 영역을 제공하기 위해 소스 및 드레인 재료 영역에 트렌치를 형성하는 단계를 포함한다. 방법은 또한 소스 및 드레인 영역 사이의 트렌치에 게이트 유전체층을 형성하는 단계와, 게이트 유전체층 위의 트렌치에 게이트 전극을 형성하는 단계를 포함한다.
Description
본 발명의 실시예는 반도체 디바이스 및, 특히, 양자 우물 기반 반도체 디바이스의 분야 및 양자 우물 기반 반도체 디바이스를 형성하는 방법에 관한 것이다.
지난 수십년 동안, 집적 회로에서 피처(features)의 스케일링(scaling)은 갈수록 커지는 반도체 산업 배후의 구동력이 되었다. 점점 더 작은 피처는 반도체 칩의 제한된 공간상에 기능적인 유닛의 밀도의 증가가 가능하게 한다. 예를 들어, 줄어든 트랜지스터 크기는 칩 상에 증가된 수의 메모리 디바이스의 통합을 허용하고, 증가된 용량을 갖는 제품의 제조를 제공한다. 하지만, 갈수록 더 많은 용량을 향한 흐름에 이슈가 존재하지 않는 것은 아니다. 각각의 디바이스의 성능을 최적화해야할 필요성은 점점더 중요하게 되었다.
III-V 재료 시스템에서와 같이, 에피텍셜적으로(epitaxially) 성장시킨 반도체 헤테로 구조체(semiconductor hetero-structures)로 형성된 양자 우물 디바이스는 델타 도핑(delta doping)에 의해 감소된 불순물 산란(impurity scattering)을 따른 낮은 유효 질량(low effective mass)에 기인하여 트랜지스터 채널에서의 높은 캐리어 이동성(carrier mobility)을 예외적으로 제공한다. 이들 디바이스는 높은 구동 전류 성능을 제공하고 미래의 저전력, 고속 로직 애플리케이션을 제공할 것으로 전망된다.
도 1은 본 발명의 실시예에 따라, 양자 우물 기반 반도체 디바이스의 단면도를 도시한다.
도 2는 본 발명의 실시예에 따라, 양자 우물 기반 반도체 디바이스의 단면도를 도시한다.
도 3은 본 발명의 실시예에 따라, 양자 우물 기반 반도체 디바이스의 제조에서의 동작을 나타내는 흐름도이다.
도 4a는 본 발명의 실시예에 따라, 양자 우물 기반 반도체 디바이스의 제조에서의 한 동작을 나타내는 단면도를 도시한다.
도 4b는 본 발명의 실시예에 따라, 양자 우물 기반 반도체 디바이스의 제조에서의 한 동작을 나타내는 단면도이다.
도 4c는 본 발명의 실시예에 따라, 양자 우물 기반 반도체 디바이스의 제조에서의 한 동작을 나타내는 단면도이다.
도 4d는 본 발명의 실시예에 따라, 양자 우물 기반 반도체 디바이스의 제조에서의 한 동작을 나타내는 단면도이다.
도 4e는 본 발명의 실시예에 따라, 양자 우물 기반 반도체 디바이스의 제조에서의 한 동작을 나타내는 단면도이다.
도 4f는 본 발명의 실시예에 따라, 양자 우물 기반 반도체 디바이스의 제조에서의 한 동작을 나타내는 단면도이다.
도 2는 본 발명의 실시예에 따라, 양자 우물 기반 반도체 디바이스의 단면도를 도시한다.
도 3은 본 발명의 실시예에 따라, 양자 우물 기반 반도체 디바이스의 제조에서의 동작을 나타내는 흐름도이다.
도 4a는 본 발명의 실시예에 따라, 양자 우물 기반 반도체 디바이스의 제조에서의 한 동작을 나타내는 단면도를 도시한다.
도 4b는 본 발명의 실시예에 따라, 양자 우물 기반 반도체 디바이스의 제조에서의 한 동작을 나타내는 단면도이다.
도 4c는 본 발명의 실시예에 따라, 양자 우물 기반 반도체 디바이스의 제조에서의 한 동작을 나타내는 단면도이다.
도 4d는 본 발명의 실시예에 따라, 양자 우물 기반 반도체 디바이스의 제조에서의 한 동작을 나타내는 단면도이다.
도 4e는 본 발명의 실시예에 따라, 양자 우물 기반 반도체 디바이스의 제조에서의 한 동작을 나타내는 단면도이다.
도 4f는 본 발명의 실시예에 따라, 양자 우물 기반 반도체 디바이스의 제조에서의 한 동작을 나타내는 단면도이다.
양자 우물 기반 반도체 디바이스 및 양자 우물 기반 반도체 디바이스를 형성하는 방법이 설명된다. 다음의 설명에서, 본 발명의 실시예의 완전한 이해를 제공하기 위해, 재료 체계 및 디바이스 특성과 같은, 다수의 특정 상세가 제시된다. 이들 특성 상세 없이 본 발명의 실시예가 실시될 수 있음이 일 당업자에게 명백해질 것이다. 다른 경우에서, 패터닝 프로세스와 같이, 잘 알려진 특징은 본 발명의 실시예를 불필요하게 모호하게 하지 않게 하기 위하여 자세히 설명되지는 않았다. 또한, 도면에서 도시된 다양한 실시예는 예시적인 표현이고 반드시 실제 크기로 도시되지 않았음이 이해될 것이다.
여기서 양자 우물 기반 반도체 디바이스가 개시된다. 일 실시예에서, 양자 우물 기반 반도체 디바이스는 기판 위에 배치되고 양자 우물 채널 영역을 갖는 헤테로 구조체를 포함한다. 소스 및 드레인 재료 영역이 양자 우물 채널 영역 위에 배치된다. 트렌치(trench)는 드레인 영역으로부터의 소스 영역을 분리하는 소스 및 드레인 재료 영역에 배치된다. 배리어층은 소스와 드레인 영역 사이의 트렌치에 배치된다. 게이트 유전체층(a gate dielectric layer)은 배리어층 위의 트렌치에 배치된다. 게이트 전극은 게이트 유전체층 위의 트렌치에 배치된다. 일 실시예에서, 양자 우물 기반 반도체 디바이스는 기판 위에 배치되고 양자 우물 채널 영역(a quantum-well channel region)을 갖는 헤테로 구조체를 포함한다. 배리어층은 양자 우물 채널 영역 바로 위에 배치된다. 소스 및 드레인 재료 영역은 배리어 층 위에 배치된다. 트렌치는 드레인 영역으로부터 소스 영역을 분리하는 소스 및 드레인 재료 영역에 배치된다. 게이트 유전체층은 소스와 드레인 영역 사이의 트렌치에 배치된다. 게이트 전극은 게이트 유전체층 위의 트렌치에 배치된다.
여기서 양자 우물 기반 반도체 디바이스를 형성하는 방법이 또한 개시된다. 일 실시예에서, 방법은 기판 위에 배치되고 양자 우물 채널 영역을 포함하는 헤테로 구조체를 제공하는 단계를 포함한다. 소스 및 드레인 재료 영역은 양자 우물 채널 영역 위에 형성된다. 드레인 영역으로부터 분리된 소스 영역을 제공하기 위해 소스 및 드레인 재료 영역에 트렌치(trench)가 형성된다. 게이트 유전체층은 소스와 드레인 영역 사이의 트렌치에 형성된다. 게이트 전극은 게이트 유전체층 위의 트렌치에 형성된다.
본 발명의 실시예에 따라, 그룹 III-V 또는 게르마늄 양자 우물 전계 효과 트랜지스터(germanium Quantum-Well Field Effect Transistor;QWFET)를 제조하기 위해 게이트 라스트 공정(gate-last flow)이 사용된다. 이 접근방식은 하나 이상의 다음 특징을 가능하게 할 수 있다. (1) 소스 및 드레인 재료를 포함한 모든 재료가 먼저 성장되고 그 다음 게이트 전극을 수용하기 위해 소스 및 드레인 재료에 트렌치가 에칭됨, (2) 재성장(regrowth)이 더 이상 필요하기 않고 양자 우물과 도핑된 소스 및 드레인 사이에 배리어의 가능한 제거가 실현될 수 있기 때문에 소스 및 드레인 성장이 단순화됨, (3) 높은 대역 갭 배리어 재료 및 하이 K 게이트 유전체(a high K gate dielectric)가 프로세스 공정의 후반에 증착될 수 있고 양자층 증착(Atomic Layer Deposition;ALD) 또는 금속 유기 화학 기상 증착(Metal-Organic Chemical Vapor Deposition)에 의해 증착될 수 있음, (4) 게이트 라스트 공정은 게이트 재료에 인가될 가장 낮은 열 소모 비용(thermal budget)을 가능하게 하거나 이 동작은 프로세싱 스킴의 부분에 있어서 마지막이기 때문에 이 동작에 대한 더 정교한 제어를 가능하게 할 수 있음.
여기 제시된 다양한 실시예에서, 주요 특징은 게이트 트렌치의 에칭, ALD 또는 MOCVD에 의한 게이트 재료의 증착, 및 외부 저항(external resistance;Rext)의 전반적 감소를 포함할 수 있고, 이는, 일부 실시예에서, 소스 및 드레인 영역에 배리어가 존재하지 않고 소스 및 드레인 영역은 고도로 도핑된(highly doped) 그룹 III-V 또는 게르마늄 재료이기 때문이다. 실시예에서, 여기에 설명된 접근방식은 에칭 프로세스 이후에 소스 및 드레인 영역이 재성장되는 경우 소스 및 드레인 영역에서 달리 발생할 수도 있는 불순물 및 디스로케이션(dislocation) 형성의 회피를 가능하게 할 것이다. 일 실시예에서, 여기 설명된 일부 접근 방식은 프로세스 흐름의 마지막 프로세싱(end-of line processing)에서 배리어 재료의 증착을 가능하게 하여, 게이트 전극 재료의 해로운 열적 영향을 감소시킨다. 일 실시예에서, 여기 설명된 일부 접근방식은 게이트 스택과 양자 우물 사이의, 게이트 스택 영역 하에서만 배리어층의 형성을 가능하게 하고 소스/드레인 영역과 양자 우물 사이에서는 가능하지 않게 한다. 본 발명의 실시예에 따라, 여기 설명된 하나 이상의 게이트 라스트 접근 방식은 그렇게 하지 않았다면 대략 섭씨 500도 이상에서 악화되 었을 것이고, 예를 들어, 그렇게 하지 않았다면 소스 및 드레인 어닐링 프로세스를 위해 필요한 온도에서 악화되 었을 배리어 재료의 사용을 가능하게 한다.
본 발명의 양상에서, 반도체 디바이스는 양자 우물 채널 영역의 일부분만을 커버하는 배리어층을 갖는 양자 우물 채널 영역을 포함한다. 도 1은 본 발명의 실시예에 따른, 양자 우물 기반 반도체 디바이스의 단면도를 도시한다.
도 1을 참조하면, 양자 우물 기반 반도체 디바이스(100)는 기판(102) 위에 배치되고 양자 우물 채널 영역(106)을 포함하는 헤테로 구조체(104)를 포함한다. 소스 및 드레인 재료 영역(108)은 양자 우물 채널 영역(106) 위에 배치된다. 트렌치(110)는 드레인 영역(108B)로부터 소스 영역(108A)을 분리하는 소스 및 드레인 재료 영역(108)에 배치된다. 배리어층(112)은 소스 및 드레인 영역(108A 및 108B) 사이의 트렌치(110)에 배치된다. 게이트 유전체층(114)은 배리어층(112) 위의 트렌치(110)에 배치된다. 게이트 전극(116)은 게이트 유전체 층(114) 위의 트렌치(110)에 배치된다. 본 발명의 실시예에 따라, 헤테로 구조체(104)는, 도 1에서 도시된 스택(stack)과 같은, 하나 이상의 결정질 반도체층(crystalline semiconductor layer)의 스택으로서 정의될 수 있다.
실시예에서, 트렌치(110)는 양자 우물 채널 영역(106)의 상부 표면을 노출시키고, 배리어층(112)은, 도 1에서 도시된 바와 같이, 양자 우물 채널 영역(106)의 노출된 표면 상에 직접 배치된다. 하지만, 다른 실시예에서, 소스 및 드레인 재료 영역(108)은 (도시된 바와 같이) 양자 우물 채널 영역(106) 상에 직접 배치되고, 트렌치(110)는 트렌치(110)의 하부에서 소스 및 드레인 재료 영역(108)의 일부분을 남기고 소스 및 드레인 재료 영역(108) 내로 부분적으로만 배치되며(도시되지 않음), 배리어층(112)은 트렌치(110)의 하부에서 소스 및 드레인 재료 영역(108)의 일부분 상에 직접 배치된다(도시되지 않음). 실시예에서, 양자 우물 채널 영역(106)은 그룹 III-V 재료를 포함하고, 소스 및 드레인 재료 영역(108)은 도핑된 그룹 III-V 재료 영역을 포함한다. 실시예에서, 게이트 유전체층(114)은 알루미늄 산화물(aluminum oxide, Al2O3) 또는 하프늄 산화물(hafnium oxide, HfO2)과 같은, 하이 K 재료로 구성되지만, 이에 제한되지 않는다. 실시예에서, 게이트 전극(116)은 금속 게이트 전극이다. 일 실시예에서, 양자 우물 채널 영역(106)은 그룹 III-V 재료를 포함하고, 소스 및 드레인 재료 영역(108)은 도핑된 그룹 III-V 재료 영역을 포함하고, 게이트 유전체층(114)은 알루미늄 산화물(Al2O3) 또는 하프늄 산화물(HfO2)과 같은, 하이 K 재료로 구성되지만, 이에 제한되지 않으며, 게이트 전극(116)은 금속 게이트 전극이다.
기판(102)은 반도체 디바이스 제조를 위해 적합한 재료로 구성될 수 있다. 일 실시예에서, 기판(102)은 재료의 단결정(single crystal)으로 구성된 벌크(bulk) 기판이며, 재료는 실리콘(silicon), 게르마늄(germanium), 실리콘 게르마늄(silicon-germanium) 또는 III-V 화합물 반도체 재료(a III-V compound semiconductor material)를 포함할 수 있지만, 이에 제한되지 않는다. 다른 실시예에서, 기판(102)은 상부 에피택셜 층(a top epitaxial layer)을 갖는 벌크층을 포함한다. 특정 실시예에서, 벌크층은 재료의 단결정(single crystal)으로 구성되며, 재료는 실리콘, 게르마늄, 실리콘 게르마늄, III-V 화합물 반도체 재료 또는 석영(quartz)을 포함할 수 있지만, 이에 제한되지 않고, 반면 상부 에피택셜층은 단결정층으로 구성되며, 이는 실리콘, 게르마늄, 실리콘 게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만, 이에 제한되지 않는다. 다른 실시예에서, 기판(102)은 더 낮은 벌크 층 위의 중간 절연층(a middle insulator layer) 상의 상부 에피택셜층을 포함한다. 상부 에피택셜층은 단결정층으로 구성되고, 실리콘(예를 들어, 실리콘 온 인슐레이터(Silicon-On-Insulator;SOI) 반도체 기판을 형성하기 위해), 게르마늄, 실리콘 게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만, 이에 제한되지 않는다. 절연층은 실리콘 이산화물(silicon dioxide), 실리콘 질화물(silicon nitride) 또는 실리콘 산질화물(silicon oxy-nitride)을 포함할 수 있지만, 이에 제한되지 않는 재료로 구성된다. 더 낮은 벌크층은 단결정으로 구성되며, 실리콘, 게르마늄, 실리콘 게르마늄, III-V 화합물 반도체 재료 또는 석영을 포함할 수 있지만, 이에 제한되지 않는다. 기판(102)은 도펀트 불순물 원자(dopant impurity atoms)를 더 포함할 수 있다.
헤테로 구조체(104)는 상부에 배치된 하부 배리어층(a bottom barrier layer)을 갖는 조성 버퍼층(compositional buffer layer)과 같이, 하나 이상의 결정질 반도체층의 스택으로서 정의될 수 있다. 조성 버퍼층은 특정 래티스 구조(lattice structure)를 제공하기 위해 적합한 결정질 재료로 구성될 수 있으며, 이 특정 래티스 구조상에 하부 배리어층이 무시할 만한 디스로케이션으로 형성될 수 있다. 예를 들어, 본 발명의 실시예에 따라, 래티스 상수의 기울기로, 반도체 헤테로 구조체(104)의 노출된 성장 표면을 기판(102)의 래티스 구조에서부터 그 상부의 높은 퀄리티의 에피택셜 성장에 더 적합한 낮은 결함의 층까지 변화시키는데 조성 버퍼층이 사용된다. 일 실시예에서, 조성 버퍼층은 기판(102)의 부적합한 래티스 상수 대신에 에피택셜 성장을 위해 더 적합한 래티스 상수를 제공하도록 동작한다. 실시예에서, 기판(102)은 단결정 실리콘으로 구성되고 조성 버퍼층(104)은 대략 1 마이크론의 두께를 갖는 InAlAs의 층으로 구성된다. 대안적인 실시예에서, 기판(102)의 래티스 상수가 양자 우물 반도체 디바이스를 위한 하부 배리어층의 성장에 적합하기 때문에 조성 버퍼층이 생략되었다.
하부 배리어층은 상부에 형성된 양자 우물에서 파동 함수를 구속(confine)시키기에 적합한 재료로 구성될 수 있다. 본 발명의 실시예에 따라, 하부 배리어층은 조성 버퍼층의 상부 래티스 상수에 적합하게 매칭되는 래티스 상수를 갖고, 예를 들어, 래티스 상수는 충분히 유사하여 하부 배리어층에서의 디스로케이션 형성은 무시할 수 있을 정도이다. 일 실시예에서, 하부 배리어층은 대략 10 나노미터의 두께를 갖는 대략 In0.65Al0.35As의 층으로 구성된다. 특정 실시예에서, 대략 In0.65Al0.35As의 층으로 구성된 하부 배리어층은 N 타입 반도체 디바이스에서의 양자 구속(quantum confinement)을 위해 사용된다. 다른 실시예에서, 하부 배리어 층은 대략 10 나노미터의 두께를 갖는 대략 In0.65Al0.35Sb의 층으로 구성된다. 특정 실시예에서, 대략 In0.65Al0.35Sb의 층으로 구성된 하부 배리어층은 P 타입 반도체 디바이스에서의 양자 구속을 위해 사용된다.
양자 우물 채널 영역(106)은 낮은 저항으로 파동 함수를 전파시키기에 적합한 재료로 구성될 수 있다. 본 발명의 실시예에 따라, 양자 우물 채널 영역(106)은 헤테로 구조체(104)의 하부 배리어 층의 래티스 상수에 적합하게 매칭되는 래티스 상수를 갖고, 예를 들어, 래티스 상수는 충분히 유사하여 양자 우물 채널 영역(106)에서의 디스로케이션 형성은 무시할 수 있을 정도이다. 실시예에서, 양자 우물 채널 영역(106)은 그룹 III(예를 들어, 붕소(boron), 알루미늄(aluminum), 갈륨(gallium) 또는 인듐(indium)) 및 그룹 V(예를 들어, 질소(nitrogen), 인(phosphorous), 비소(arsenic) 또는 안티몬(antimony)) 요소로 구성된다. 일 실시예에서, 양자 우물 채널 영역(106)은 InAs 또는 InSb로 구성된다. 양자 우물 채널 영역(106)은 파동 함수의 상당한 부분을 전파시키기에 적합한 두께를 가질 수 있고, 예를 들어, 파동 함수의 상당한 부분이 헤테로 구조체(104)의 하부 배리어층 또는 양자 우물 채널 영역(106) 상에 형성된 상부 배리어층(예를 들어, 배리어 층(112))에 진입하는 것을 억제시키기에 적합하다. 실시예에서, 양자 우물 채널 영역(106)은 대략 150 내지 200 나노미터 범위의 두께를 갖는다. 대안적인 실시예에서, 양자 우물 채널 영역(106)은 실리콘 게르마늄 반도체 재료 또는 II-VI 반도체 재료와 같은 반도체 재료로 구성되지만, 이에 제한되지 않는다. 다른 대안적인 실시예에서, 양자 우물 채널 영역(106)은 대략 50 내지 100 옹스트롬(Angstrom) 범위의 두께를 갖는 스트레인 양자 우물 영역(a strained quantum-well region)이다.
배리어층(112)은 하부에 형성된 양자 우물에서 파동 함수를 구속시키기에 적합한 재료로 구성될 수 있다. 본 발명의 실시예에 따라, 배리어층(112)은 양자 우물 채널 영역(106)의 래티스 상수에 적합하게 매칭되는 래티스 상수를 갖고, 예를 들어, 래티스 상수는 충분히 유사하여 배리어층(112)에서의 디스로케이션 형성은 무시할 수 있을 정도이다. 일 실시예에서, 배리어층(112)은 인듐 인화물(indium phosphide, InP), 갈륨 질화물(gallium nitride, GaN), 또는 인듐 갈륨 인화물(indium galliun phosphide, InGaP)과 같은 재료의 층으로 구성되지만, 이에 제한되지 않는다. 일 실시예에서, 배리어층(112)은 대략 1 내지 3 나노미터의 범위의 두께를 갖는다.
본 발명의 다른 양상에서, 반도체 디바이스는 전체 양자 우물 채널 영역을 커버하는 배리어층을 갖는 양자 우물 채널 영역을 포함한다. 도 2는 본 발명의 실시예에 따른, 양자 우물 기반 반도체 디바이스의 단면도를 도시한다.
도 2를 참조하면, 양자 우물 기반 반도체 디바이스(200)는 기판(202) 위에 배치되고 양자 우물 채널 영역(206)을 포함하는 헤테로 구조체(204)를 포함한다. 배리어층(212)은 양자 우물 채널 영역(206) 상에 직접 배치된다. 소스 및 드레인 재료 영역(208)은 배리어층(212) 위에 배치된다. 트렌치(210)는 드레인 영역(208B)으로부터 소스 영역(208A)을 분리하는 소스 및 드레인 재료 영역(208)에 배치된다. 게이트 유전체층(214)은 소스 및 드레인 영역(208A 및 208B) 사이의 트렌치(210)에 배치된다. 게이트 전극(216)은 게이트 유전체 층(214) 위의 트렌치(210)에 배치된다. 본 발명의 실시예에 따라, 헤테로 구조체(204)는, 도 2에서 도시된 스택(stack)과 같은, 하나 이상의 결정질 반도체층(crystalline semiconductor layer)의 스택으로서 정의될 수 있다.
실시예에서, 도 2에서 도시된 바와 같이, 트렌치(210)는 배리어층(212)의 상부 표면을 노출시키고, 게이트 유전체층(214)은 배리어층(212)의 노출된 표면 상에 직접 배치된다. 하지만, 다른 실시예에서, 소스 및 드레인 재료 영역(208)은 배리어층(212) 상에 직접 배치되고(도시된 바와 같이), 트렌치(210)는 트렌치(210)의 하부에서 소스 및 드레인 재료 영역(208)의 일부분을 남긴 채 소스 및 드레인 재료 영역(208) 내로 부분적으로만 배치되고(도시되지 않음), 게이트 유전체층(214)은 트렌치(210)의 하부에서 소스 및 드레인 재료 영역(208)의 일부분 상에 직접 배치된다(도시되지 않음). 실시예에서, 양자 우물 채널 영역(206)은 그룹 III-V 재료를 포함하고, 소스 및 드레인 재료 영역(208)은 도핑된 그룹 III-V 재료 영역을 포함한다. 실시예에서, 게이트 유전체층(214)은 알루미늄 산화물(Al2O3) 또는 하프늄 산화물(HfO2)과 같은, 하이 K 재료로 구성되지만, 이에 제한되지 않는다. 실시예에서, 게이트 전극(216)은 금속 게이트 전극이다. 일 실시예에서, 양자 우물 채널 영역(206)은 그룹 III-V 재료를 포함하고, 소스 및 드레인 재료 영역(208)은 도핑된 그룹 III-V 재료 영역을 포함하고, 게이트 유전체층(214)은 알루미늄 산화물(Al2O3) 또는 하프늄 산화물(HfO2)과 같은, 하이 K 재료로 구성되지만, 이에 제한되지 않으며, 게이트 전극(216)은 금속 게이트 전극이다.
기판(202)은 반도체 디바이스 제조를 위해 적합한 재료로 구성될 수 있다. 일 실시예에서, 기판(202)은 재료의 단결정으로 구성된 벌크 기판이며, 재료는 실리콘, 게르마늄, 실리콘 게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만, 이에 제한되지 않는다. 다른 실시예에서, 기판(202)은 상부 에피택셜 층을 갖는 벌크층을 포함한다. 특정 실시예에서, 벌크층은 재료의 단결정으로 구성되며, 재료는 실리콘, 게르마늄, 실리콘 게르마늄, III-V 화합물 반도체 재료 또는 석영을 포함할 수 있지만, 이에 제한되지 않고, 반면 상부 에피택셜층은 단결정층으로 구성되며, 이는 실리콘, 게르마늄, 실리콘 게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만, 이에 제한되지 않는다. 다른 실시예에서, 기판(202)은 더 낮은 벌크 층 위의 중간 절연층 상의 상부 에피택셜층을 포함한다. 상부 에피택셜층은 단결정층으로 구성되고, 실리콘(예를 들어, 실리콘 온 인슐레이터(SOI) 반도체 기판을 형성하기 위해), 게르마늄, 실리콘 게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만, 이에 제한되지 않는다. 절연층은 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있지만, 이에 제한되지 않는 재료로 구성된다. 더 낮은 벌크층은 단결정으로 구성되며, 실리콘, 게르마늄, 실리콘 게르마늄, III-V 화합물 반도체 재료 또는 석영을 포함할 수 있지만, 이에 제한되지 않는다. 기판(202)은 도펀트 불순물 원자를 더 포함할 수 있다.
헤테로 구조체(204)는 상부에 배치된 하부 배리어층을 갖는 조성 버퍼층과 같이, 하나 이상의 결정질 반도체층의 스택으로서 정의될 수 있다. 조성 버퍼층은 특정 래티스 구조를 제공하기 위해 적합한 결정질 재료로 구성될 수 있으며, 이 특정 래티스 구조상에 하부 배리어층이 무시할 만한 디스로케이션으로 형성될 수 있다. 예를 들어, 본 발명의 실시예에 따라, 래티스 상수의 기울기로, 반도체 헤테로 구조체(204)의 노출된 성장 표면을 기판(202)의 래티스 구조에서부터 그 상부의 높은 퀄리티의 에피택셜 성장에 더 적합한 낮은 결함의 층까지 변화시키는데 조성 버퍼층이 사용된다. 일 실시예에서, 조성 버퍼층은 기판(202)의 부적합한 래티스 상수 대신에 에피택셜 성장을 위해 더 적합한 래티스 상수를 제공하도록 동작한다. 실시예에서, 기판(202)은 단결정 실리콘으로 구성되고 조성 버퍼층(204)은 대략 1 마이크론의 두께를 갖는 InAlAs의 층으로 구성된다. 대안적인 실시예에서, 기판(202)의 래티스 상수가 양자 우물 반도체 디바이스를 위한 하부 배리어 층의 성장에 적합하기 때문에 조성 버퍼층이 생략되었다.
하부 배리어층은 상부에 형성된 양자 우물에서 파동 함수를 구속시키기에 적합한 재료로 구성될 수 있다. 본 발명의 실시예에 따라, 하부 배리어층은 조성 버퍼층의 상부 래티스 상수에 적합하게 매칭되는 래티스 상수를 갖고, 예를 들어, 래티스 상수는 충분히 유사하여 하부 배리어층에서의 디스로케이션 형성은 무시할 수 있을 정도이다. 일 실시예에서, 하부 배리어층은 대략 10 나노미터의 두께를 갖는 대략 In0.65Al0.35As의 층으로 구성된다. 특정 실시예에서, 대략 In0.65Al0.35As의 층으로 구성된 하부 배리어층은 N 타입 반도체 디바이스에서의 양자 구속을 위해 사용된다. 다른 실시예에서, 하부 배리어 층은 대략 10 나노미터의 두께를 갖는 대략 In0.65Al0.35Sb의 층으로 구성된다. 특정 실시예에서, 대략 In0.65Al0.35Sb의 층으로 구성된 하부 배리어층은 P 타입 반도체 디바이스에서의 양자 구속을 위해 사용된다.
양자 우물 채널 영역(206)은 낮은 저항으로 파동 함수를 전파시키기에 적합한 재료로 구성될 수 있다. 본 발명의 실시예에 따라, 양자 우물 채널 영역(206)은 헤테로 구조체(204)의 하부 배리어 층의 래티스 상수에 적합하게 매칭되는 래티스 상수를 갖고, 예를 들어, 래티스 상수는 충분히 유사하여 양자 우물 채널 영역(206)에서의 디스로케이션 형성은 무시할 수 있을 정도이다. 실시예에서, 양자 우물 채널 영역(206)은 그룹 III(예를 들어, 붕소, 알루미늄, 갈륨 또는 인듐) 및 그룹 V(예를 들어, 질소, 인, 비소 또는 안티몬) 요소로 구성된다. 일 실시예에서, 양자 우물 채널 영역(206)은 InAs 또는 InSb로 구성된다. 양자 우물 채널 영역(206)은 파동 함수의 상당한 부분을 전파시키기에 적합한 두께를 가질 수 있고, 예를 들어, 파동 함수의 상당한 부분이 헤테로 구조체(204)의 하부 배리어층 또는 양자 우물 채널 영역(206) 상에 형성된 상부 배리어층(예를 들어, 배리어 층(212))에 진입하는 것을 억제시키기에 적합하다. 실시예에서, 양자 우물 채널 영역(206)은 대략 150 내지 200 나노미터 범위의 두께를 갖는다. 대안적인 실시예에서, 양자 우물 채널 영역(206)은 실리콘 게르마늄 반도체 재료 또는 II-VI 반도체 재료와 같은 반도체 재료로 구성되지만, 이에 제한되지 않는다. 다른 대안적인 실시예에서, 양자 우물 채널 영역(206)은 대략 50 내지 100 옹스트롬 범위의 두께를 갖는 스트레인 양자 우물 영역이다.
배리어층(212)은 하부에 형성된 양자 우물에서 파동 함수를 구속시키기에 적합한 재료로 구성될 수 있다. 본 발명의 실시예에 따라, 배리어층(212)은 양자 우물 채널 영역(206)의 래티스 상수에 적합하게 매칭되는 래티스 상수를 갖고, 예를 들어, 래티스 상수는 충분히 유사하여 배리어층(212)에서의 디스로케이션 형성은 무시할 수 있을 정도이다. 일 실시예에서, 배리어층(212)은 인듐 인화물(InP), 갈륨 질화물(GaN), 또는 인듐 갈륨 인화물(InGaP)과 같은 재료의 층으로 구성되지만, 이에 제한되지 않는다. 일 실시예에서, 배리어층(212)은 대략 1 내지 3 나노미터의 범위의 두께를 갖는다.
본 발명의 다른 양상에서, 양자 우물 기반 반도체 디바이스를 형성하는 방법은 게이트 라스트 또는 대체 게이트(replacement gate) 접근방식을 포함한다. 도 3은 본 발명의 실시예에 따른, 양자 우물 기반 반도체 디바이스의 제조에서의 동작을 나타내는 흐름도(400)이다. 도 4a 내지 도 4f는 본 발명의 실시예에 따른, 양자 우물 기반 반도체 디바이스의 제조에서의 한 동작을 나타내는 단면도를 도시한다.
흐름도(300)의 동작(302) 및 대응하는 도 4a를 참조하면, 양자 우물 기반 반도체 디바이스를 형성하는 방법은 기판(402) 위에 배치되고 양자 우물 채널 영역(406)을 포함하는 헤테로 구조체(404)를 제공하는 단계를 포함한다.
기판(402)은 반도체 디바이스 제조를 위해 적합한 재료로 구성될 수 있다. 일 실시예에서, 기판(402)은 재료의 단결정으로 구성된 벌크 기판이며, 재료는 실리콘, 게르마늄, 실리콘 게르마늄또는 III-V 화합물 반도체 재료를 포함할 수 있지만, 이에 제한되지 않는다. 다른 실시예에서, 기판(402)은 상부 에피택셜 층을 갖는 벌크층을 포함한다. 특정 실시예에서, 벌크층은 재료의 단결정으로 구성되며, 재료는 실리콘, 게르마늄, 실리콘 게르마늄, III-V 화합물 반도체 재료 또는 석영을 포함할 수 있지만, 이에 제한되지 않고, 반면 상부 에피택셜층은 단결정층으로 구성되며, 이는 실리콘, 게르마늄, 실리콘 게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만, 이에 제한되지 않는다. 다른 실시예에서, 기판(402)은 더 낮은 벌크 층 위의 중간 절연층 상의 상부 에피택셜층을 포함한다. 상부 에피택셜층은 단결정층으로 구성되고, 실리콘(예를 들어, 실리콘 온 인슐레이터(SOI) 반도체 기판을 형성하기 위해), 게르마늄, 실리콘 게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만, 이에 제한되지 않는다. 절연층은 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있지만, 이에 제한되지 않는 재료로 구성된다. 더 낮은 벌크층은 단결정으로 구성되며, 실리콘, 게르마늄, 실리콘 게르마늄, III-V 화합물 반도체 재료 또는 석영을 포함할 수 있지만, 이에 제한되지 않는다. 기판(402)은 도펀트 불순물 원자를 더 포함할 수 있다.
헤테로 구조체(404)는 상부에 배치된 하부 배리어층을 갖는 조성 버퍼층과 같이, 하나 이상의 결정질 반도체층의 스택으로서 정의될 수 있다. 조성 버퍼층은 특정 래티스 구조를 제공하기 위해 적합한 결정질 재료로 구성될 수 있으며, 이 특정 래티스 구조상에 하부 배리어층이 무시할 만한 디스로케이션으로 형성될 수 있다. 예를 들어, 본 발명의 실시예에 따라, 래티스 상수의 기울기로, 반도체 헤테로 구조체(404)의 노출된 성장 표면을 기판(402)의 래티스 구조에서부터 그 상부의 높은 퀄리티의 에피택셜 성장에 더 적합한 낮은 결함의 층까지 변화시키는데 조성 버퍼층이 사용된다. 일 실시예에서, 조성 버퍼층은 기판(402)의 부적합한 래티스 상수 대신에 에피택셜 성장을 위해 더 적합한 래티스 상수를 제공하도록 동작한다. 실시예에서, 기판(402)은 단결정 실리콘으로 구성되고 조성 버퍼층(404)은 대략 1 마이크론의 두께를 갖는 InAlAs의 층으로 구성된다. 대안적인 실시예에서, 기판(402)의 래티스 상수가 양자 우물 반도체 디바이스를 위한 하부 배리어 층의 성장에 적합하기 때문에 조성 버퍼층이 생략되었다.
하부 배리어층은 상부에 형성된 양자 우물에서 파동 함수를 구속시키기에 적합한 재료로 구성될 수 있다. 본 발명의 실시예에 따라, 하부 배리어층은 조성 버퍼층의 상부 래티스 상수에 적합하게 매칭되는 래티스 상수를 갖고, 예를 들어, 래티스 상수는 충분히 유사하여 하부 배리어층에서의 디스로케이션 형성은 무시할 수 있을 정도이다. 일 실시예에서, 하부 배리어층은 대략 10 나노미터의 두께를 갖는 대략 In0.65Al0.35As의 층으로 구성된다. 특정 실시예에서, 대략 In0.65Al0.35As의 층으로 구성된 하부 배리어층은 N 타입 반도체 디바이스에서의 양자 구속을 위해 사용된다. 다른 실시예에서, 하부 배리어 층은 대략 10 나노미터의 두께를 갖는 대략 In0.65Al0.35Sb의 층으로 구성된다. 특정 실시예에서, 대략 In0.65Al0.35Sb의 층으로 구성된 하부 배리어층은 P 타입 반도체 디바이스에서의 양자 구속을 위해 사용된다. 본 발명의 실시예에 따라, 조성 버퍼층 및 하부 배리어층은 기판(402)의 표면 상에서 수행된 분자 빔 에피택시 기술(molecular-beam epitaxy technique)에 의해 증착된다.
양자 우물 채널 영역(406)은 낮은 저항으로 파동 함수를 전파시키기에 적합한 재료로 구성될 수 있다. 본 발명의 실시예에 따라, 양자 우물 채널 영역(406)은 헤테로 구조체(404)의 하부 배리어 층의 래티스 상수에 적합하게 매칭되는 래티스 상수를 갖고, 예를 들어, 래티스 상수는 충분히 유사하여 양자 우물 채널 영역(406)에서의 디스로케이션 형성은 무시할 수 있을 정도이다. 실시예에서, 양자 우물 채널 영역(406)은 그룹 III(예를 들어, 붕소, 알루미늄, 갈륨 또는 인듐) 및 그룹 V(예를 들어, 질소, 인, 비소 또는 안티몬) 요소로 구성된다. 일 실시예에서, 양자 우물 채널 영역(406)은 InAs 또는 InSb로 구성된다. 양자 우물 채널 영역(406)은 파동 함수의 상당한 부분을 전파시키기에 적합한 두께를 가질 수 있고, 예를 들어, 파동 함수의 상당한 부분이 헤테로 구조체(404)의 하부 배리어층 또는 양자 우물 채널 영역(406) 상에 형성된 상부 배리어층(예를 들어, 배리어 층(412))에 진입하는 것을 억제시키기에 적합하다. 실시예에서, 양자 우물 채널 영역(406)은 대략 150 내지 200 나노미터 범위의 두께를 갖는다. 대안적인 실시예에서, 양자 우물 채널 영역(406)은 실리콘 게르마늄 반도체 재료 또는 II-VI 반도체 재료와 같은 반도체 재료로 구성되지만, 이에 제한되지 않는다. 다른 대안적인 실시예에서, 양자 우물 채널 영역(406)은 대략 50 내지 100 옹스트롬 범위의 두께를 갖는 스트레인 양자 우물 영역이다.
흐름도(300)의 동작(304) 및 대응하는 도 4b를 참조하면, 양자 우물 기반 반도체 디바이스를 형성하는 방법은 양자 우물 채널 영역(406) 위에 소스 및 드레인 재료 영역(408)을 형성하는 단계를 포함한다. 본 발명의 실시예에 따라, 양자 우물 채널 영역(406)은 그룹 III-V 재료를 포함하고, 소스 및 드레인 재료 영역(408)을 형성하는 단계는 도핑된 그룹 III-V 재료 영역을 형성하는 단계를 포함한다. 일 실시예에서, 양자 우물 채널 영역(406)은 분자 빔 에피택시에 의해 재료 조성물을 증착시키는 단계를 포함한다.
흐름도(300)의 동작(306) 및 대응하는 도 4c를 참조하면, 양자 우물 기반 반도체 디바이스를 형성하는 방법은 드레인 영역(408B)으로부터 분리된 소스 영역(408A)을 제공하기 위해 소스 및 드레인 재료 영역(408)에서 트렌치(410)를 형성하는 단계를 포함한다. 본 발명의 실시예에 따라, 도 4c에서 도시된 바와 같이, 트렌치(410)는 건식 또는 습식 에칭 프로세스에 의해 생성되고 양자 우물 채널 영역(406)의 상부 표면은 에칭 차단(etch stop)으로서 동작한다. 본 발명의 대안적인 실시예에 따라, 트렌치(410)는 건식 또는 습식 에칭 프로세스에 의해 형성되고 배리어층의 상부 표면은 에칭 차단으로서 동작한다. 본 발명의 다른 대안적인 실시예에 따라, 트렌치(410)는 소스 및 드레인 재료 영역(408)을 관통하여 완전하게 에칭하기 이전에 중지된 건식 또는 습식 에칭 프로세스에 의해 형성된다.
도 4d를 참조하면, 양자 우물 기반 반도체 디바이스를 형성하는 방법은 배리어층(412)을 형성하는 단계를 포함한다. 본 발명의 실시예에 따라, 도 4d에서 도시된 바와 같이, 게이트 유전체층(414)을 형성하는 단계 이전에, 배리어층(412)은 트렌치(410) 내에 형성된다. 일 실시예에서, 트렌치(410)를 형성하는 단계는 양자 우물 채널 영역(406)의 상부 표면을 노출시키는 단계(도 4c에서 도시됨)를 포함하고 배리어층(412)을 형성하는 단계는 양자 우물 채널 영역(406)의 노출된 표면 상에 직접 배리어층(412)을 형성하는 단계(도 4d에서 도시됨)를 포함한다. 다른 실시예에서, 소스 및 드레인 재료 영역(408)을 형성하는 단계는 양자 우물 채널 영역(406) 상에 직접 소스 및 드레인 재료 영역(408)을 형성하는 단계(도 4b에서 도시됨)를 포함하고, 트렌치(410)를 형성하는 단계는 트렌치(410)의 하부에서 소스 및 드레인 재료 영역(408)의 일부분을 남기기 위해 소스 및 드레인 재료 영역(408) 내로 부분적으로만 에칭하는 단계(도시되지 않음)를 포함하고, 배리어층(412)을 형성하는 단계는 트렌치(410)의 하부에서 소스 및 드레인 재료 영역(408)의 일부분 상에 직접 배리어층(412)을 형성하는 단계(도시되지 않음)를 포함한다. 실시예에서, 배리어층(412)을 형성하는 단계 이전에, 소스 및 드레인 재료 영역(408)은 대략 섭씨 550도에서 또는 그 이상의 온도로 가열된다.
본 발명의 대안적인 실시예에 따라, 소스 및 드레인 재료 영역(408)을 형성하는 단계 이전에, 배리어층(412)은 양자 우물 채널 영역(406) 상에 직접 형성된다(도시되지 않음). 일 실시예에서, 트렌치(410)를 형성하는 단계는 배리어층(412)의 상부 표면을 노출시키는 단계를 포함하고 게이트 유전체층(414)을 형성하는 단계는 배리어층(414)의 노출된 표면 상에 직접 게이트 유전체층(414)을 형성하는 단계를 포함한다. 다른 실시예에서, 소스 및 드레인 재료 영역(408)을 형성하는 단계는 배리어층(412) 상에 직접 소스 및 드레인 재료 영역(408)을 형성하는 단계를 포함하고, 트렌치(410)를 형성하는 단계는 트렌치(410)의 하부에서 소스 및 드레인 재료 영역(408)의 일부분을 남기기 위해 소스 및 드레인 재료 영역(408) 내로 부분적으로만 에칭하는 단계를 포함하고, 게이트 유전체층(414)을 형성하는 단계는 트렌치(410)의 하부에서 소스 및 드레인 재료 영역(408)의 부분 상에 직접 게이트 유전체층(414)을 형성하는 단계를 포함한다.
배리어층(412)은 하부에 형성된 양자 우물에서 파동 함수를 구속시키기에 적합한 재료로 구성될 수 있다. 본 발명의 실시예에 따라, 배리어층(412)은 양자 우물 채널 영역(406)의 래티스 상수에 적합하게 매칭되는 래티스 상수를 갖고, 예를 들어, 래티스 상수는 충분히 유사하여 배리어층(412)에서의 디스로케이션 형성은 무시할 수 있을 정도이다. 일 실시예에서, 배리어층(412)은 인듐 인화물(InP), 갈륨 질화물(GaN), 또는 인듐 갈륨 인화물(InGaP)과 같은 재료의 층으로 구성되지만, 이에 제한되지 않는다. 본 발명의 실시예에 따라, 배리어층(412)을 형성하는 단계는, 원자층 증착에 의해, 인듐 인화물(InP), 갈륨 질화물(GaN), 또는 인듐 갈륨 인화물(InGaP)과 같은 재료의 층을 형성하지만 이에 제한되지 않는 단계를 포함한다. 일 실시예에서, 배리어층(412)은 대략 1 내지 3 나노미터의 범위의 두께를 갖는다.
흐름도(300)의 동작(308) 및 대응하는 도 4e를 참조하면, 양자 우물 기반 반도체 디바이스를 형성하는 방법은 소스 및 드레인 영역(408A 및 408B) 사이의 트렌치(410) 내에 게이트 유전체층(414)을 형성하는 단계를 포함한다. 본 발명의 실시예에 따라, 게이트 유전체층(414)은 알루미늄 산화물(Al2O3) 또는 하프늄 산화물(HfO2)과 같은, 하이 K 재료로 구성되지만, 이에 제한되지 않는다.
흐름도(300)의 동작(310) 및 대응하는 도 4f를 참조하면, 양자 우물 기반 반도체 디바이스를 형성하는 방법은 게이트 유전체층(414) 위의 트렌치(410) 내에 게이트 전극(416)을 형성하는 단계를 포함한다. 본 발명의 실시예에 따라, 게이트 전극(416)은 금속 게이트 전극이다. 일 실시예에서, 게이트 전극(416)은 금속 질화물(metal nitride), 금속 탄화물(metal carbide), 금속 규화물(metal silicide), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈룸(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt) 또는 니켈(nickel)과 같은 재료로 구성되지만, 이에 제한되지 않는다.
이로서, 양자 우물 기반 반도체 디바이스 및 양자 우물 기반 반도체 디바이스를 형성하는 방법이 개시되었다. 본 발명의 실시예에 따라, 방법은 기판 위에 배치되고 양자 우물 채널 영역을 포함하는 헤테로 구조체를 제공하는 단계를 포함한다. 소스 및 드레인 재료 영역은 양자 우물 채널 영역 위에 형성된다. 트렌치는 드레인 영역으로부터 분리된 소스 영역을 제공하기 위해 소스 및 드레인 재료 영역에서 형성된다. 게이트 유전체층은 소스 및 드레인 영역 사이의 트렌치에서 형성된다. 게이트 전극은 게이트 유전체층 위의 트렌치에서 형성된다. 일 실시예에서, 방법은, 게이트 유전체층을 형성하는 단계 이전에, 트렌치에 배리어층을 형성하는 단계를 더 포함한다. 특정 실시예에서, 방법은, 게이트 유전체층을 형성하는 단계 이전에, 대략 섭씨 550도에서 또는 그 이상의 온도로 소스 및 드레인 재료 영역을 가열시키는 단계를 더 포함한다. 다른 특정 실시예에서, 배리어층을 형성하는 단계는, 원자층 증착에 의해, 인듐 인화물(InP), 갈륨 질화물(GaN), 또는 인듐 갈륨 인화물(InGaP)과 같은 재료의 그러나 이에 제한되지 않는 재료의 층을 형성하는 단계를 포함한다. 일 실시예에서, 방법은, 소스 및 드레인 재료 영역을 형성하는 단계 이전에, 양자 우물 채널 영역 바로 위에 배리어층을 형성하는 단계를 더 포함한다.
100,200,300,400 : 양자 우물 기반 반도체 디바이스
102,202,302,402 : 기판
104,204,304,404 : 헤테로 구조체
106,206,306,406 : 양자 우물 채널 영역
108A,208A,308A,408A : 소스 재료 영역
108B,208B,308B,408B : 드레인 영역
110,210,310,410 : 트렌치
112,212,312,412 : 배리어층
114,214,314,414 : 게이트 유전체층
116,216,316,416 : 게이트 전극
102,202,302,402 : 기판
104,204,304,404 : 헤테로 구조체
106,206,306,406 : 양자 우물 채널 영역
108A,208A,308A,408A : 소스 재료 영역
108B,208B,308B,408B : 드레인 영역
110,210,310,410 : 트렌치
112,212,312,412 : 배리어층
114,214,314,414 : 게이트 유전체층
116,216,316,416 : 게이트 전극
Claims (11)
- 양자 우물 기반 반도체 디바이스(a quantum-well-based semiconductor device)를 형성하는 방법에 있어서,
기판 위에 배치되고 양자 우물 채널 영역을 포함하는 헤테로 구조체(a hetero-structure)를 제공하는 단계와,
상기 양자 우물 채널 영역 위에 소스 및 드레인 재료 영역(a source and drain material region)을 형성하는 단계와,
드레인 영역으로부터 분리된 소스 영역을 제공하도록 상기 소스 및 드레인 재료 영역 내에 트렌치를 형성하는 단계와,
상기 트렌치 내에 배리어층(a barrier layer)을 형성하는 단계 ― 상기 트렌치를 형성하는 단계는 상기 양자 우물 채널 영역의 상부 표면을 노출하는 단계를 포함하고, 상기 배리어층을 형성하는 단계는 상기 양자 우물 채널 영역의 노출된 표면 상에 직접 상기 배리어층을 형성하는 단계를 포함함 ― 와,
상기 배리어층을 형성하는 단계 후에, 상기 소스 영역 및 드레인 영역 사이에, 상기 트렌치 내에 게이트 유전체층(a gate dielectric layer)을 형성하는 단계와,
상기 게이트 유전체층 위에 상기 트렌치 내에 게이트 전극(a gate electrode)을 형성하는 단계를 포함하는
양자 우물 기반 반도체 디바이스를 형성하는 방법. - 제 1 항에 있어서,
상기 배리어층을 형성하는 단계 전에, 상기 소스 및 드레인 재료 영역을 대략 섭씨 550도에서 또는 그 이상의 온도로 가열하는 단계를 더 포함하는
양자 우물 기반 반도체 디바이스를 형성하는 방법.
- 제 1 항에 있어서,
상기 배리어층을 형성하는 단계는 원자층 증착에 의해 인듐 인화물(indium phosphide, InP), 갈륨 질화물(gallium nitride, GaN), 및 인듐 갈륨 인화물(indium galliun phosphide, InGaP)로 구성되는 그룹으로부터 선택된 재료로 이루어진 층을 형성하는 단계를 포함하는
양자 우물 기반 반도체 디바이스를 형성하는 방법.
- 제 1 항에 있어서,
상기 양자 우물 채널 영역은 그룹 III-V 재료를 포함하고, 상기 소스 및 드레인 재료 영역을 형성하는 단계는 도핑된(doped) 그룹 III-V 재료 영역을 형성하는 단계를 포함하는
양자 우물 기반 반도체 디바이스를 형성하는 방법.
- 양자 우물 기반 반도체 디바이스를 형성하는 방법에 있어서,
기판 위에 배치되고 양자 우물 채널 영역을 포함하는 헤테로 구조체를 제공하는 단계와,
상기 양자 우물 채널 영역 위에 소스 및 드레인 재료 영역을 형성하는 단계와,
드레인 영역으로부터 분리된 소스 영역을 제공하도록 상기 소스 및 드레인 재료 영역 내에 트렌치를 형성하는 단계와,
상기 트렌치 내에 배리어층을 형성하는 단계 ― 상기 소스 및 드레인 재료 영역을 형성하는 단계는 상기 양자 우물 채널 영역 상에 상기 직접 소스 및 드레인 재료 영역을 형성하는 단계를 포함하고, 상기 트렌치를 형성하는 단계는 상기 트렌치의 하부(bottom)에 상기 소스 및 드레인 재료 영역의 일부분을 남기도록 상기 소스 및 드레인 재료 영역 내로 단지 부분적으로만 에칭하는 단계를 포함하고, 상기 배리어층을 형성하는 단계는 상기 트렌치의 하부에 상기 소스 및 드레인 재료 영역의 일부분 상에 직접 상기 배리어층을 형성하는 단계를 포함함 ― 와,
상기 배리어층을 형성하는 단계 후에, 상기 소스 영역 및 드레인 영역 사이에, 상기 트렌치 내에 게이트 유전체층을 형성하는 단계와,
상기 게이트 유전체층 위에 상기 트렌치 내에 게이트 전극을 형성하는 단계를 포함하는
양자 우물 기반 반도체 디바이스를 형성하는 방법.
- 제 5 항에 있어서,
상기 배리어층을 형성하는 단계 전에, 상기 소스 및 드레인 재료 영역을 대략 섭씨 550도에서 또는 그 이상의 온도로 가열하는 단계를 더 포함하는
양자 우물 기반 반도체 디바이스를 형성하는 방법.
- 제 5 항에 있어서,
상기 배리어층을 형성하는 단계는 원자층 증착에 의해 인듐 인화물(InP), 갈륨 질화물(GaN), 및 인듐 갈륨 인화물(InGaP)로 구성되는 그룹으로부터 선택된 재료로 이루어진 층을 형성하는 단계를 포함하는
양자 우물 기반 반도체 디바이스를 형성하는 방법.
- 제 5 항에 있어서,
상기 양자 우물 채널 영역은 그룹 III-V 재료를 포함하고, 상기 소스 및 드레인 재료 영역을 형성하는 단계는 도핑된(doped) 그룹 III-V 재료 영역을 형성하는 단계를 포함하는
양자 우물 기반 반도체 디바이스를 형성하는 방법.
- 양자 우물 기반 반도체 디바이스를 형성하는 방법에 있어서,
기판 위에 배치되고 양자 우물 채널 영역을 포함하는 헤테로 구조체를 제공하는 단계와,
상기 양자 우물 채널 영역 상에 직접 배리어층을 형성하는 단계와,
상기 배리어층을 형성하는 단계 후에, 상기 양자 우물 채널 영역 위에 소스 및 드레인 재료 영역을 형성하는 단계와,
드레인 영역으로부터 분리된 소스 영역을 제공하도록 상기 소스 및 드레인 재료 영역 내에 트렌치를 형성하는 단계와,
상기 소스 영역 및 드레인 영역 사이에, 상기 트렌치 내에 게이트 유전체층을 형성하는 단계 ― 상기 소스 및 드레인 재료 영역을 형성하는 단계는 상기 배리어층 상에 직접 소스 및 드레인 재료 영역을 형성하는 단계를 포함하고, 상기 트렌치를 형성하는 단계는 상기 트렌치의 하부에 상기 소스 및 드레인 재료 영역의 일부분을 남기도록 상기 소스 및 드레인 재료 영역 내로 단지 부분적으로만 에칭하는 단계를 포함하고, 상기 게이트 유전체층을 형성하는 단계는 상기 트렌치의 하부에 상기 소스 및 드레인 재료 영역의 일부분 상에 직접 상기 게이트 유전체층을 형성하는 단계를 포함함 ― 와,
상기 게이트 유전체층 위에 상기 트렌치 내에 게이트 전극을 형성하는 단계를 포함하는
양자 우물 기반 반도체 디바이스를 형성하는 방법.
- 제 9 항에 있어서,
상기 양자 우물 채널 영역은 그룹 III-V 재료를 포함하고, 상기 소스 및 드레인 재료 영역을 형성하는 단계는 도핑된(doped) 그룹 III-V 재료 영역을 형성하는 단계를 포함하는
양자 우물 기반 반도체 디바이스를 형성하는 방법.
- 제 9 항에 있어서,
상기 배리어층을 형성하는 단계는 원자층 증착에 의해 인듐 인화물(InP), 갈륨 질화물(GaN), 및 인듐 갈륨 인화물(InGaP)로 구성되는 그룹으로부터 선택된 재료로 이루어진 층을 형성하는 단계를 포함하는
양자 우물 기반 반도체 디바이스를 형성하는 방법.
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