CN104584226A - 具有带有多电介质栅极堆叠体的ⅲ-ⅴ族材料有源区的非平面半导体器件 - Google Patents

具有带有多电介质栅极堆叠体的ⅲ-ⅴ族材料有源区的非平面半导体器件 Download PDF

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Abstract

本发明描述了具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件。例如，半导体器件包括设置在衬底上方的异质结构。异质结构包括具有沟道区的三维Ⅲ-Ⅴ族材料体。源极和漏极材料区设置在所述三维Ⅲ-Ⅴ族材料体上方。沟槽设置在所述源极和漏极材料区中，将源极区与漏极区分开，并且暴露所述沟道区的至少一部分。栅极堆叠体设置在所述沟槽中并且设置在所述沟道区的暴露的部分上。所述栅极堆叠体包括第一和第二电介质层以及栅极电极。

Description

具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件
技术领域
本发明的实施例涉及半导体器件的领域，并且具体而言，涉及具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的半导体器件的领域。
背景技术
在过去的几十年里，集成电路中的特征的缩放已经是不断成长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够增大半导体芯片的有效不动产上的功能单元的密度。例如，缩小晶体管尺寸允许芯片上包含的存储器或逻辑设备的数量增加，实现具有更大的容量的产品的制造。然而，对于越来越大容量的驱动并不是没有问题。对每个器件的性能进行最优化的必要性变得越发显著。
在诸如Ⅲ-Ⅴ族材料系统之类的外延生长的半导体异质结构中形成的半导体器件由于其低有效质量以及减小的杂质散射而在晶体管沟道中提供了格外高的载流子迁移率。这种器件提供了高驱动电流性能并且显示出用于未来的低功率、高速逻辑应用的前景。然而，在基于Ⅲ-Ⅴ族材料的器件的领域中仍然需要显著的改进。
另外，在集成电路器件的制造中，诸如三栅极晶体管之类的多栅极晶体管已经随着器件尺寸不断缩小而变得更普遍。已经尝试了很多不同技术来减小这种晶体管的结泄漏。然而，在结泄漏抑制的领域中仍然需要显著的改进。
附图说明
图1A示出了具有带有单个电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件的截面图。
图1B是在100kHz到2MHz的频谱上的作为图1A的器件的VG的函数的C/A的曲线图。
图2示出了根据本发明的实施例的具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件的截面图。
图3示出了根据本发明的另一个实施例的具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的另一个非平面半导体器件的截面图。
图4示出了根据本发明的实施例的具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件的角视图。
图5A示出了根据本发明的实施例的基于纳米线的半导体结构的三维截面图。
图5B示出了根据本发明的实施例的沿a-a'轴截取的图5A的基于纳米线的半导体结构的截面沟道视图。
图5C示出了根据本发明的实施例的沿b-b'轴截取的图5A的基于纳米线的半导体结构的截面间隔体视图。
图6A-6E示出了根据本发明的实施例的表示制造具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件的方法中的各种操作的截面图。
图7示出了根据本发明的一种实施方式的计算设备。
具体实施方式
描述了具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件。在以下描述中，阐述了大量的具体细节，例如具体集成和材料方案(regime)，以提供对本发明的实施例的深入理解。对本领域技术人员来说将显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，为了不非必要地使本发明的实施例难以理解，没有详细描述诸如集成电路设计布局之类的公知的特征。此外，要理解的是，附图中所示的各种实施例是说明性的表示，并且未必是按比例绘制的。
本文中描述的一个或多个实施例涉及具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件。具体而言，描述了用于Ⅲ-Ⅴ族材料非平面晶体管的双氧化物/钝化特征。实施例可以覆盖用于制造具有双氧化物、Ⅲ-Ⅴ族沟道、低关断状态泄漏中的一个或多个的器件的方法，并且可以适用于基于非硅沟道构造的晶体管。
关于为本文中描述的一个或多个实施例提供背景，用于相关器件的过去的架构可以包括或调用基于Ⅲ-Ⅴ族材料的晶体管中的泄漏路径。泄漏路径可以在栅极电极下方并且通过更大带隙的底部势垒，因为更大带隙的材料与高k栅极电介质接触并且可能不与这种电介质兼容。与高k栅极电介质的这种接触可能导致大密度的界面陷阱并且实现了器件的栅极控制外部的传导路径，由此限制了Ⅲ-Ⅴ族晶体管的关断状态泄漏。在非平面晶体管结构中可能会增强这种问题。
作为常规方法的示例，图1A示出了具有带有单个电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件的截面图。参考图1A，半导体器件100包括设置在衬底102上方的异质结构104。异质结构104包括具有沟道区108的三维Ⅲ-Ⅴ族材料体106。源极和漏极材料区110设置在三维Ⅲ-Ⅴ族材料体106上方。沟槽112设置在源极和漏极材料区110中，将源极区114与漏极区116分开，并暴露沟道区108的至少一部分。栅极堆叠体118设置在沟槽112中并且设置在沟道区108的暴露的部分上。栅极堆叠体118包括高k栅极电介质层122和栅极电极124。要理解的是，栅极堆叠体118包括沟道区下方的部分，在图1A中被标记为118A。异质结构104还包括顶部势垒层126和底部势垒层128。沟槽112还设置在顶部势垒层126中并且部分进入底部势垒层128中。像这样，栅极堆叠体118可以完全包围沟道区108，如图1A中所描绘的。
再次参考图1A，高k栅极电介质层122与高带隙底部势垒层128(例如，InAlAs)接触。因此可以产生界面状态140，并且界面状态140产生了从源极114到漏极116的不希望的泄漏路径142。这种泄漏路径142可能不利地增大器件100的关断状态泄漏。此外，提供这种薄的并且高电容的栅极电介质作为间隔体还导致高的寄生电容，并且可能导致电路中的较慢的晶体管操作(例如，较差的RF性能)。作为示例，图1B是在100kHz到2MHz的频谱上的作为器件100的VG的函数的C/A的曲线图150。如曲线图150中所示，对于现有器件的当前状态，观察到了高的Dit。
为解决以上问题，本文中描述的一个或多个实施例涉及用于向非平面Ⅲ-Ⅴ族半导体器件中引入双氧化物/钝化层的方法和所产生的器件。可以包括这种双氧化物/钝化层以减少晶体管沟道下方的界面状态产生。在一个实施例中，外部氧化物层具有低介电常数，因此如果外部氧化物层较薄，则其可以用于栅极堆叠体中或者也可以被用作间隔体氧化物。在实施例中，包括这种堆叠体产生了较小Dit，减小了寄生漏极关断状态泄漏，并且降低了寄生电容。此外，由于散射减小，可以实现沟道中的迁移率的改善。
在第一示例中，图2示出了根据本发明的实施例的具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件的截面图。
参考图2，半导体器件200包括设置在衬底202上方的异质结构204。异质结构204包括具有沟道区208的三维Ⅲ-Ⅴ族材料体206。源极和漏极材料区210设置在三维Ⅲ-Ⅴ族材料体206上方。具有宽度W1的沟槽212设置在源极和漏极材料区210中，将源极区214与漏极区216分开，并且暴露沟道区208的至少一部分。栅极堆叠体218设置在沟槽212中并且设置在沟道区208的暴露的部分上。
栅极堆叠体218包括第一电介质层220，其与沟槽212共形并且设置在沟道区208的外部部分而非内部部分上，如图2中所描绘的。不同的第二电介质层222与第一电介质层220共形，并且设置在沟道区208的内部部分上，同样如图2中所描绘的。栅极电极224设置在第二电介质层222上。尽管栅极电极224被描绘为T形，但是作为替代栅极电极224可以具有T部分，以减小电容效应。在实施例中，第一电介质层220具有大约在2-15纳米的范围内的厚度，并且第二电介质层222具有大约在0.5-3纳米的范围内的厚度。在一个这种实施例中，沟槽212具有大约在15-60纳米的范围内的宽度(W1)。要理解，栅极堆叠体218包括沟道区下方的部分，在图2中被标记为218A。
再次参考图2，在实施例中，异质结构204还包括设置在源极和漏极材料区210与三维Ⅲ-Ⅴ族材料体206之间的顶部势垒层226。沟槽212还设置在顶部势垒层226中。在实施例中，异质结构204还包括设置在衬底202与三维Ⅲ-Ⅴ族材料体206之间的底部势垒层228。在一个这种实施例中，沟槽212还部分地设置在底部势垒层228中，完全暴露沟道区208。在该实施例中，栅极堆叠体218完全包围沟道区208，如图2中所描绘的。
在第二示例中，两个电介质层都可以被包括在覆盖所有暴露的沟道的堆叠体中。例如，图3示出了根据本发明的另一个实施例的具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的另一个非平面半导体器件的截面图。
参考图3，半导体器件300包括设置在衬底202上方的异质结构204。异质结构204包括具有沟道区208的三维Ⅲ-Ⅴ族材料体206。源极和漏极材料区210设置在三维Ⅲ-Ⅴ族材料体206上方。具有宽度W2的沟槽312设置在源极和漏极材料区210中，将源极区214与漏极区216分开，并且暴露沟道区208的至少一部分。栅极堆叠体318设置在沟槽312中并且设置在沟道区208的暴露的部分上。要理解，栅极堆叠体318包括沟道区下方的部分，在图3中被标记为318A。
栅极堆叠体218包括第一电介质层220，其与沟槽312共形并且设置在沟道区208的暴露的部分上。不同的第二电介质层222与第一电介质层220共形，并且设置在第一电介质层220上，但不直接设置在沟道区208上。栅极电极224设置在第二电介质层222上。尽管时间电极被描绘为T形，但是栅极电极224可以替代地具有T部分，以减小电容效应。在实施例中，第一电介质层220具有大约在0.3-2纳米的范围内的厚度，并且第二电介质层222具有大约在0.5-3纳米的范围内的厚度。在一个这种实施例中，沟槽312具有大约在5-25纳米的范围内的宽度(W2)。
再次参考图2，在实施例中，异质结构204还包括设置在源极和漏极材料区210与三维Ⅲ-Ⅴ族材料体206之间的顶部势垒层226。沟槽312还设置在顶部势垒层226中。在实施例中，异质结构204还包括设置在衬底202与三维Ⅲ-Ⅴ族材料体206之间的底部势垒层228。在一个这种实施例中，沟槽312还部分地设置在底部势垒层228中，完全暴露沟道区208。在该实施例中，栅极堆叠体318完全包围沟道区208，如图3中所指示的。还要理解，图3的相似的特征表示可以与结合图2所描述的相同。
参考图2和3，在实施例中，第二电介质层222可以具有比第一电介质层220高的介电常数。在一个这种实施例中，第二电介质层222具有大于大约8的介电常数，并且第一电介质层220具有大约在4-8的范围内的介电常数。在另一个这种实施例中，第二电介质层222由例如但不限于如下材料的材料组成：钽硅氧化物(TaSiOx)、氧化铝(AlOx，具有大约8的介电常数)、氧化铪(HfO2，具有大于8的介电常数)、氧化锆(ZrO2，具有大于8的介电常数)和氧化镧(La2O3，具有大于8的介电常数)。第一电介质层由例如但不限于如下材料的材料组成：硅酸铝(AlSiOx，具有大约6的介电常数，其中改变AlSiOx中的Si含量可以使介电常数更高，例如高达7)、氮氧化硅(SiON，具有大约5.5的介电常数)、二氧化硅(SiO2，具有大约4的介电常数)和氮化硅(Si3N4，具有大约6-7的范围内的介电常数)。在实施例中，栅极电极224由例如但不限于如下材料的材料组成：金属氮化物、金属碳化物、金属硅化物、铪、锆、钛、钽、铝、钌、钯、铂、钴或镍。栅极电极堆叠体218还可以包括未描绘的电介质间隔体。
衬底202可以由适合于半导体器件制造的材料组成。在一个实施例中，衬底202是由可以包括但不限于以下材料的材料的单晶组成的体衬底：硅、锗、硅锗或Ⅲ-Ⅴ族化合物半导体材料。在另一个实施例中，衬底202包括具有顶部外延层的体层。在特定实施例中，体层由可以包括但不限于以下材料的材料的单晶组成：硅、锗、硅锗、Ⅲ-Ⅴ族化合物半导体材料或石英，而顶部外延层由可以包括但不限于以下材料的单晶层组成：硅、锗、硅锗或Ⅲ-Ⅴ族化合物半导体材料。在另一个实施例中，衬底202包括中间绝缘层上的顶部外延层，中间绝缘层位于下方的体层的上方。顶部外延层由可以包括但不限于以下材料的单晶层组成：硅(例如，以形成绝缘体上硅(SOI)半导体衬底)、锗、硅锗或Ⅲ-Ⅴ族化合物半导体材料。绝缘体层由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成。下方的体层由可以包括但不限于以下材料的单晶组成：硅、锗、硅锗、Ⅲ-Ⅴ族化合物半导体材料或石英。衬底202还可以包括掺杂剂杂质原子。
异质结构204包括一个或多个结晶半导体层的堆叠体，例如具有设置于其上的底部势垒层228的合成缓冲层(未示出)。合成缓冲层可以由适合于提供特定晶格结构的结晶材料组成，可以在该晶格结构上形成具有可忽略的位错的底部势垒层。例如，根据本发明的实施例，合成缓冲层用于通过晶格常数梯度将半导体异质结构204的暴露的生长表面从衬底202的晶格结构改变为与其上的高质量、低缺陷层的外延生长更兼容的晶格结构。在一个实施例中，合成缓冲层用于为外延生长提供更适合的晶格常数，而不是衬底202的不兼容的晶格常数。在实施例中，衬底202由单晶硅组成，并且合成缓冲层逐渐变化为由具有大约1微米的厚度的InAlAs层组成的底部势垒层。在替代的实施例中，省略了合成缓冲层，因为衬底202的晶格常数适合于用于量子阱半导体器件的底部势垒层228的生长。
底部势垒层228可以由适合于限制其上形成的量子阱中的波函数的材料组成。根据本发明的实施例，底部势垒层228具有与合成缓冲层的顶部晶格常数适当匹配的晶格常数，例如，二者晶格常数足够相似以致可以忽略底部势垒层228中的位错形成。在一个实施例中，底部势垒层228由具有大约10纳米的厚度的大约In0.65Al0.35As的层组成。在特定实施例中，由大约In0.65Al0.35As的层组成的底部势垒层228用于N型半导体器件中的量子限制。在另一个实施例中，底部势垒层228由具有大约10纳米的厚度的大约In0.65Al0.35Sb的层组成。在特定实施例中，由大约In0.65Al0.35Sb的层组成的底部势垒层228用于P型半导体器件中的量子限制。
三维Ⅲ-Ⅴ族材料体206可以由适合于以低阻力传播波函数的材料组成。根据本发明的实施例，三维Ⅲ-Ⅴ族材料体206具有与异质结构204的底部势垒层228的晶格常数适当匹配的晶格常数，例如，二者晶格常数足够相似以致可以忽略三维Ⅲ-Ⅴ族材料体206中的位错形成。在实施例中，三维Ⅲ-Ⅴ族材料体206由Ⅲ族(例如硼、铝、镓或铟)和Ⅴ族(例如氮、磷、砷或锑)元素组成。在一个实施例中，三维Ⅲ-Ⅴ族材料体206由InAs或InSb组成。三维Ⅲ-Ⅴ族材料体206可以具有适合于传播波函数的相当大部分的厚度，例如，适合于禁止波函数的重要部分进入异质结构204的底部势垒层228或形成在三维Ⅲ-Ⅴ族材料体206上的顶部势垒层(例如，势垒层226)。在实施例中，三维Ⅲ-Ⅴ族材料体206具有大约在50-100埃的范围内的厚度(高度)。宽度(如图所示的进入页面的尺寸)可以具有大约相同的尺寸，提供了三维线型特征。
顶部势垒层226可以由适合于限制其下形成的Ⅲ-Ⅴ族材料体/沟道区中的波函数的材料组成。根据本发明的实施例，顶部势垒层226具有与沟道区206的晶格常数适当匹配的晶格常数，例如，二者晶格常数足够相似以致可以忽略顶部势垒层226中的位错形成。在一个实施例中，顶部势垒层226由例如但不限于N型InGaAs的材料的层组成。源极和漏极材料区210可以是掺杂的Ⅲ-Ⅴ族材料区，由与顶部势垒层226相同或相似的材料形成这种较重掺杂的结构。在其它实施例中，除了掺杂的差异之外，源极和漏极材料区210的成分与顶部势垒层226的材料不同。
半导体器件200或300可以是包含栅极、沟道区和一对源极/漏极区的半导体器件。在实施例中，半导体器件200或300是例如但不限于MOS-FET或微机电系统(MEMS)的器件。在一个实施例中，半导体器件200或300是平面或三维MOS-FET，并且是隔离的器件或是多个嵌套器件中的一个器件。如对于典型集成电路所领会的，可以在单个衬底上制造N和P沟道晶体管以形成CMOS集成电路。此外，可以制造附加互连线路以将这种器件集成到集成电路中。
可以将上述器件视为基于沟槽的器件，其中栅极包裹Ⅲ-Ⅴ族材料层的堆叠体的沟槽内的沟道区。然而，例如在基于三栅极或FIN-FET的MOS-FET中，其它器件可以包括突出的Ⅲ-Ⅴ族沟道区。例如，图4示出了根据本发明的实施例的具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区非平面半导体器件的角视图。
参考图4，半导体器件400包括设置在衬底202上方的异质结构404。异质结构404包括底部势垒层228。具有沟道区208的三维Ⅲ-Ⅴ族材料体206设置在底部势垒层228上方。栅极堆叠体218被设置为包围沟道区208的至少一部分。在实施例中，从图4的视角不能看到的是，栅极堆叠体完全包围沟道区208。栅极堆叠体218包括栅极电极224和双栅极电介质层220/222，例如结合图2和3所描述的双栅极电介质层。栅极堆叠体还可以包括电介质间隔体460。
源极区和漏极区414/416可以形成在未被栅极堆叠体218包围的三维Ⅲ-Ⅴ族材料体206的部分中或上。此外，那些区中也可以包括顶部势垒层。同样，可以包括隔离区470。尽管图4中将隔离区470描绘为在某种程度上与底部势垒层228的底部对齐，但是要理解，隔离区470的深度可以变化。同样，尽管图4将隔离区470描绘为在某种程度上与底部势垒层228的顶部对齐，但是要理解，隔离区470的高度可以变化。还要理解，图4的相似的特征表示可以与结合图2所描述的相同。
在另一方面中，图5A示出了根据本发明的实施例的基于Ⅲ-Ⅴ族材料纳米线的半导体结构的三维截面图。图5B示出了沿a-a'轴截取的图5A的基于Ⅲ-Ⅴ族材料纳米线的半导体结构的截面沟道视图。图5C示出了沿b-b'轴截取的图5A的基于Ⅲ-Ⅴ族材料纳米线的半导体结构的截面间隔体视图。
参考图5A，半导体器件500包括设置在衬底202上方的一个或多个垂直堆叠的Ⅲ-Ⅴ族材料纳米线(550组)。本文中的实施例以单线器件和多线器件为目标。作为示例，出于说明的目的而示出了具有纳米线550A、550B和550C的基于三个纳米线的器件。为便于描述，将纳米线550A用作示例，其中描述仅集中于纳米线的其中之一上。要理解，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例可以具有与纳米线中的每条纳米线相同的属性。
至少第一纳米线550A包括Ⅲ-Ⅴ族材料沟道区208。Ⅲ-Ⅴ族材料沟道区208具有长度(L)。参考图5B，Ⅲ-Ⅴ族材料沟道区208还具有与长度(L)正交的周界。参考图5A和5B，栅极电极堆叠体218包围每个纳米线550的沟道区中的每个沟道区的整个周界，包括Ⅲ-Ⅴ族材料沟道区208。栅极电极堆叠体218包括栅极电极以及设置在沟道区与栅极电极(未单独示出)之间的栅极电介质层。Ⅲ-Ⅴ族材料沟道区208和额外的纳米线550B和550C的沟道区是分立的，因为它们被栅极电极堆叠体218完全包围，而没有任何中间材料，例如下面的衬底材料或上覆的沟道制造材料。因此，在具有多个纳米线550的实施例中，纳米线的沟道区也是彼此分立的，如图5B中所描绘的。参考图5A-5C，底部势垒层228设置在衬底202上方。底部势垒层228还设置在一个或多个纳米线550下方。在实施例中，Ⅲ-Ⅴ族材料沟道区208被栅极电极218完全包围，如图5B中所描绘的。
再次参考图5A，纳米线550中的每个纳米线在沟道区的任一侧上(包括Ⅲ-Ⅴ族材料沟道区208的任一侧上)还包括设置在纳米线中或上的源极区和漏极区214和216。在实施例中，源极区和漏极区214/216是嵌入的源极区和漏极区，例如，纳米线的至少一部分被去除并且被替换为源极/漏极材料区。然而，在另一个实施例中，源极区和漏极区214/216由一个或多个纳米线550的部分组成或至少包括一个或多个纳米线550的部分。
一对接触部570设置在源极区/漏极区214/216上方。在实施例中，半导体器件500还包括一对间隔体540。间隔体540设置在栅极电极堆叠体218与一对接触部570之间。如上所述，在至少一些实施例中，沟道区和源极/漏极区被制成分立的。然而，并非纳米线550的所有区都需要、或甚至能够被制成分立的。例如，参考图5C，纳米线550A-550C在间隔体540之下的位置处不是分立的。在一个实施例中，纳米线550A-550C的堆叠体具有位于其间的中间半导体材料580。在一个实施例中，底部纳米线550A仍然与底部缓冲层228的一部分接触，该部分在其它情况下是凹陷的以形成栅极堆叠体218(图5B)。因此，在实施例中，间隔体540中的一个或二者之下的多个垂直堆叠的纳米线550的一部分不是分立的。
要理解，图5A-5C的相似特征指示可以与结合图2所描述的相同。同样，尽管上述器件500针对单个器件，但是也可以形成包括设置在同一衬底上或上方的NMOS和PMOS基于纳米线的器件的CMOS架构。在实施例中，可以将纳米线550的大小设置为线或带，并且可以具有方形或圆形拐角。
在实施例中，在围绕纳米线550形成的宽沟槽中形成栅极堆叠体218。在一个这种实施例中，栅极堆叠体包括设置在沟道区中的每个沟道区的外部部分而非内部部分上的第一电介质层。不同的第二电介质层与第一电介质层共形并且设置在沟道区中的每个沟道区的内部部分上。栅极电极设置在第二电介质层上。在特定的这种实施例中，第一电介质层具有大约在2-15纳米的范围内的厚度，并且第二电介质层具有大约在0.5-3纳米的范围内的厚度。
在另一个实施例中，在围绕纳米线550形成的窄沟槽中形成栅极堆叠体218。在一个这种实施例中，栅极堆叠体包括设置在沟道区中的每个沟道区上的第一电介质层。不同的第二电介质层与第一电介质层共形并且设置在第一电介质层上，但不设置在沟道区中的每个沟道区上。栅极电极设置在第二电介质层上。在特定的这种实施例中，第一电介质层具有大约在0.1-2纳米的范围内的厚度，并且第二电介质层具有大约在0.5-3纳米的范围内的厚度。
在另一方面中，提供了制造基于Ⅲ-Ⅴ族材料的半导体结构的方法。例如，图6A-6E示出了根据本发明的实施例的表示制造具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件的方法中的各种操作的截面图。还要理解，图6A-6E的相似特征表示可以与结合图2和3所描述的相同。
参考图6A，在衬底202上方形成底部势垒层228。然后在底部势垒层228上形成Ⅲ-Ⅴ族材料层并且将其图案化，以形成具有沟道区208的三维材料体206。替代地，可以在结合图6C所描述的沟槽形成之后或在在沟槽形成期间形成Ⅲ-Ⅴ族材料层。
参考图6B，在三维材料体206上方(或在未被图案化的情况下，在Ⅲ-Ⅴ族材料层上方)形成异质结构690，其可以包括顶部势垒层226和源极和漏极材料区210。
参考图6C，将沟槽612形成在异质结构690中并且部分进入底部势垒层228中，暴露了沟道区208。在实施例中，通过干法或湿法蚀刻工艺来形成沟槽612。
参考图6D，将双电介质堆叠体220/222形成在沟槽612中并且包围沟道区208。然后参考图6E，在双电介质堆叠体220/222上形成栅极电极224。
再次参考图6E，可以将沟槽612形成为相对宽的沟槽或相对窄的沟槽，如结合图2和3所描述的。图6A-6E中所描绘的工艺流程通常表示窄沟槽和其中形成的特定双电介质堆叠体的制造。在另一个实施例中，可以形成宽沟槽，并且然后利用双栅极堆叠体的第一电介质层来将其完全填充。然后可以将第一电介质层图案化并且在其上形成第二电介质层。
因此，本文中所描述的一个或多个实施例以与双栅极电介质堆叠体集成的Ⅲ-Ⅴ族材料有源区布置为目标。尽管以上关于非平面和栅极全包围器件的益处进行了描述，但是对于没有栅极包围特征的平面器件也可以实现这些益处。因此，可以包括这种布置以形成基于Ⅲ-Ⅴ族材料的晶体管，例如平面器件、基于鳍状物或三栅极的器件以及栅极全包围器件，包括基于纳米线的器件。本文中所描述的实施例对金属氧化物半导体场效应晶体管(MOSFET)中的结隔离可能有效。要理解，可以通过例如但不限于化学气相沉积(CVD)或分子束外延(MBE)或其它相似工艺的技术来执行诸如本文中所描述的Ⅲ-Ⅴ族材料层之类的材料的形成。
图7示出了根据本发明的一种实施方式的计算设备700。计算设备700容纳板702。板702可以包括许多部件，包括但不限于处理器704和至少一个通信芯片706。处理器704物理和电耦合到板702。在一些实施方式中，至少一个通信芯片706也物理和电耦合到板702。在其它实施方式中，通信芯片706是处理器704的一部分。
取决于其应用，计算装置700可以包括其它部件，所述其它部件可以或可以不与板702物理和电耦合。这些其它部件包括但不限于：易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、加密处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
通信芯片706可以实现用于来往于计算设备700的数据传输的无线通信。术语“无线”及其衍生词可以用于描述电路、设备、系统、方法、技术、通信信道等，其可以通过使用调制的电磁辐射而经由非固态介质传送数据。术语并不暗示相关联的设备不包含任何线路，尽管在一些实施例中相关联的设备可能不包含任何线路。通信芯片706可以实施多种无线标准或协议中的任何一种，所述多种无线标准或协议包括但不限于Wi-Fi(IEEE802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物、以及被指定为3G，4G，5G和更高代的任何其它无线协议。计算设备700可以包括多个通信芯片706。例如，第一通信芯片706可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙，并且第二通信芯片706可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算装置700的处理器704包括封装在处理器704内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括一个或多个器件，例如根据本发明的实施方式构建的MOS-FET晶体管。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将这些电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。
通信芯片706还包括封装在通信芯片706内的集成电路管芯。根据本发明的另一种实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如根据本发明的实施方式构建的MOS-FET晶体管。
在其它实施方式中，计算设备700内容纳的另一个部件可以包含集成电路管芯，其包括一个或多个器件，例如根据本发明的实施方式构建的MOS-FET晶体管。
在各种实施方式中，计算设备700可以是膝上型电脑、上网本、笔记本电脑、超极本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式电脑、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字录像机。在其它实施方式中，计算设备700可以是处理数据的任何其它电子设备。
因此，本发明的实施例包括具有带有多电介质栅极堆叠体的Ⅲ-Ⅴ族材料有源区的非平面半导体器件。
在实施例中，半导体器件包括设置在衬底上方的异质结构。异质结构包括具有沟道区的三维Ⅲ-Ⅴ族材料体。源极和漏极材料区设置在三维Ⅲ-Ⅴ族材料体上方。沟槽设置在源极和漏极材料区中，将源极区与漏极区分开，并且暴露沟道区的至少一部分。栅极堆叠体设置在沟槽中并且设置在沟道区的暴露的部分上。栅极堆叠体包括第一电介质层，其与沟槽共形并且设置在沟道区的外部部分而非内部部分上。不同的第二电介质层与第一电介质层共形并且设置在沟道区的内部部分上。栅极电极设置在第二电介质层上。
在一个实施例中，第二电介质层具有比第一电介质层高的介电常数。
在一个实施例中，第二电介质层具有大于大约8的介电常数，并且第一电介质层具有大约在4-8的范围内的介电常数。
在一个实施例中，第二电介质层由例如但不限于如下材料的材料组成：钽硅氧化物(TaSiOx)、氧化铝(AlOx)、氧化铪(HfO2)、氧化锆(ZrO2)或氧化镧(La2O3)，并且第一电介质层由例如但不限于如下材料的材料组成：硅酸铝(AlSiOx)、氮氧化硅(SiON)、二氧化硅(SiO2)或氮化硅(Si3N4)。
在一个实施例中，第一电介质层具有大约在2-15纳米的范围内的厚度，并且第二电介质层具有大约在0.5-3纳米的范围内的厚度。
在一个实施例中，异质结构还包括设置在源极和漏极材料区与三维Ⅲ-Ⅴ族材料体之间的顶部势垒层。沟槽也设置在顶部势垒层中。
在一个实施例中，异质结构还包括设置在衬底与三维Ⅲ-Ⅴ族材料体之间的底部势垒层。
在一个实施例中，沟槽还部分设置在底部势垒层中，完全暴露沟道区。栅极堆叠体完全包围沟道区。
在实施例中，半导体器件包括设置在衬底上方的多个Ⅲ-Ⅴ族材料纳米线的垂直布置。栅极堆叠体设置在Ⅲ-Ⅴ族材料纳米线中的每个纳米线的沟道区上并且将其完全包围。栅极堆叠体包括设置在沟道区中的每个沟道区的外部部分而非内部部分上的第一电介质层。不同的第二电介质层与第一电介质层共形并且设置在沟道区中的每个沟道区的内部部分上。栅极电极设置在第二电介质层上。源极和漏极区在栅极堆叠体的任一侧上包围Ⅲ-Ⅴ族材料纳米线中的每个纳米线的部分。
在一个实施例中，半导体结构还包括设置在源极和漏极区与Ⅲ-Ⅴ族材料纳米线中的每个纳米线之间的顶部势垒层。
在一个实施例中，半导体结构还包括设置在衬底与最底部Ⅲ-Ⅴ族材料纳米线之间的底部势垒层。栅极堆叠体的底部部分设置在底部势垒层上。
在一个实施例中，第二电介质层具有比第一电介质层高的介电常数。
在一个实施例中，第二电介质层具有大于大约8的介电常数，并且第一电介质层具有大约在4-8的范围内的介电常数。
在一个实施例中，第二电介质层由例如但不限于如下材料的材料组成：钽硅氧化物(TaSiOx)、氧化铝(AlOx)、氧化铪(HfO2)、氧化锆(ZrO2)或氧化镧(La2O3)，并且第一电介质层由例如但不限于如下材料的材料组成：硅酸铝(AlSiOx)、氮氧化硅(SiON)、二氧化硅(SiO2)或氮化硅(Si3N4)。
在一个实施例中，第一电介质层具有大约在2-15纳米的范围内的厚度，并且第二电介质层具有大约在0.5-3纳米的范围内的厚度。
在实施例中，半导体器件包括设置在衬底上方的异质结构。异质结构包括具有沟道区的三维Ⅲ-Ⅴ族材料体。源极和漏极材料区设置在三维Ⅲ-Ⅴ族材料体上方。沟槽设置在源极和漏极材料区中，将源极区与漏极区分开，并且暴露沟道区的至少一部分。栅极堆叠体设置在沟槽中并且设置在沟道区的暴露的部分上。栅极堆叠体包括第一电介质层，其与沟槽共形并且设置在沟道区的暴露的部分上。不同的第二电介质层与第一电介质层共形并且设置在第一电介质层上而非沟道区上。栅极电极设置在第二电介质层上。
在一个实施例中，第二电介质层具有比第一电介质层高的介电常数。
在一个实施例中，第二电介质层具有大于大约8的介电常数，并且第一电介质层具有大约在4-8的范围内的介电常数。
在一个实施例中，第二电介质层由例如但不限于如下材料的材料组成：钽硅氧化物(TaSiOx)、氧化铝(AlOx)、氧化铪(HfO2)、氧化锆(ZrO2)或氧化镧(La2O3)，并且第一电介质层由例如但不限于如下材料的材料组成：硅酸铝(AlSiOx)、氮氧化硅(SiON)、二氧化硅(SiO2)或氮化硅(Si3N4)。
在一个实施例中，第一电介质层具有大约在0.3-2纳米的范围内的厚度，并且第二电介质层具有大约在0.5-3纳米的范围内的厚度。
在一个实施例中，异质结构还包括设置在源极和漏极材料区与三维Ⅲ-Ⅴ族材料体之间的顶部势垒层。沟槽还设置在顶部势垒层中。
在一个实施例中，异质结构还包括设置在衬底与三维Ⅲ-Ⅴ族材料体之间的底部势垒层。
在一个实施例中，沟槽还部分设置在底部势垒层中，完全暴露沟道区。栅极堆叠体完全包围沟道区。
在实施例中，半导体器件包括设置在衬底上方的多个Ⅲ-Ⅴ族材料纳米线的垂直布置。栅极堆叠体设置在Ⅲ-Ⅴ族材料纳米线中的每个纳米线的沟道区上并且将其完全包围。栅极堆叠体包括设置在沟道区中的每个沟道区上的第一电介质层。不同的第二电介质层与第一电介质层共形并且设置在第一电介质层上，而非设置在沟道区中的每个沟道区上。栅极电极设置在第二电介质层上。源极和漏极区在栅极堆叠体的任一侧上包围Ⅲ-Ⅴ族材料纳米线中的每个纳米线的部分。
在一个实施例中，半导体结构还包括设置在源极和漏极区与Ⅲ-Ⅴ族材料纳米线中的每个纳米线之间的顶部势垒层。
在一个实施例中，半导体结构还包括设置在衬底与最底部Ⅲ-Ⅴ族材料纳米线之间的底部势垒层。栅极堆叠体的底部部分设置在底部势垒层上。
在一个实施例中，第二电介质层具有比第一电介质层高的介电常数。
在一个实施例中，第二电介质层具有大于大约8的介电常数，并且第一电介质层具有大约在4-8的范围内的介电常数。
在一个实施例中，第二电介质层由例如但不限于如下材料的材料组成：钽硅氧化物(TaSiOx)、氧化铝(AlOx)、氧化铪(HfO2)、氧化锆(ZrO2)或氧化镧(La2O3)，并且第一电介质层由例如但不限于如下材料的材料组成：硅酸铝(AlSiOx)、氮氧化硅(SiON)、二氧化硅(SiO2)或氮化硅(Si3N4)。
在一个实施例中，第一电介质层具有大约在0.3-2纳米的范围内的厚度，并且第二电介质层具有大约在0.5-3纳米的范围内的厚度。

Claims (20)

1.一种半导体器件，包括：
异质结构，其设置在衬底上方并且包括具有沟道区的三维Ⅲ-Ⅴ族材料体；
源极和漏极材料区，其设置在所述三维Ⅲ-Ⅴ族材料体上方；
沟槽，其设置在所述源极和漏极材料区中，将源极区与漏极区分开，并且暴露所述沟道区的至少一部分；以及
栅极堆叠体，其设置在所述沟槽中并且设置在所述沟道区的暴露的部分上，所述栅极堆叠体包括：
第一电介质层，其与所述沟槽共形并且设置在所述沟道区的外部部分上，但不设置在内部部分上；
不同的第二电介质层，其与所述第一电介质层共形并且设置在所述沟道区的所述内部部分上；以及
栅极电极，其设置在所述第二电介质层上。
2.根据权利要求1所述的半导体器件，其中，所述第二电介质层具有比所述第一电介质层高的介电常数。
3.根据权利要求2所述的半导体器件，其中，所述第二电介质层具有大于大约8的介电常数，并且所述第一电介质层具有大约在4-8的范围内的介电常数。
4.根据权利要求2所述的半导体器件，其中，所述第二电介质层包括选自由以下材料组成的组中的材料：钽硅氧化物(TaSiOx)、氧化铝(AlOx)、氧化铪(HfO2)、氧化锆(ZrO2)和氧化镧(La2O3)，并且所述第一电介质层包括选自由以下材料组成的组中的材料：硅酸铝(AlSiOx)、氮氧化硅(SiON)、二氧化硅(SiO2)和氮化硅(Si3N4)。
5.根据权利要求1所述的半导体结构，其中，所述第一电介质层具有大约在2-15纳米的范围内的厚度，并且所述第二电介质层具有大约在0.5-3纳米的范围内的厚度。
6.根据权利要求1所述的半导体结构，所述异质结构还包括：
设置在所述源极和漏极材料区与所述三维Ⅲ-Ⅴ族材料体之间的顶部势垒层，其中，所述沟槽也设置在所述顶部势垒层中。
7.根据权利要求1所述的半导体结构，所述异质结构还包括：
设置在所述衬底与所述三维Ⅲ-Ⅴ族材料体之间的底部势垒层。
8.根据权利要求7所述的半导体结构，其中，所述沟槽还部分设置在所述底部势垒层中，完全暴露所述沟道区，并且其中，所述栅极堆叠体完全包围所述沟道区。
9.一种半导体器件，包括：
设置在衬底上方的多个Ⅲ-Ⅴ族材料纳米线的垂直布置；
栅极堆叠体，其设置在所述Ⅲ-Ⅴ族材料纳米线中的每个纳米线的沟道区上并且完全包围所述沟道区，所述栅极堆叠体包括：
第一电介质层，其设置在所述沟道区中的每个沟道区的外部部分上，但不设置在内部部分上；
不同的第二电介质层，其与所述第一电介质层共形并且设置在所述沟道区中的每个沟道区的所述内部部分上；以及
栅极电极，其设置在所述第二电介质层上；以及
源极和漏极区，其在所述栅极堆叠体的任一侧上包围所述Ⅲ-Ⅴ族材料纳米线中的每个纳米线的部分。
10.根据权利要求9所述的半导体结构，还包括：
设置在所述源极和漏极区与所述Ⅲ-Ⅴ族材料纳米线中的每个纳米线之间的顶部势垒层；以及
设置在所述衬底与最底部Ⅲ-Ⅴ族材料纳米线之间的底部势垒层，其中，所述栅极堆叠体的底部部分设置在所述底部势垒层上。
11.一种半导体器件，包括：
异质结构，其设置在衬底上方并且包括具有沟道区的三维Ⅲ-Ⅴ族材料体；
源极和漏极材料区，其设置在所述三维Ⅲ-Ⅴ族材料体上方；
沟槽，其设置在所述源极和漏极材料区中，将源极区与漏极区分开，并且暴露所述沟道区的至少一部分；以及
栅极堆叠体，其设置在所述沟槽中并且设置在所述沟道区的暴露的部分上，所述栅极堆叠体包括：
第一电介质层，其与所述沟槽共形并且设置在所述沟道区的所述暴露的部分上；
不同的第二电介质层，其与所述第一电介质层共形并且设置在所述第一电介质层上，但不设置在所述沟道区上；以及
栅极电极，其设置在所述第二电介质层上。
12.根据权利要求11所述的半导体器件，其中，所述第二电介质层具有比所述第一电介质层高的介电常数。
13.根据权利要求12所述的半导体器件，其中，所述第二电介质层具有大于大约8的介电常数，并且所述第一电介质层具有大约在4-8的范围内的介电常数。
14.根据权利要求12所述的半导体器件，其中，所述第二电介质层包括选自由以下材料组成的组中的材料：钽硅氧化物(TaSiOx)、氧化铝(AlOx)、氧化铪(HfO2)、氧化锆(ZrO2)和氧化镧(La2O3)，并且所述第一电介质层包括选自由以下材料组成的组中的材料：硅酸铝(AlSiOx)、氮氧化硅(SiON)、二氧化硅(SiO2)和氮化硅(Si3N4)。
15.根据权利要求11所述的半导体结构，其中，所述第一电介质层具有大约在0.3-2纳米的范围内的厚度，并且所述第二电介质层具有大约在0.5-3纳米的范围内的厚度。
16.根据权利要求11所述的半导体结构，所述异质结构还包括：
设置在所述源极和漏极材料区与所述三维Ⅲ-Ⅴ族材料体之间的顶部势垒层，其中，所述沟槽也设置在所述顶部势垒层中。
17.根据权利要求11所述的半导体结构，所述异质结构还包括：
设置在所述衬底与所述三维Ⅲ-Ⅴ族材料体之间的底部势垒层。
18.根据权利要求17所述的半导体结构，其中，所述沟槽还部分设置在所述底部势垒层中，完全暴露所述沟道区，并且其中，所述栅极堆叠体完全包围所述沟道区。
19.一种半导体器件，包括：
设置在衬底上方的多个Ⅲ-Ⅴ族材料纳米线的垂直布置；
栅极堆叠体，其设置在所述Ⅲ-Ⅴ族材料纳米线中的每个纳米线的沟道区上并且完全包围所述沟道区，所述栅极堆叠体包括：
第一电介质层，其设置在所述沟道区中的每个沟道区上；
不同的第二电介质层，其与所述第一电介质层共形并且设置在所述第一电介质层上，但不设置在所述沟道区中的每个沟道区上；以及
栅极电极，其设置在所述第二电介质层上；以及
源极和漏极区，其在所述栅极堆叠体的任一侧上包围所述Ⅲ-Ⅴ族材料纳米线中的每个纳米线的部分。
20.根据权利要求24所述的半导体结构，还包括：
设置在所述源极和漏极区与所述Ⅲ-Ⅴ族材料纳米线中的每个纳米线之间的顶部势垒层；以及
设置在所述衬底与最底部Ⅲ-Ⅴ族材料纳米线之间的底部势垒层，其中，所述栅极堆叠体的底部部分设置在所述底部势垒层上。
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