KR101731737B1 - 다중 유전체 게이트 스택을 갖는 iii-v족 재료 활성 영역을 갖는 비-평면 반도체 디바이스 - Google Patents

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Abstract

다중 유전체 게이트 스택들을 갖는 III-V족 재료 활성 영역들을 갖는 비-평면 반도체 디바이스들을 설명한다. 예를 들어, 반도체 디바이스는 기판 위에 배치되는 헤테로-구조체를 포함한다. 헤테로-구조체는 채널 영역을 갖는 3차원 III-V족 재료 바디를 포함한다. 소스 및 드레인 재료 영역은 3차원 III-V족 재료 바디 위에 배치된다. 트랜치는 소스 및 드레인 재료 영역에 배치되어 소스 영역을 드레인 영역으로부터 분리하고 채널 영역의 적어도 일부를 노출시킨다. 게이트 스택은 트랜치에 그리고 채널 영역의 노출된 부분 상에 배치된다. 게이트 스택은 제1 및 제2 유전체 층 및 게이트 전극을 포함한다.

Description

다중 유전체 게이트 스택을 갖는 III-V족 재료 활성 영역을 갖는 비-평면 반도체 디바이스{NON-PLANAR SEMICONDUCTOR DEVICE HAVING GROUP III-V MATERIAL ACTIVE REGION WITH MULTI-DIELECTRIC GATE STACK}
본 발명의 실시예들은 반도체 디바이스 분야, 특히 다중 유전체 게이트 스택들을 갖는 III-V족 재료 활성 영역들을 갖는 비-평면 반도체 디바이스 분야에 관한 것이다.
지난 수십 년 동안, 집적 회로의 피처들의 스케일링은 점점 성장하는 반도체 산업에 대한 견인차였다. 점점 더 작은 피처들로의 스케일링은 제한된 면적의 반도체 칩들 상에서의 기능 유닛들의 밀도를 증가시키는 것을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 증가된 수의 메모리 또는 로직 디바이스들을 칩 상에 포함하는 것이 가능하여, 용량이 증가된 제품의 제조에 적합하게 된다. 하지만, 점점 더 증가하는 용량에 대한 요구가 쟁점이다. 각각의 디바이스의 성능을 최적화하고자 하는 필요성이 점점 더 중요해지고 있다.
III-V족 재료 시스템에서와 같이, 에피택셜 성장시킨 반도체 헤테로-구조체들에 형성된 반도체 디바이스들은 감소된 불순물 산란과 함께 낮은 유효 질량으로 인해 트랜지스터 채널들에서 특히 높은 캐리어 이동도를 제공한다. 그러한 디바이스들은 높은 구동 전류 성능을 제공하며 미래의 저전력, 고속 로직 응용들에 유망할 것으로 보인다. 하지만, III-V족 재료 기반 디바이스들 분야에서 상당한 개선들이 여전히 필요하다.
또한, 집적 회로 디바이스들의 제조에 있어서, 디바이스 치수가 계속해서 축소됨에 따라 트라이-게이트 트랜지스터와 같은 멀티-게이트 트랜지스터가 더 보편적이 되어가고 있다. 그러한 트랜지스터들의 접합 누설을 감소시키기 위한 다수의 상이한 기술들이 시도되었다. 하지만, 접합 누설 억제의 분야에는 상당한 개선이 여전히 필요하다.
도 1a는 단일 유전체 게이트 스택을 갖는 III-V족 재료 활성 영역을 갖는 비-평면 반도체 디바이스의 단면도를 예시한다.
도 1b는 100 kHz 내지 2 MHz의 스펙트럼에 걸쳐 도 1a의 디바이스에 대한 VG의 함수로서의 C/A 그래프이다.
도 2는 본 발명의 일 실시예에 따른, 다중 유전체 게이트 스택을 갖는 III-V족 재료 활성 영역을 갖는 비-평면 반도체 디바이스의 단면도를 예시한다.
도 3은 본 발명의 다른 실시예에 따른, 다중 유전체 게이트 스택을 갖는 III-V족 재료 활성 영역을 갖는 다른 비-평면 반도체 디바이스의 단면도를 예시한다.
도 4는 본 발명의 일 실시예에 따른, 다중 유전체 게이트 스택을 갖는 III-V족 재료 활성 영역을 갖는 비-평면 반도체 디바이스의 입체도를 예시한다.
도 5a는 본 발명의 일 실시예에 따른, 나노와이어-기반 반도체 구조체의 3차원 단면도를 예시한다.
도 5b는 본 발명의 일 실시예에 따른, a-a' 축을 따라 취한, 도 5a의 나노와이어-기반 반도체 구조체의 채널 단면도를 예시한다.
도 5c는 본 발명의 일 실시예에 따른, b-b' 축을 따라 취한, 도 5a의 나노와이어-기반 반도체 구조체의 스페이서 단면도를 예시한다.
도 6a-6e는 본 발명의 일 실시예에 따른, 다중 유전체 게이트 스택을 갖는 III-V족 재료 활성 영역을 갖는 비-평면 반도체 디바이스를 제조하는 방법에서의 각종 작업들을 나타내는 단면도들을 예시한다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
다중 유전체 게이트 스택들을 갖는 III-V족 재료 활성 영역들을 갖는 비-평면 반도체 디바이스들을 설명한다. 후속하는 설명에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위해, 특정 통합 및 재료 체제와 같은 다수의 특정 상세사항들이 서술된다. 본 발명의 실시예들은 그러한 특정 상세사항들 없이 실시될 수 있음이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우에, 집적 회로 설계 레이아웃과 같은 공지된 피처들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명하지 않는다. 또한, 도면들에 도시된 각종 실시예들은 예시적으로 나타낸 것이며 반드시 크기에 비례하여 묘사될 필요는 없음이 이해될 것이다.
본 발명에 설명된 하나 이상의 실시예는 다중 유전체 게이트 스택들을 갖는 III-V족 재료 활성 영역들을 갖는 비-평면 반도체 디바이스들에 관한 것이다. 특히, III-V족 재료 비-평면 트랜지스터들을 위한 이중 산화막/패시베이션 피처들이 설명된다. 실시예들은 이중 산화막, III-V 채널, 낮은 오프-상태 누설중 하나 이상을 갖는 디바이스들을 제조하기 위한 접근법들을 포함할 수 있으며, 비-실리콘 채널 구성들을 기반으로 한 트랜지스터들에 적용가능할 수 있다.
본 발명에 설명된 하나 이상의 실시예에 대한 맥락에 있어서, 관련된 디바이스들의 종래 아키텍처들은 III-V 재료 기반 트랜지스터에 누설 경로를 포함할 수 있거나 누설 경로를 적용할 수 있다. 더 큰 밴드-갭의 재료가 고 유전율(high-k) 게이트 유전체와 접촉하고 그러한 유전체와 양립가능(compatible)하지 않을 수 있으므로 누설 경로가 게이트 전극 아래에 및 더 큰 밴드갭의 하부 배리어를 통해 존재할 수 있다. 고 유전율 게이트 유전체와의 그러한 접촉은 큰 밀도의 계면 트랩들을 초래할 수 있으며 디바이스의 게이트 제어의 외부에 도전 경로를 가능하게 하여, III-V 트랜지스터의 오프-상태 누설을 제한할 수 있다. 그러한 쟁점들은 비-평면 트랜지스터 구조체에서 더 심각할 수 있다.
종래의 접근법의 예로서, 도 1a는 단일 유전체 게이트 스택을 갖는 III-V족 재료 활성 영역을 갖는 비-평면 반도체 디바이스의 단면도를 예시한다. 도 1a를 참조하면, 반도체 디바이스(100)는 기판(102) 위에 배치되는 헤테로-구조체(104)를 포함한다. 헤테로 구조체(104)는 채널 영역(108)을 갖는 3차원 III-V족 재료 바디(body)(106)를 포함한다. 소스 및 드레인 재료 영역(110)이 3차원 III-V족 재료 바디(106) 위에 배치된다. 트랜치(112)가 소스 및 드레인 재료 영역(110)에 배치되어, 소스 영역(114)을 드레인 영역(116)으로부터 분리시키고 채널 영역(108)의 적어도 일부를 노출시킨다. 게이트 스택(118)이 트랜치(112)에 및 채널 영역(108)의 노출된 부분 상에 배치된다. 게이트 스택(118)은 고 유전율 게이트 유전체 층(122) 및 게이트 전극(124)을 포함한다. 게이트 스택(118)은, 도 1a에서 118A로 표시된, 채널 영역 아래 부분을 포함함이 이해될 것이다. 헤테로 구조체(104)는 상부 배리어 층(126) 및 하부 배리어 층(128)을 더 포함한다. 트랜치(112)는 상부 배리어 층(126)에 그리고 부분적으로 하부 배리어 층(128)까지 추가로 배치된다. 이와 같이, 게이트 스택(118)은 도 1a에 묘사된 바와 같이, 채널 영역(108)을 완전히 둘러쌀 수 있다.
다시 도 1a를 참조하면, 고 유전율 게이트 유전체 층(122)은 높은 밴드-갭의 하부 배리어 층(128)(예를 들어, InAlAs)과 접촉한다. 따라서, 계면 상태(interface states)(140)가 생성될 수 있고 소스(114)에서 드레인(116)으로의 바람직하지 않은 누설 경로(142)를 초래할 수 있다. 그러한 누설 경로(142)는 디바이스(100)의 오프-상태 누설을 불리하게 증가시킬 수 있다. 또한, 스페이서로서 그와 같이 얇은 고용량 게이트 유전체를 제공할 경우 높은 기생 용량도 또한 초래할 수 있으며, 회로에서 더 느린 트랜지스터 동작(예를 들어, 불량한 RF 성능)을 초래할 수 있다. 예로서, 도 1b는 100 kHz 내지 2 MHz의 스펙트럼에 걸쳐 디바이스(100)에 대한 VG의 함수로서의 C/A 그래프(150)이다. 그래프(150)에 도시된 바와 같이, 종래 디바이스들의 전류 상태에 대해 높은 계면 트랩 밀도(DIT)가 관찰된다.
상기 쟁점들을 해결하기 위해, 본 발명에 설명된 하나 이상의 실시예는 비-평면 III-V 반도체 디바이스에 이중 산화막/패시베이션 층을 도입하기 위한 접근법들 및 결과적인 디바이스들에 관한 것이다. 그러한 이중 산화막/패시베이션 층은 트랜지스터 채널 아래에서의 계면 상태 생성을 감소시키기 위해 포함될 수 있다. 일 실시예에서, 외부 산화막 층이 낮은 유전 상수(dielectric constant)를 갖고 따라서 얇을 경우, 게이트 스택에 또는 스페이서 산화막으로서 모두 사용될 수 있다. 일 실시예에서, 그러한 스택을 포함할 경우, DIT가 감소하게 되는 결과를 초래하여 기생 드레인 오프-상태 누설을 감소시키고, 기생 용량을 낮춘다. 또한, 감소된 산란으로 인해 채널에서의 이동도 개선이 실현될 수 있다.
제1 예에서, 도 2는 본 발명의 일 실시예에 따른, 다중 유전체 게이트 스택을 갖는 III-V족 재료 활성 영역을 갖는 비-평면 반도체 디바이스의 단면도를 예시한다.
도 2를 참조하면, 반도체 디바이스(200)는 기판(202) 위에 배치되는 헤테로-구조체(204)를 포함한다. 헤테로-구조체(204)는 채널 영역(208)을 갖는 3차원 III-V족 재료 바디(206)를 포함한다. 소스 및 드레인 재료 영역(210)이 3차원 III-V족 재료 바디(206) 위에 배치된다. 폭(W1)을 갖는 트랜치(212)가 소스 및 드레인 재료 영역(210)에 배치되어, 소스 영역(214)을 드레인 영역(216)으로부터 분리시키고 채널 영역(208)의 적어도 일부를 노출시킨다. 게이트 스택(218)이 트랜치(212)에 그리고 채널 영역(208)의 노출된 부분 상에 배치된다.
도 2에 묘사된 바와 같이, 게이트 스택(218)은, 트랜치(212)와 등각이며 채널 영역(208)의 외부 부분 상에 배치되지만 내부 부분에는 배치되지 않는 제1 유전체 층(220)을 포함한다. 도 2에 또한 묘사된 바와 같이, 상이한 제2 유전체 층(222)은 제1 유전체 층(220)과 등각이며 채널 영역(208)의 내부 부분 상에 배치된다. 게이트 전극(224)은 제2 유전체 층(222)상에 배치된다. 비록 T-형태로 묘사되었지만, 게이트 전극(224)은 대신에, 용량 효과를 감소시키기 위해 T-부분들을 가질 수 있다. 일 실시예에서, 제1 유전체 층(220)은 약 2-15 nm 범위의 두께를 가지며, 제2 유전체 층(222)은 약 0.5-3 nm 범위의 두께를 갖는다. 그러한 일 실시예에서, 트랜치(212)는 약 15-60 nm 범위의 폭(W1)을 갖는다. 게이트 스택(218)은 도 2에 218A로 표시된, 채널 영역 아래의 부분을 포함한다는 것이 이해될 것이다.
다시 도 2를 참조하면, 일 실시예에서, 헤테로-구조체(204)는 소스 및 드레인 재료 영역(210)과 3차원 III-V족 재료 바디(206) 사이에 배치되는 상부 배리어 층(226)을 더 포함한다. 트랜치(212)도 또한 상부 배리어 층(226)에 배치된다. 일 실시예에서, 헤테로-구조체(204)는 기판(202)과 3차원 III-V족 재료 바디(206) 사이에 배치되는 하부 배리어 층(228)을 더 포함한다. 그러한 일 실시예에서, 트랜치(212)도 또한 하부 배리어 층(228)에 부분적으로 배치되어, 채널 영역(208)을 완전히 노출시킨다. 그러한 실시예에서, 게이트 스택(218)은 도 2에 나타낸 바와 같이, 채널 영역(208)을 완전히 둘러싼다.
제2 예에서, 두 유전체 층은 모두, 노출된 채널 전부를 덮는 스택에 포함될 수 있다. 예를 들어, 도 3은 본 발명의 다른 실시예에 따른, 다중 유전체 게이트 스택을 갖는 III-V족 재료 활성 영역을 갖는 다른 비-평면 반도체 디바이스의 단면도를 예시한다.
도 3를 참조하면, 반도체 디바이스(300)는 기판(202) 위에 배치되는 헤테로-구조체(204)를 포함한다. 헤테로-구조체(204)는 채널 영역(208)을 갖는 3차원 III-V족 재료 바디(206)를 포함한다. 소스 및 드레인 재료 영역(210)이 3차원 III-V족 재료 바디(206) 위에 배치된다. 폭(W2)을 갖는 트랜치(312)가 소스 및 드레인 재료 영역(210)에 배치되어, 소스 영역(214)을 드레인 영역(216)으로부터 분리시키고 채널 영역(208)의 적어도 일부를 노출시킨다. 게이트 스택(318)이 트랜치(312)에 그리고 채널 영역(208)의 노출된 부분 상에 배치된다. 게이트 스택(318)이 도 3에 318A로 표시된, 채널 영역 아래의 부분을 포함한다는 것이 이해될 것이다.
게이트 스택(218)은, 트랜치(312)와 등각이며 채널 영역(208)의 노출된 부분 상에 배치되는 제1 유전체 층(220)을 포함한다. 상이한 제2 유전체 층(222)은 제1 유전체 층(220)과 등각이며 제1 유전체 층(220) 상에 배치되지만, 채널 영역(208) 바로 위에는 배치되지 않는다. 게이트 전극(224)은 제2 유전체 층(222)상에 배치된다. 비록 T-형태로 묘사되었지만, 게이트 전극(224)은 대신에, 용량 효과를 감소시키기 위해 T-부분들을 가질 수 있다. 일 실시예에서, 제1 유전체 층(220)은 약 0.3-2 nm 범위의 두께를 가지며, 제2 유전체 층(222)은 약 0.5-3 nm 범위의 두께를 갖는다. 그러한 일 실시예에서, 트랜치(312)는 약 5-25 nm 범위의 폭(W2)을 갖는다.
다시 도 2를 참조하면, 일 실시예에서, 헤테로-구조체(204)는 소스 및 드레인 재료 영역(210)과 3차원 III-V족 재료 바디(206) 사이에 배치되는 상부 배리어 층(226)을 더 포함한다. 트랜치(312)도 또한 상부 배리어 층(226)에 배치된다. 일 실시예에서, 헤테로-구조체(204)는 기판(202)과 3차원 III-V족 재료 바디(206) 사이에 배치되는 하부 배리어 층(228)을 더 포함한다. 그러한 일 실시예에서, 트랜치(312)도 또한 하부 배리어 층(228)에 부분적으로 배치되어, 채널 영역(208)을 완전히 노출시킨다. 그러한 실시예에서, 게이트 스택(318)은 도 3에 나타낸 바와 같이, 채널 영역(208)을 완전히 둘러싼다. 도 3의 유사한 피처 명칭은 도 2와 관련하여 설명된 바와 같을 수 있음이 또한 이해될 것이다.
도 2 및 3을 참조하면, 일 실시예에서, 제2 유전체 층(222)은 제1 유전체 층(220)보다 더 높은 유전 상수를 갖는다. 그러한 일 실시예에서, 제2 유전체 층(222)은 약 8보다 더 큰 유전 상수를 가지며 제1 유전체 층(220)은 약 4-8 범위의 유전 상수를 갖는다. 다른 그러한 실시예에서, 제2 유전체 층(222)은, 이에 제한되지는 않지만, 탄탈륨 실리콘 산화물(TaSiOx), 알루미늄 산화물(AlOx, 유전 상수가 약 8임), 하프늄 산화물(HfO2, 유전 상수가 8보다 큼), 지르코늄 산화물(ZrO2, 유전 상수가 8보다 큼), 또는 란타늄 산화물(La2O3, 유전 상수가 8보다 큼)과 같은 재료로 구성된다. 제1 유전체 층은 이에 제한되지는 않지만, 알루미늄 실리케이트(AlSiOx, 유전 상수가 약 6이며, AlSiOx의 Si 함량을 변화시킴으로써 유전 상수를 예를 들어 7까지 더 높게 이동시킬 수 있음), 실리콘 산질화물(SiON, 유전 상수가 약 5.5임), 실리콘 이산화물(SiO2, 유전 상수가 약 4임) 또는 실리콘 질화물(Si3N4, 유전 상수가 약 6-7의 범위임)과 같은 재료로 구성된다. 일 실시예에서, 게이트 전극(224)은 이에 제한되지는 않지만 금속 질화물(metal nitrides), 금속 카바이드(metal carbides), 금속 실리사이드(metal silicides), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel)과 같은 재료로 구성된다. 게이트 전극 스택(218)은 또한 묘사되지는 않았지만 유전체 스페이서들을 포함할 수도 있다.
기판(202)은 반도체 디바이스 제조에 적합한 재료로 구성될 수 있다. 일 실시예에서, 기판(202)은, 이에 제한되지는 않지만, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있는 단결정 재료로 구성된 벌크 기판이다. 다른 실시예에서, 기판(202)은 상부 에피택셜 층을 갖는 벌크 층을 포함한다. 특정 실시예에서, 벌크 층은, 이에 제한되지는 않지만, 실리콘, 게르마늄, 실리콘-게르마늄, III-V 화합물 반도체 재료 또는 석영을 포함할 수 있는 단결정 재료로 구성되는 한편, 상부 에피택셜 층은, 이에 제한되지는 않지만, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있는 단결정 층으로 구성된다. 다른 실시예에서, 기판(202)은 하부 벌크 층 위에 존재하는 중간 절연 층상에 상부 에피택셜 층을 포함한다. 상부 에피택셜 층은, 이에 제한되지는 않지만, 실리콘(예를 들어, SOI(silicon-on-insulator) 반도체 기판을 형성하기 위해), 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있는 단결정 층으로 구성된다. 절연 층은, 이에 제한되지는 않지만, 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있는 재료로 구성된다. 하부 벌크 층은, 이에 제한되지는 않지만, 실리콘, 게르마늄, 실리콘-게르마늄, III-V 화합물 반도체 재료 또는 석영을 포함할 수 있는 단결정으로 구성된다. 기판(202)은 도펀트 불순물 원자들을 더 포함할 수 있다.
헤테로-구조체(204)는 하부 배리어 층(228)이 그 위에 배치되는 조성 버퍼 층(compositional buffer layer)(미도시)과 같은 하나 이상의 결정성 반도체 층의 스택을 포함한다. 조성 버퍼 층은, 하부 배리어 층이 무시할 만한 전위(dislocation)로 그 위에 형성될 수 있는 특정 격자 구조체를 제공하기에 적합한 결정성 재료로 구성될 수 있다. 예를 들어, 본 발명의 일 실시예에 따라, 격자 상수의 구배(gradient)에 의해, 반도체 헤테로-구조체(204)의 노출된 성장 표면을 기판(202)의 격자 구조체로부터 고품질, 저 결함 층을 그 위에 에피택셜 성장시키기에 더 양립가능한 표면으로 변화시키기 위해 조성 버퍼 층이 사용된다. 일 실시예에서, 조성 버퍼 층은 기판(202)의 양립가능하지 않은 격자 상수 대신에 에피택셜 성장을 위해 더욱 적합한 격자 상수를 제공하도록 작용한다. 일 실시예에서, 기판(202)은 단결정 실리콘으로 구성되며, 조성 버퍼 층은 두께가 약 1 ㎛인 InAlAs 층으로 구성된 하부 배리어 층에 대해 그레이딩된다. 대안의 실시예에서, 기판(202)의 격자 상수가 양자-우물 반도체 디바이스를 위한 하부 배리어 층(228)의 성장에 적합하므로 조성 버퍼 층이 생략된다.
하부 배리어 층(228)은 그 위에 형성된 양자-우물에 파동-함수(wave-function)를 구속하기에 적합한 재료로 구성될 수 있다. 본 발명의 일 실시예에 따라, 하부 배리어 층(228)은 조성 버퍼 층의 상부 격자 상수에 적절하게 부합하는 격자 상수를 가지며, 예를 들어, 격자 상수들은 하부 배리어 층(228)에서의 전위 형성이 무시될만한 정도로 충분히 유사하다. 일 실시예에서, 하부 배리어 층(228)은 두께가 약 10 nm인 대략 In0 .65Al0 .35As의 층으로 구성된다. 특정 실시예에서, N-형 반도체 디바이스에서의 양자 구속을 위해 대략 In0 .65Al0 .35As의 층으로 구성된 하부 배리어 층(228)이 사용된다. 다른 실시예에서, 하부 배리어 층(228)은 두께가 약 10 nm인 대략 In0 .65Al0 .35Sb의 층으로 구성된다. 특정 실시예에서, P-형 반도체 디바이스에서의 양자 구속을 위해 대략 In0 .65Al0 .35Sb의 층으로 구성된 하부 배리어 층(228)이 사용된다.
3차원 III-V족 재료 바디(206)는 낮은 저항으로 파동 함수를 전파하기에 적합한 재료로 구성될 수 있다. 본 발명의 일 실시예에 따라, 3차원 III-V족 재료 바디(206)는 헤테로-구조체(204)의 하부 배리어 층(228)의 격자 상수에 적절히 부합하는 격자 상수를 가지며, 예를 들어 격자 상수들은 3차원 III-V족 재료 바디(206)에서의 전위 형성이 무시될만한 정도로 충분히 유사하다. 일 실시예에서, 3차원 III-V족 재료 바디(206)는 III족(예를 들어, 붕소(boron), 알루미늄(aluminum), 갈륨(gallium) 또는 인듐(indium)) 및 V족(예를 들어, 질소(nitrogen), 인(phosphorous), 비소(arsenic) 또는 안티몬(antimony)) 원소들로 구성된다. 일 실시예에서, 3차원 III-V족 재료 바디(206)는 InAs 또는 InSb로 구성된다. 3차원 III-V족 재료 바디(206)는 파동 함수의 상당한 부분을 전파하기에 적합한, 예를 들어 파동 함수의 상당한 부분이 헤테로 구조체(204)의 하부 배리어 층(228) 또는 3차원 III-V족 재료 바디(206) 상에 형성된 상부 배리어 층(예를 들어, 배리어 층(226))에 들어가는 것을 억제하기에 적합한 두께를 가질 수 있다. 일 실시예에서, 3차원 III-V족 재료 바디(206)는 약 50-100 Å 범위의 두께(높이)를 갖는다. 폭(도시된 페이지에서 취한 치수)은 대략 동일한 치수를 가질 수 있어서, 3차원 와이어-형 피처를 제공한다.
상부 배리어 층(226)은 그 아래 형성된 III-V 재료 바디/채널 영역에서 파동 함수를 구속하기에 적합한 재료로 구성될 수 있다. 본 발명의 일 실시예에 따라, 상부 배리어 층(226)은 채널 영역(206)의 격자 상수에 적절하게 부합하는 격자 상수를 가지며, 예를 들어, 격자 상수들은 상부 배리어 층(226)에서의 전위 형성이 무시될만한 정도로 충분히 유사하다. 일 실시예에서, 상부 배리어 층(226)은, 이에 제한되지는 않지만, N-형 InGaAs와 같은 재료의 층으로 구성된다. 소스 및 드레인 재료 영역(210)은 도핑된 III-V족 재료 영역일 수 있으며, 이는 상부 배리어 층(226)과 동일하거나 유사한 재료로 형성된 더 고농도로 도핑된 구조체일 수 있다. 다른 실시예들에서, 소스 및 드레인 재료 영역(210)의 조성은, 도핑 차이와는 별도로, 상부 배리어 층(226)의 재료와 상이하다.
반도체 디바이스(200 또는 300)는 게이트, 채널 영역 및 소스/드레인 영역들의 쌍을 포함하는 반도체 디바이스일 수 있다. 일 실시예에서, 반도체 디바이스(200 또는 300)는, 이에 제한되지는 않지만, MOS-FET 또는 MEMS(Microelectromechanical System)와 같은 것이다. 일 실시예에서, 반도체 디바이스(200 또는 300)는 평면 또는 3차원 MOS-FET이며 분리된 디바이스이거나 복수의 내포형(nested) 디바이스에 있는 하나의 디바이스이다. 통상적인 집적 회로에 대해 인식되는 바와 같이, N- 및 P-채널 트랜지스터 모두 단일 기판상에 제조하여 CMOS 집적 회로를 형성할 수 있다. 또한, 상기 디바이스들을 집적 회로에 통합하기 위해 추가의 상호접속 배선을 제조할 수 있다.
전술한 디바이스들은 게이트가 III-V 재료 층들의 스택의 트랜치 내에서 채널 영역을 둘러싸는, 트랜치-기반 디바이스들로서 보여질 수 있다. 하지만, 다른 디바이스들은 트라이-게이트 또는 FIN-FET 기반 MOS-FET에서와 같이, 돌출 III-V 채널 영역들을 포함할 수 있다. 예를 들어, 도 4는 본 발명의 일 실시예에 따른, 다중 유전체 게이트 스택을 갖는 III-V족 재료 활성 영역을 갖는 비-평면 반도체 디바이스의 입체도를 예시한다.
도 4를 참조하면, 반도체 디바이스(400)는 기판(202) 위에 배치되는 헤테로-구조체(404)를 포함한다. 헤테로-구조체(404)는 하부 배리어 층(228)을 포함한다. 채널 영역(208)을 갖는 3차원 III-V족 재료 바디(206)가 하부 배리어 층(228) 위에 배치된다. 게이트 스택(218)은 채널 영역(208)의 적어도 일부를 둘러싸도록 배치된다. 일 실시예에서, 도 4의 관점에서는 보이지 않지만, 게이트 스택은 채널 영역(208)을 완전히 둘러싼다. 게이트 스택(218)은 게이트 전극(224), 및 도 2 및 3과 관련하여 설명된 이중 게이트 유전체 층들과 같은 이중 게이트 유전체 층(220/222)을 포함한다. 게이트 스택은 유전체 스페이서들(460)을 더 포함할 수 있다.
소스 및 드레인 영역(414/416)은 게이트 스택(218)에 의해 둘러싸이지 않은 3차원 III-V족 재료 바디(206)의 일부에 또는 그 위에 형성될 수 있다. 또한, 상부 배리어 층이 또한 이들 영역들에 포함될 수 있다. 또한, 분리 영역들(470)이 포함될 수 있다. 비록 도 4에는 하부 배리어 층(228)의 하단과 어느정도 정렬된 것으로 묘사되었지만, 분리 영역들(470)의 깊이는 변화할 수 있음이 이해될 것이다. 또한, 비록 도 4에는 하부 배리어 층(228)의 상단과 어느정도 정렬된 것으로 묘사되었지만, 분리 영역들(470)의 높이는 변화할 수 있음이 이해될 것이다. 도 4의 유사한 피처 명칭들은 도 2와 관련하여 설명된 바와 같을 수 있음도 또한 이해될 것이다.
다른 양태에서, 도 5a는 본 발명의 일 실시예에 따른, III-V족 재료 나노와이어-기반 반도체 구조체의 3차원 단면도를 예시한다. 도 5b는 a-a'축을 따라 취한, 도 5a의 III-V족 재료 나노와이어-기반 반도체 구조체의 채널 단면도를 예시한다. 도 5c는 b-b'축을 따라 취한, 도 5a의 III-V족 재료 나노와이어-기반 반도체 구조체의 스페이서 단면도를 예시한다.
도 5a를 참조하면, 반도체 디바이스(500)는 기판(202) 위에 배치되는 하나 이상의 수직 적층된 III-V족 재료 나노와이어(550 세트)를 포함한다. 본 발명의 실시예들은 단일 와이어 디바이스 및 다수의 와이어 디바이스 모두를 타겟으로 한다. 예로서, 나노와이어들(550A, 550B 및 550C)을 갖는 3개의 나노와이어-기반 디바이스들이 예시적 목적으로 도시된다. 설명 상의 편의를 위해, 설명이 나노와이어들 중 오직 하나에 대해서만 이루어질 경우 나노와이어(550A)가 예로서 사용된다. 하나의 나노와이어의 속성이 설명된 경우, 복수의 나노와이어를 기반으로 실시예들은 각각의 나노와이어에 대해 동일한 속성들을 가질 수 있음이 이해될 것이다.
적어도 제1 나노와이어(550A)는 III-V족 재료 채널 영역(208)을 포함한다. III-V족 재료 채널 영역(208)은 길이(L)를 갖는다. 도 5b를 참조하면, III-V족 재료 채널 영역(208)은 또한 길이(L)에 직교하는 둘레를 갖는다. 도 5a 및 5b 모두를 참조하면, 게이트 전극 스택(218)은 III-V족 재료 채널 영역(208)을 포함하여, 각각의 나노와이어(550)의 채널 영역들 각각의 전체 둘레를 둘러싼다. 게이트 전극 스택(218)은 채널 영역들과 게이트 전극(개별적으로 도시되지 않음) 사이에 배치되는 게이트 유전체 층과 함께 게이트 전극을 포함한다. III-V족 재료 채널 영역(208) 및 추가 나노와이어들(550B 및 550C)의 채널 영역들은 아래에 놓인 기판 재료 또는 위에 놓인 채널 제조 재료와 같은 임의의 개재 재료 없이 게이트 전극 스택(218)에 의해 완전히 둘러싸인다는 점에서 불연속적이다. 따라서, 복수의 나노와이어(550)를 갖는 실시예들에서, 나노와이어들의 채널 영역들은 또한, 도 5b에 묘사된 바와 같이, 서로에 대해 불연속적이다. 도 5a-5c를 참조하면, 하부 배리어 층(228)은 기판(202) 위에 배치된다. 하부 배리어 층(228)은 하나 이상의 나노와이어(550) 아래에 추가로 배치된다. 일 실시예에서, III-V족 재료 채널 영역(208)은, 도 5b에 묘사된 바와 같이, 게이트 전극(218)에 의해 완전히 둘러싸인다.
다시 도 5a를 참조하면, 각각의 나노와이어(550)는 또한, III-V족 재료 채널 영역(208)의 어느 한 측 상을 포함하는 채널 영역의 어느 한 측 상에, 나노와이어에 또는 나노와이어 상에 배치되는 소스 및 드레인 영역(214 및 216)을 포함한다. 일 실시예에서, 소스 및 드레인 영역(214/216)은 임베디드 소스 및 드레인 영역이며, 예를 들어 나노와이어들의 적어도 일부가 제거되고 소스/드레인 재료 영역으로 교체된다. 하지만, 다른 실시예에서, 소스 및 드레인 영역(214/216)은 하나 이상의 나노와이어(550)의 일부로 구성되거나 이를 적어도 포함한다.
콘택(570)들의 쌍이 소스/드레인 영역(214/216) 위에 배치된다. 일 실시예에서, 반도체 디바이스(500)는 스페이서(540)들의 쌍을 더 포함한다. 스페이서들(540)은 게이트 전극 스택(218)과 콘택(570)들의 쌍 사이에 배치된다. 전술한 바와 같이, 적어도 여러 실시예들에서, 채널 영역들 및 소스/드레인 영역들은 불연속적이도록 제조된다. 하지만, 나노와이어들(550)의 모든 영역들이 불연속적이도록 제조될 필요는 없거나 불연속적으로 제조될 수 없다. 예를 들어, 도 5c를 참조하면, 나노와이어들(550A-550C)은 스페이서들(540) 아래의 위치에서 불연속적이지 않다. 일 실시예에서, 나노와이어들(550A-550C)의 스택은 그 사이에 개재 반도체 재료(580)를 갖는다. 일 실시예에서, 하부 나노와이어(550A)는, 그렇지 않을 경우 게이트 스택(218) 형성을 위해 리세싱되는(도 5b) 하부 버퍼 층(228)의 일부와 여전히 접촉한다. 따라서, 일 실시예에서, 스페이서들(540) 중 하나 또는 둘 모두의 아래의 복수의 수직 적층된 나노와이어들(550)의 일부는 불연속적이 아니다.
도 5a-5c의 유사한 피처 명칭은 도 2와 관련하여 설명된 바와 같을 수 있음이 이해될 것이다. 또한, 비록 전술한 디바이스(500)는 단일 디바이스에 대한 것이지만, 동일한 기판상에 또는 그 위에 배치되는 NMOS 및 PMOS 나노와이어-기반 디바이스들 모두를 포함하는 CMOS 아키텍처도 또한 형성할 수 있다. 일 실시예에서, 나노와이어들(550)은 와이어들 또는 리본들과 같이 크기가 정해질 수 있으며 직각 모서리들 또는 둥근 모서리들을 가질 수 있다.
일 실시예에서, 게이트 스택(218)은 나노와이어들(550) 주위에 형성된 넓은 트랜치에 형성된다. 그러한 일 실시예에서, 게이트 스택은 채널 영역의 각각의 외부 부분 상에 배치되지만 내부 부분 상에는 배치되지 않은 제1 유전체 층을 포함한다. 상이한 제2 유전체 층은 제1 유전체 층과 등각이며 채널 영역의 각각의 내부 부분 상에 배치된다. 게이트 전극은 제2 유전체 층상에 배치된다. 그러한 특정 실시예에서, 제1 유전체 층은 약 2-15 nm 범위의 두께를 갖고, 제2 유전체 층은 약 0.5-3 nm 범위의 두께를 갖는다.
다른 실시예에서, 게이트 스택(218)은 나노와이어들(550) 주위에 형성된 좁은 트랜치에 형성된다. 그러한 일 실시예에서, 게이트 스택은 채널 영역들 각각 상에 배치되는 제1 유전체 층을 포함한다. 상이한 제2 유전체 층은 제1 유전체 층과 등각이며 제1 유전체 층상에 배치되지만 채널 영역 각각 상에는 형성되지 않는다. 게이트 전극은 제2 유전체 층상에 배치된다. 그러한 특정 실시예에서, 제1 유전체 층은 약 0.3-2 nm 범위의 두께를 갖고, 제2 유전체 층은 약 0.5-3 nm 범위의 두께를 갖는다.
다른 양태에서, III-V족 재료-기반 반도체 구조체를 제조하는 방법이 제공된다. 예를 들어, 도 6a-6e는 본 발명의 일 실시예에 따른, 다중 유전체 게이트 스택을 갖는 III-V족 재료 활성 영역을 갖는 비-평면 반도체 디바이스를 제조하는 방법의 각종 작업들을 나타내는 단면도들을 예시한다. 도 6a-6e의 유사한 피처 명칭들은 도 2 및 3과 관련하여 설명된 것과 같을 수 있음이 또한 이해될 것이다.
도 6a를 참조하면, 하부 배리어 층(228)은 기판(202) 위에 형성된다. 이어서, III-V 재료 층을 하부 배리어 층(228)상에 형성하고 패터닝하여 채널 영역(208)을 갖는 3차원 재료 바디(206)를 형성한다. 대안적으로, 도 6c와 관련하여 설명된 트랜치 형성 이후 또는 트랜치 형성 동안 III-V 재료 층을 형성할 수 있다.
도 6b를 참조하면, 상부 배리어 층(226) 및 소스 및 드레인 재료 영역(210)을 포함할 수 있는 헤테로-구조체(690)를 3차원 재료 바디(206) 위에(또는 아직 패터닝되지 않았을 경우 III-V 재료 층 위에) 형성한다.
도 6c를 참조하면, 트랜치(612)를 헤테로-구조체(690)에 그리고 하부 배리어 층(228)까지 부분적으로 형성하여, 채널 영역(208)을 노출시킨다. 일 실시예에서, 트랜치(612)는 건식 또는 습식 에칭 공정에 의해 형성한다.
도 6d를 참조하면, 트랜치(612) 및 둘러싸는 채널 영역(208)에 이중 유전체 스택(220/222)을 형성한다. 이어서, 도 6e를 참조하면, 이중 유전체 스택(220/222) 상에 게이트 전극(224)을 형성한다.
다시 도 6e를 참조하면, 도 2 및 3과 관련하여 설명한 바와 같이, 트랜치(612)는 비교적 넓은 트랜치 또는 비교적 좁은 트랜치로서 형성될 수 있다. 도 6a-6e에 묘사된 공정 흐름은 일반적으로 좁은 트랜치 및 그 안에 형성된 특정 이중 유전체 스택의 제조를 나타낸다. 다른 실시예에서, 넓은 트랜치를 형성한 다음 이중 게이트 스택의 제1 유전체 층으로 완전히 채울 수 있다. 이어서, 제1 유전체 층을 패터닝하고 그 위에 제2 유전체 층을 형성할 수 있다.
따라서, 본 발명에 설명된 하나 이상의 실시예들은 이중 게이트 유전체 스택들과 통합된 III-V 재료 활성 영역 구성들을 타겟으로 한다. 비록 상기에는 비-평면 및 게이트-올-어라운드(gate-all-around) 디바이스들의 장점에 대해 설명하였지만, 게이트 랩-어라운드(wrap-around) 피처들이 없는 평면 디바이스들에 대해서도 장점들이 달성될 수 있다. 따라서, 그러한 구성들은, 나노와이어-기반 디바이스들을 포함하여, 평면 디바이스들, 핀 또는 트라이-게이트 기반 디바이스들 및 게이트-올-어라운드 디바이스들과 같은 III-V 재료 기반 트랜지스터들을 형성하기 위해 포함될 수 있다. 본 발명에 설명된 실시예들은 MOSFETs(metal-oxide-semiconductor field effect transistors)의 접합 분리에 효과적일 수 있다. 본 발명에 설명된 III-V 재료 층들과 같은 재료들의 형성은, 이에 제한되지는 않지만, CVD(chemical vapor deposition) 또는 MBE(molecular beam epitaxy)와 같은 기술, 또는 다른 유사한 공정들에 의해 수행될 수 있다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(700)를 예시한다. 컴퓨팅 디바이스(700)는 보드(702)를 수용한다. 보드(702)는 이에 제한되지는 않지만 프로세서(704) 및 적어도 하나의 통신 칩(706)을 포함하는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(704)는 보드(702)에 물리적 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(706)은 또한 보드(702)에 물리적 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(706)은 프로세서(704)의 일부이다.
응용에 따라, 컴퓨팅 디바이스(700)는 보드(702)에 물리적 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 구성요소들은, 이에 제한되지는 않지만 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 콘트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS 디바이스, 콤파스, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함한다.
통신 칩(706)은 컴퓨팅 디바이스(700)에 및 이로부터의 데이터를 전송하기 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어는 비고형(non-solid) 매체를 통해 변조 전자기 복사를 이용함으로써 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 비록 일부 실시예들에서는 그렇지 않을 수도 있지만, 용어는 관련 디바이스들이 임의의 와이어들을 포함하지 않는 것을 시사하지 않는다. 통신 칩(706)은, 이에 제한되지는 않지만, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그의 파생물 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(700)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(706)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩(706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(700)의 프로세서(704)는 프로세서(704) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다. 용어 "프로세서"는 저항기들 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 저항기들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형시키는 임의의 디바이스 또는 디바이스 일부를 지칭할 수 있다.
통신 칩(706)은 또한 통신 칩(706) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(700) 내에 수용된 다른 컴포넌트는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
각종 구현들에서, 컴퓨팅 디바이스(700)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA, 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(700)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 다중 유전체 게이트 스택들을 갖는 III-V족 재료 활성 영역들을 갖는 비-평면 반도체 디바이스들을 포함한다.
일 실시예에서, 반도체 디바이스는 기판 위에 배치되는 헤테로-구조체를 포함한다. 헤테로-구조체는 채널 영역을 갖는 3차원 III-V족 재료 바디를 포함한다. 소스 및 드레인 재료 영역이 3차원 III-V족 재료 바디 위에 배치된다. 트랜치가 소스 및 드레인 재료 영역에 배치되어 소스 영역을 드레인 영역으로부터 분리하고 채널 영역의 적어도 일부를 노출시킨다. 게이트 스택을 트랜치에 그리고 채널 영역의 노출된 부분 상에 배치한다. 게이트 스택은, 트랜치와 등각이며 채널 영역의 외부 부분상에 배치되지만 내부 부분 상에 배치되지 않는 제1 유전체 층을 포함한다. 상이한 제2 유전체 층은 제1 유전체 층과 등각이며 채널 영역의 내부 부분 상에 배치된다. 게이트 전극은 제2 유전체 층상에 배치된다.
일 실시예에서, 제2 유전체 층은 제1 유전체 층보다 더 높은 유전 상수를 갖는다.
일 실시예에서, 제2 유전체 층은 약 8보다 큰 유전 상수를 갖고, 제1 유전체 층은 약 4-8 범위의 유전 상수를 갖는다.
일 실시예에서, 제2 유전체 층은, 이에 제한되지는 않지만, 탄탈륨 실리콘 산화물(TaSiOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 또는 란타늄 산화물(La2O3)과 같은 재료로 구성되고, 제1 유전체 층은, 이에 제한되지는 않지만, 알루미늄 실리케이트(AlSiOx), 실리콘 산질화물(SiON), 실리콘 이산화물(SiO2) 또는 실리콘 질화물(Si3N4)과 같은 재료로 구성된다.
일 실시예에서, 제1 유전체 층은 약 2-15 nm 범위의 두께를 갖고, 제2 유전체 층은 약 0.5-3 nm 범위의 두께를 갖는다.
일 실시예에서, 헤테로-구조체는 소스 및 드레인 재료 영역과 3차원 III-V족 재료 바디 사이에 배치되는 상부 배리어 층을 더 포함한다. 트랜치도 또한 상부 배리어 층에 배치된다.
일 실시예에서, 헤테로-구조체는 기판과 3차원 III-V족 재료 바디 사이에 배치되는 하부 배리어 층을 더 포함한다.
일 실시예에서, 트랜치도 또한 하부 배리어 층에 부분적으로 배치되어, 채널 영역을 완전히 노출시킨다. 게이트 스택은 채널 영역을 완전히 둘러싼다.
일 실시예에서, 반도체 디바이스는 기판 위에 배치되는 복수의 III-V족 재료 나노와이어의 수직 구성을 포함한다. 게이트 스택은 III-V족 재료 나노와이어 각각의 채널 영역들 상에 배치되고 상기 채널 영역들을 완전히 둘러싼다. 게이트 스택은 채널 영역의 각각의 외부 부분들 상에 배치되지만 내부 부분에 배치되지 않는 제1 유전체 층을 포함한다. 상이한 제2 유전체 층은 제1 유전체 층과 등각이며 채널 영역의 각각의 내부 부분 상에 배치된다. 게이트 전극은 제2 유전체 층 상에 배치된다. 소스 및 드레인 영역들은 게이트 스택의 어느 한 측 상에서 III-V족 재료 나노와이어 각각의 일부들을 둘러싼다.
일 실시예에서, 반도체 구조체는 소스 및 드레인 영역들과 III-V족 재료 나노와이어 각각 사이에 배치되는 상부 배리어 층을 더 포함한다.
일 실시예에서, 반도체 구조체는 기판과 최하부 III-V족 재료 나노와이어 사이에 배치되는 하부 배리어 층을 더 포함한다. 게이트 스택의 하부 부분은 하부 배리어 층 상에 배치된다.
일 실시예에서, 제2 유전체 층은 제1 유전체 층보다 더 높은 유전 상수를 갖는다.
일 실시예에서, 제2 유전체 층은 약 8보다 큰 유전 상수를 갖고, 제1 유전체 층은 약 4-8 범위의 유전 상수를 갖는다.
일 실시예에서, 제2 유전체 층은, 이에 제한되지는 않지만, 탄탈륨 실리콘 산화물(TaSiOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 또는 란타늄 산화물(La2O3)과 같은 재료로 구성되고, 제1 유전체 층은, 이에 제한되지는 않지만, 알루미늄 실리케이트(AlSiOx), 실리콘 산질화물(SiON), 실리콘 이산화물(SiO2) 및 실리콘 질화물(Si3N4)과 같은 재료로 구성된다.
일 실시예에서, 제1 유전체 층은 약 2-15 nm 범위의 두께를 갖고, 제2 유전체 층은 약 0.5-3 nm 범위의 두께를 갖는다.
일 실시예에서, 반도체 디바이스는 반도체 디바이스는 기판 위에 배치되는 헤테로-구조체를 포함한다. 헤테로-구조체는 채널 영역을 갖는 3차원 III-V족 재료 바디를 포함한다. 소스 및 드레인 재료 영역이 3차원 III-V족 재료 바디 위에 배치된다. 트랜치가 소스 및 드레인 재료 영역에 배치되어 소스 영역을 드레인 영역으로부터 분리하고 채널 영역의 적어도 일부를 노출시킨다. 게이트 스택을 트랜치에 그리고 채널 영역의 노출된 부분 상에 배치한다. 게이트 스택은, 트랜치와 등각이며 채널 영역의 노출된 부분 상에 배치되는 제1 유전체 층을 포함한다. 상이한 제2 유전체 층은 제1 유전체 층과 등각이며 제1 유전체 층 상에 배치되지만 채널 영역 상에 배치되지 않는다. 게이트 전극은 제2 유전체 층상에 배치된다.
일 실시예에서, 제2 유전체 층은 제1 유전체 층보다 더 높은 유전 상수를 갖는다.
일 실시예에서, 제2 유전체 층은 약 8보다 큰 유전 상수를 갖고, 제1 유전체 층은 약 4-8 범위의 유전 상수를 갖는다.
일 실시예에서, 제2 유전체 층은, 이에 제한되지는 않지만, 탄탈륨 실리콘 산화물(TaSiOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 또는 란타늄 산화물(La2O3)과 같은 재료로 구성되고, 제1 유전체 층은, 이에 제한되지는 않지만, 알루미늄 실리케이트(AlSiOx), 실리콘 산질화물(SiON), 실리콘 이산화물(SiO2) 및 실리콘 질화물(Si3N4)과 같은 재료로 구성된다.
일 실시예에서, 제1 유전체 층은 약 0.3-2 nm 범위의 두께를 갖고, 제2 유전체 층은 약 0.5-3 nm 범위의 두께를 갖는다.
일 실시예에서, 헤테로-구조체는 소스 및 드레인 재료 영역과 3차원 III-V족 재료 바디 사이에 배치되는 상부 배리어 층을 더 포함한다. 트랜치도 또한 상부 배리어 층에 배치된다.
일 실시예에서, 헤테로-구조체는 기판과 3차원 III-V족 재료 바디 사이에 배치되는 하부 배리어 층을 더 포함한다.
일 실시예에서, 트랜치도 또한 하부 배리어 층에 부분적으로 배치되어, 채널 영역을 완전히 노출시킨다. 게이트 스택은 채널 영역을 완전히 둘러싼다.
일 실시예에서, 반도체 디바이스는 기판 위에 배치되는 복수의 III-V족 재료 나노와이어의 수직 구성을 포함한다. 게이트 스택은 III-V족 재료 나노와이어 각각의 채널 영역들 상에 배치되고 채널 영역들을 완전히 둘러싼다. 게이트 스택은 채널 영역 각각 상에 배치되는 제1 유전체 층을 포함한다. 상이한 제2 유전체 층은 제1 유전체 층과 등각이며 제1 유전체 층 상에 배치되지만 채널 영역 각각 상에 배치되지 않는다. 게이트 전극은 제2 유전체 층 상에 배치된다. 소스 및 드레인 영역들은 게이트 스택의 어느 한 측 상에서 III-V족 재료 나노와이어 각각의 일부들을 둘러싼다.
일 실시예에서, 반도체 구조체는 소스 및 드레인 영역들과 III-V족 재료 나노와이어 각각 사이에 배치되는 상부 배리어 층을 더 포함한다.
일 실시예에서, 반도체 구조체는 기판과 최하부 III-V족 재료 나노와이어 사이에 배치되는 하부 배리어 층을 더 포함한다. 게이트 스택의 하부 부분은 하부 배리어 층 상에 배치된다.
일 실시예에서, 제2 유전체 층은 제1 유전체 층보다 더 높은 유전 상수를 갖는다.
일 실시예에서, 제2 유전체 층은 약 8보다 큰 유전 상수를 갖고, 제1 유전체 층은 약 4-8 범위의 유전 상수를 갖는다.
일 실시예에서, 제2 유전체 층은, 이에 제한되지는 않지만, 탄탈륨 실리콘 산화물(TaSiOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 또는 란타늄 산화물(La2O3)과 같은 재료로 구성되고, 제1 유전체 층은, 이에 제한되지는 않지만, 알루미늄 실리케이트(AlSiOx), 실리콘 산질화물(SiON), 실리콘 이산화물(SiO2) 또는 실리콘 질화물(Si3N4)과 같은 재료로 구성된다.
일 실시예에서, 제1 유전체 층은 약 0.3-2 nm 범위의 두께를 갖고, 제2 유전체 층은 약 0.5-3 nm 범위의 두께를 갖는다.

Claims (37)

  1. 반도체 디바이스로서,
    기판 위에 배치되며, 채널 영역을 갖는 3차원 III-V족 재료 바디를 포함하는 헤테로-구조체;
    상기 3차원 III-V족 재료 바디 위에 배치되는 소스 및 드레인 재료 영역;
    상기 소스 및 드레인 재료 영역에 배치되어 소스 영역을 드레인 영역으로부터 분리하고 상기 채널 영역의 적어도 일부를 노출시키는 트랜치; 및
    상기 트랜치에 그리고 상기 채널 영역의 노출된 부분 상에 배치되는 게이트 스택 - 상기 게이트 스택은:
    상기 트랜치와 등각이며 상기 채널 영역의 외부 부분들 상에 배치되지만 내부 부분 상에 배치되지 않는 제1 유전체 층;
    상기 제1 유전체 층과 등각이며 상기 채널 영역의 내부 부분 상에 배치되는 상이한 제2 유전체 층 - 상기 제2 유전체 층은 상기 제1 유전체 층보다 더 높은 유전 상수를 가짐 -; 및
    상기 제2 유전체 층 상에 배치되는 게이트 전극
    을 포함함 -
    을 포함하는 반도체 디바이스.
  2. 삭제
  3. 제1항에 있어서, 상기 제2 유전체 층은 8보다 큰 유전 상수를 갖고, 상기 제1 유전체 층은 4-8 범위의 유전 상수를 갖는 반도체 디바이스.
  4. 제1항에 있어서, 상기 제2 유전체 층은 탄탈륨 실리콘 산화물(TaSiOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 및 란타늄 산화물(La2O3)로 구성된 그룹으로부터 선택된 재료를 포함하고, 상기 제1 유전체 층은 알루미늄 실리케이트(AlSiOx), 실리콘 산질화물(SiON), 실리콘 이산화물(SiO2) 및 실리콘 질화물(Si3N4)로 구성된 그룹으로부터 선택된 재료를 포함하는 반도체 디바이스.
  5. 제1항에 있어서, 상기 제1 유전체 층은 2-15 nm 범위의 두께를 갖고, 상기 제2 유전체 층은 0.5-3 nm 범위의 두께를 갖는 반도체 디바이스.
  6. 제1항에 있어서, 상기 헤테로-구조체는:
    상기 소스 및 드레인 재료 영역과 상기 3차원 III-V족 재료 바디 사이에 배치되는 상부 배리어 층 - 상기 트랜치도 또한 상기 상부 배리어 층에 배치됨 -
    을 더 포함하는 반도체 디바이스.
  7. 제1항에 있어서, 상기 헤테로-구조체는:
    상기 기판과 상기 3차원 III-V족 재료 바디 사이에 배치되는 하부 배리어 층
    을 더 포함하는 반도체 디바이스.
  8. 제7항에 있어서, 상기 트랜치도 또한 상기 하부 배리어 층에 부분적으로 배치되어 상기 채널 영역을 완전히 노출시키고, 상기 게이트 스택은 상기 채널 영역을 완전히 둘러싸는 반도체 디바이스.
  9. 반도체 디바이스로서,
    기판 위에 배치되며, 채널 영역을 갖는 3차원 III-V족 재료 바디를 포함하는 헤테로-구조체;
    상기 3차원 III-V족 재료 바디 위에 배치되는 소스 및 드레인 재료 영역;
    상기 소스 및 드레인 재료 영역에 배치되어 소스 영역을 드레인 영역으로부터 분리하고 상기 채널 영역의 적어도 일부를 노출시키는 트랜치; 및
    상기 트랜치에 그리고 상기 채널 영역의 노출된 부분 상에 배치되는 게이트 스택 - 상기 게이트 스택은:
    상기 트랜치와 등각이며 상기 채널 영역의 노출된 부분 상에 배치되는 제1 유전체 층;
    상기 제1 유전체 층과 등각이며 상기 제1 유전체 층 상에 배치되지만 상기 채널 영역 상에 배치되지 않는 상이한 제2 유전체 층 - 상기 제2 유전체 층은 상기 제1 유전체 층보다 더 높은 유전 상수를 가짐 - ; 및
    상기 제2 유전체 층 상에 배치되는 게이트 전극
    을 포함함 -
    을 포함하는 반도체 디바이스.
  10. 삭제
  11. 제9항에 있어서, 상기 제2 유전체 층은 8보다 큰 유전 상수를 갖고, 상기 제1 유전체 층은 4-8 범위의 유전 상수를 갖는 반도체 디바이스.
  12. 제9항에 있어서, 상기 제2 유전체 층은 탄탈륨 실리콘 산화물(TaSiOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 및 란타늄 산화물(La2O3)로 구성된 그룹으로부터 선택된 재료를 포함하고, 상기 제1 유전체 층은 알루미늄 실리케이트(AlSiOx), 실리콘 산질화물(SiON), 실리콘 이산화물(SiO2) 및 실리콘 질화물(Si3N4)로 구성된 그룹으로부터 선택된 재료를 포함하는 반도체 디바이스.
  13. 제9항에 있어서, 상기 제1 유전체 층은 0.3-2 nm 범위의 두께를 갖고, 상기 제2 유전체 층은 0.5-3 nm 범위의 두께를 갖는 반도체 디바이스.
  14. 제9항에 있어서, 상기 헤테로-구조체는:
    상기 소스 및 드레인 재료 영역과 상기 3차원 III-V족 재료 바디 사이에 배치되는 상부 배리어 층 - 상기 트랜치도 또한 상기 상부 배리어 층에 배치됨 -
    을 더 포함하는 반도체 디바이스.
  15. 제9항에 있어서, 상기 헤테로-구조체는:
    상기 기판과 상기 3차원 III-V족 재료 바디 사이에 배치되는 하부 배리어 층
    을 더 포함하며,
    상기 트랜치는 또한 상기 하부 배리어 층에 부분적으로 배치되어 상기 채널 영역을 완전히 노출시키고, 상기 게이트 스택은 상기 채널 영역을 완전히 둘러싸는 반도체 디바이스.
  16. 반도체 디바이스로서,
    제1 반도체 재료를 포함하는 반도체 기판;
    상기 반도체 기판 위의 제2 층 - 상기 제2 층은 상기 제1 반도체 재료와는 상이한 제2 재료를 포함함 -;
    상기 제2 층 위의 나노와이어 - 상기 나노와이어는 상기 제2 재료와는 상이한 제3 재료를 포함하고, 상기 나노와이어는 채널 영역을 가짐 -;
    상기 채널 영역의 제1 측에 있고 상부를 갖는 소스 영역 - 상기 소스 영역의 상부는 상기 나노와이어의 상부 위에 있음 -;
    상기 채널 영역의 제2 측의 드레인 영역 - 상기 채널 영역의 제2 측은 상기 제1 측의 반대편에 있고, 상기 드레인 영역은 상부를 가지며, 상기 드레인 영역의 상부는 상기 나노와이어의 상부 위에 있음 -;
    상기 나노와이어의 상기 채널 영역 주위의 제1 게이트 유전체 층;
    상기 나노와이어의 상기 채널 영역 주위의 제2 게이트 유전체 층 - 상기 제2 게이트 유전체 층은 상기 제1 게이트 유전체 층 상에 있고, 상기 제1 게이트 유전체 층에 의해 상기 나노와이어의 상기 채널 영역으로부터 분리되며, 상기 제2 게이트 유전체 층은 상기 제1 게이트 유전체 층보다 더 높은 유전 상수를 가짐 -; 및
    상기 나노와이어의 상기 채널 영역 주위의 게이트 전극 - 상기 게이트 전극은 상기 제1 게이트 유전체 층 및 상기 제2 게이트 유전체 층 둘다에 의해 상기 나노와이어의 상기 채널 영역으로부터 분리됨 -;
    을 포함하고,
    상기 나노와이어의 상기 채널 영역의 하부 상의 상기 제1 게이트 유전체 층의 일부는 상기 제2 층의 상부 표면 아래로 연장되는 반도체 디바이스.
  17. 제16항에 있어서, 상기 제1 게이트 유전체 층은 상기 소스 영역으로부터 상기 드레인 영역으로 연장되는 선에 대해 수직으로 취한 제1 단면에서 상기 나노와이어를 완전히 둘러싸고, 상기 제1 게이트 유전체 층은 상기 나노와이어를 통과하여 취한, 상기 기판의 상부 표면과 평행인 제2 단면에서 상기 나노와이어를 완전히 둘러싸지 않는 반도체 디바이스.
  18. 제17항에 있어서, 상기 제1 단면에서의 상기 나노와이어의 둘레는 직각 모서리들 또는 둥근 모서리들을 갖는 반도체 디바이스.
  19. 제16항에 있어서, 상기 제2 게이트 유전체 층은 8보다 큰 유전 상수를 갖고, 상기 제1 게이트 유전체 층은 7 이하의 유전 상수를 갖는 반도체 디바이스.
  20. 제19항에 있어서, 상기 제2 게이트 유전체 층은 탄탈륨 실리콘 산화물(TaSiOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 및 란타늄 산화물(La2O3)로 구성된 그룹으로부터 선택된 재료를 포함하고, 상기 제1 게이트 유전체 층은 알루미늄 실리케이트(AlSiOx), 실리콘 산질화물(SiON), 실리콘 이산화물(SiO2) 및 실리콘 질화물(Si3N4)로 구성된 그룹으로부터 선택된 재료를 포함하는 반도체 디바이스.
  21. 제19항에 있어서, 상기 제1 게이트 유전체 층은 2-15 nm의 두께를 갖고, 상기 제2 게이트 유전체 층은 0.5-3 nm의 두께를 갖는 반도체 디바이스.
  22. 제16항에 있어서, 상기 나노와이어의 제3 재료는 주기율표의 III족 원소를 포함하고, 주기율표의 V족 원소를 더 포함하는 반도체 디바이스.
  23. 제22항에 있어서, 상기 제3 재료는 InxAs1-x를 포함하는 반도체 디바이스.
  24. 제22항에 있어서, 상기 제3 재료는 InxSb1-x를 포함하는 반도체 디바이스.
  25. 제16항에 있어서, 상기 나노와이어의 상기 채널 영역의 하측 아래의 상기 제2 게이트 유전체 층의 일부는 상기 제2 층의 상부 표면 아래로 연장되고, 상기 나노와이어의 상기 채널 영역의 하측 아래의 상기 게이트 전극의 일부는 상기 제2 층의 상부 표면 아래로 연장되는 반도체 디바이스.
  26. 제16항에 있어서, 상기 나노와이어는 높이 및 폭을 가지며, 상기 높이는 상기 폭과 동일한 반도체 디바이스.
  27. 제16항에 있어서, 상기 나노와이어 위에 있고 상기 소스 및 드레인 아래에 있는 제3 층을 더 포함하는 반도체 디바이스.
  28. 반도체 디바이스로서,
    제1 반도체 재료를 포함하는 반도체 기판;
    상기 기판의 부분들 상에 있지만 상기 기판을 완전히 덮지는 않는 분리 영역들;
    분리 영역에 의해 덮이지 않는 상기 기판의 부분이 상기 분리 영역의 하부 표면을 지나서 위로 연장되는 기판 연장 영역;
    상기 반도체 기판의 상기 기판 연장 영역의 적어도 부분적으로 위에 있는 제2 층 - 상기 제2 층은 상기 분리 영역의 하부 표면 위 및 상기 분리 영역의 상부 표면 아래에 적어도 일부를 갖고, 상기 제2 층은 상기 제1 반도체 재료와는 상이한 제2 재료를 포함함 -;
    상기 제2 층 위의 소스 영역 - 상기 소스 영역은 상부를 가짐 -;
    상기 제2 층 위의 드레인 영역 - 상기 드레인 영역은 상부를 갖고, 상기 드레인 영역은 상기 소스 영역으로부터 측면으로 이격됨 -;
    상기 제2 층 위의 채널 재료 영역 - 상기 채널 재료 영역은 상기 소스 영역으로부터 상기 드레인 영역으로 연장되는 제1 축을 따라 측정되는 길이를 갖고, 상기 채널 재료 영역의 길이는 상기 소스 영역과 상기 드레인 영역 사이의 측면 거리의 일부에 걸칠 만큼 크고, 상기 채널 재료 영역은 상기 기판으로부터 위로 연장되는 제2 축을 따라 측정되는 높이를 갖고, 상기 채널 재료 영역은 상기 제1 축 및 상기 제2 축에 수직인 제3 축을 따라 측정되는 폭을 갖고, 상기 길이는 상기 높이보다 크고 또한 상기 폭보다 크고, 상기 채널 재료 영역은 상기 제2 재료와는 상이한 제3 재료를 포함하고, 상기 채널 재료 영역은 채널 영역을 갖고, 상기 채널 재료 영역은 상부를 갖고, 상기 채널 재료 영역의 상부는 상기 소스 영역의 상부 아래에 있고 상기 드레인 영역의 상부 아래에 있음 -;
    상기 채널 재료 영역의 채널 영역 주위의 제1 게이트 유전체 층;
    상기 채널 재료 영역의 채널 영역 주위의 제2 게이트 유전체 층 - 상기 제2 게이트 유전체 층은 상기 제1 게이트 유전체 층 상에 있고 상기 제1 게이트 유전체 층에 의해 상기 채널 재료 영역의 채널 영역으로부터 분리되고, 상기 제2 게이트 유전체 층은 상기 제1 게이트 유전체 층보다 더 높은 유전 상수를 가짐 -; 및
    상기 채널 재료 영역의 채널 영역 주위의 게이트 전극 - 상기 게이트 전극은 상기 제1 게이트 유전체 층 및 상기 제2 게이트 유전체 층 둘다에 의해 상기 채널 재료 영역의 채널 영역으로부터 분리됨 -;
    을 포함하고,
    상기 제1 게이트 유전체 층의 일부는 상기 채널 재료 영역의 채널 영역의 하부 아래로 연장되고, 상기 제2 층의 상부 표면 아래로 연장되며, 상기 제2 게이트 유전체 층의 일부는 상기 채널 재료 영역의 채널 영역의 하부 아래로 연장되고, 상기 제2 층의 상부 표면 아래로 연장되며, 상기 게이트 전극의 일부는 상기 채널 재료 영역의 채널 영역의 하부 아래로 연장되고, 상기 제2 층의 상부 표면 아래로 연장되는 반도체 디바이스.
  29. 제28항에 있어서, 상기 채널 재료 영역은 III-V족 재료를 포함하는 반도체 디바이스.
  30. 제29항에 있어서, 상기 제3 재료는 InxAs1-x 및 InxSb1-x를 포함하는 그룹으로부터 선택된 재료를 포함하는 반도체 디바이스.
  31. 제28항에 있어서, 상기 제1 게이트 유전체 층은 상기 소스 영역으로부터 상기 드레인 영역으로 연장되는 선에 대해 수직으로 취한 제1 단면에서 상기 채널 재료 영역을 완전히 둘러싸고, 상기 제1 게이트 유전체 층은 상기 채널 재료 영역을 통과하여 취한, 상기 기판의 상부 표면과 평행인 제2 단면에서 상기 채널 재료 영역을 완전히 둘러싸지 않는 반도체 디바이스.
  32. 제28항에 있어서, 상기 제2 게이트 유전체 층은 탄탈륨 실리콘 산화물(TaSiOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 및 란타늄 산화물(La2O3)로 구성된 그룹으로부터 선택된 재료를 포함하고, 상기 제1 게이트 유전체 층은 알루미늄 실리케이트(AlSiOx), 실리콘 산질화물(SiON), 실리콘 이산화물(SiO2) 및 실리콘 질화물(Si3N4)로 구성된 그룹으로부터 선택된 재료를 포함하는 반도체 디바이스.
  33. 반도체 디바이스로서,
    기판 위에 배치되는 복수의 III-V족 재료 나노와이어들의 수직 구성;
    상기 III-V족 재료 나노와이어들 각각의 채널 영역들 상에 배치되고 채널 영역들을 완전히 둘러싸는 게이트 스택 - 상기 게이트 스택은:
    상기 채널 영역들 각각의 외부 부분들 상에 배치되지만 내부 부분 상에 배치되지 않는 제1 유전체 층;
    상기 제1 유전체 층과 등각이며 상기 채널 영역들 각각의 내부 부분 상에 배치되는 상이한 제2 유전체 층 - 상기 제2 유전체 층은 상기 제1 유전체 층보다 더 높은 유전 상수를 가짐 - ; 및
    상기 제2 유전체 층 상에 배치되는 게이트 전극
    을 포함함 -;
    상기 기판과 최하단의 III-V족 재료 나노와이어 사이에 배치되는 반도체 층 - 상기 게이트 스택의 하부 부분은 상기 반도체 층 위에 배치됨 -; 및
    상기 게이트 스택의 어느 한 측 상에서 상기 III-V족 재료 나노와이어들 각각의 내에 또는 그 위에 배치되는 소스 및 드레인 영역들
    을 포함하는 반도체 디바이스.
  34. 삭제
  35. 제33항에 있어서, 상기 제2 유전체 층은 8보다 큰 유전 상수를 갖고, 상기 제1 유전체 층은 4-8 범위의 유전 상수를 갖는 반도체 디바이스.
  36. 제33항에 있어서, 상기 제2 유전체 층은 탄탈륨 실리콘 산화물(TaSiOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 및 란타늄 산화물(La2O3)로 구성된 그룹으로부터 선택된 재료를 포함하고, 상기 제1 유전체 층은 알루미늄 실리케이트(AlSiOx), 실리콘 산질화물(SiON), 실리콘 이산화물(SiO2) 및 실리콘 질화물(Si3N4)로 구성된 그룹으로부터 선택된 재료를 포함하는 반도체 디바이스.
  37. 제33항에 있어서, 상기 제1 유전체 층은 2-15 nm 범위의 두께를 갖고, 상기 제2 유전체 층은 0.5-3 nm 범위의 두께를 갖는 반도체 디바이스.
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