TW201421690A - 具有帶有多介電閘堆疊之三－五族材料主動區的非平面半導體裝置 - Google Patents

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Abstract

描述具有帶有多介電閘堆疊之III-V族材料主動區的非平面半導體裝置。舉例言之，一半導體裝置包括包括一非同質結構配置於一基體上。該非同質結構包括具有一通道區的三維III-V族材料本體。一源極及汲極區係配置於三維III-V族材料本體上方。一溝槽係配置於分開一源極區與一汲極區的該源極及汲極材料區中，及暴露該通道區之至少一部分。一閘極堆疊係配置於該溝槽內及在該通道區之暴露部分上。該閘極堆疊包括第一及第二介電層及一閘極電極。

Description

具有帶有多介電閘堆疊之三-五族材料主動區的非平面半導體裝置 發明領域
本發明之實施例係有關半導體裝置領域，及更明確言之，具有帶有多介電閘堆疊之III-V族材料主動區的非平面半導體裝置。
發明背景
過去數十年時間，積體電路中特性件的尺寸構成半導體產業不斷成長的背後驅策力。尺規縮小成愈來愈小的特性件許可在半導體晶片的有限實體面積上形成增高密度的功能單元。舉例言之，電晶體維度縮小許可結合更多個記憶體裝置在一晶片上，結果導致製成具有增高容量的產品。但不斷增高容量的推動並非毫無問題。需要最佳化各個裝置的效能變成愈來愈顯著。
形成於磊晶生長半導體非同質結構諸如III-V族材料系統內的半導體裝置提供格外高的載子遷移率於電晶體通道，原因在於低有效質量連同雜質散布減低。此等裝 置提供高驅動電流效能，顯示對未來低耗電高速邏輯應用有展望。但在以III-V族材料為基礎的裝置領域仍然需要顯著改進。
此外，於積體電路裝置的製造中，多閘極電晶體 諸如三閘極電晶體隨著裝置尺寸的持續縮小而變得更為普及。許多不同技術試圖減少此等電晶體的接面洩漏。但於遏止接面洩漏領域仍然需要顯著改進。
依據本發明之一實施例，係特地提出一種半導體裝置包含：一非同質結構，其配置於一基體上方且包含帶有一通道區的一三維III-V族材料本體；一源極及汲極材料區，其配置於該三維III-V族材料本體上方；一溝槽，其配置於該源極及汲極材料區內將一源極區與一汲極區分開，且暴露出該通道區之至少一部分；及一閘極堆疊，其配置於該溝槽內及該通道區之該暴露部分上，該閘極堆疊包含：與該溝槽共形且配置於該通道區之外部但非一內部上的一第一介電層；與該第一介電層共形且配置於該通道區之該內部上的一第二不同介電層；及配置於該第二介電層上之一閘極電極。
100、200、300、400、500‧‧‧半導體裝置
102、202‧‧‧基體
104、204、404、690‧‧‧非同質結構
106、206‧‧‧三維III-V族材料本體
108、208‧‧‧通道區
110、210‧‧‧源極及汲極材料區
112、212、312、612‧‧‧溝槽
114、214、414‧‧‧源極區
116、216、416‧‧‧汲極區
118、218、318‧‧‧閘極堆疊
118A、218A、318A‧‧‧部分
122‧‧‧高k閘極介電層
124、224‧‧‧閘極電極
126、226‧‧‧頂阻擋層
128、228‧‧‧底阻擋層
140‧‧‧界面狀態
142‧‧‧洩漏路徑
150‧‧‧圖
220‧‧‧第一介電層
222‧‧‧第二介電層
460‧‧‧介電隔件
470‧‧‧絕緣區
540‧‧‧隔件
550、550A~C‧‧‧奈米線
570‧‧‧接點
580‧‧‧中間半導體材料
700‧‧‧運算裝置
702‧‧‧板、主機板
704‧‧‧處理器
706‧‧‧通訊晶片
W1-2‧‧‧寬度
圖1A示例說明具有帶有單一介電閘堆疊之III-V族材料主動區的非平面半導體裝置之剖面圖。
圖1B為針對圖1A之裝置歷經100kHz至2MHz頻譜的C/A呈VG之函數之作圖。
圖2示例說明依據本發明之一實施例具有帶有多 介電閘堆疊之III-V族材料主動區的非平面半導體裝置之剖面圖。
圖3示例說明依據本發明之另一實施例具有帶有 多介電閘堆疊之III-V族材料主動區的另一非平面半導體裝置之剖面圖。
圖4示例說明依據本發明之一實施例具有帶有多 介電閘堆疊之III-V族材料主動區的非平面半導體裝置之一角視圖。
圖5A示例說明依據本發明之一實施例，以III-V族材料奈米線為基礎的半導體結構之三維剖面圖。
圖5B示例說明沿a-a’軸所取，圖5A之以III-V族材料奈米線為基礎的半導體結構之剖面通道圖。
圖5C示例說明沿b-b’軸所取，圖5A之以III-V族材料奈米線為基礎的半導體結構之剖面隔件圖。
圖6A-6E示例說明剖面圖表示依據本發明之一實施例，在一具有帶有多介電閘堆疊之III-V族材料主動區的非平面半導體裝置之製作方法中的各項操作。
圖7示例說明依據本發明之一個具現的一運算裝置。
較佳實施例之詳細說明
描述具有帶有多介電閘堆疊之III-V族材料主動區的非平面半導體裝置。於後文詳細說明部分中，陳述無 數特定細節，諸如特定整合及材料方案，以供徹底瞭解本發明之實施例。熟諳技藝人士將瞭解可無此等特定細節而具現本發明之實施例。於其它情況下，眾所周知的特徵諸如積體電路設計布局未經詳細說明以免不必要地遮掩本發明之實施例。此外，須瞭解附圖中顯示的多個實施例係為示例說明之代表圖並非必要照比例繪製。
此處描述的一或多個實施例係有關於具有帶有多介電閘堆疊之III-V族材料主動區的非平面半導體裝置。更明確言之，描述針對III-V族材料非平面電晶體的雙氧化物/被動特性件。實施例可涵蓋用以製造具有雙氧化物、III-V通道、低關閉態洩漏中之一或多者之辦法，且根據矽上通道組態可施用至電晶體。
至於針對此處描述的一或多個實施例脈絡，針對相關裝置的過去架構在以III-V族材料為基礎的電晶體可包括或調用一洩漏路徑。洩漏路徑可在閘極電極下方及通過一較大帶隙底阻擋層，原因在於較大帶隙材料接觸高k閘極介電質，無法與此種介電質可相容。此種接觸高k閘極介電質可能導致大密度界面阱，許可在裝置的閘極控制外部的傳導路徑，因而限制了III-V電晶體的關閉態洩漏。非平面電晶體結構可能促成此等問題。
至於習知辦法之一實施例，圖1A示例說明具有帶有單一介電閘堆疊之III-V族材料主動區的非平面半導體裝置的剖面圖。參考圖1A，半導體裝置100包括配置於基體102上方的一非同質結構104。該非同質結構104包括具有一 通道區108的一三維III-V族材料本體106。一源極及汲極材料區110係配置於該三維III-V族材料本體106上方。一溝槽112係配置於源極及汲極材料區110上方，分開一源極區114與一汲極區116，及暴露該通道區108的至少一部分。一閘極堆疊118係配置於溝槽112內及通道區108的暴露部上。該閘極堆疊118包括一高k閘極介電層122及一閘極電極124。 須瞭解閘極堆疊118包括在通道區下方部分，於圖1A中標示為118A。該非同質結構104進一步包括一頂阻擋層126及一底阻擋層128。該溝槽112係進一步配置於頂阻擋層126內及部分於底阻擋層128內。因此，閘極堆疊118可完全環繞通道區108，如圖1A之描繪。
再度參考圖1A，高k閘極介電層122係接觸一高 帶隙底阻擋層128(例如InAlAs)。如此可產生界面狀態140，及結果導致從源極區114至汲極區116之非期望的洩漏路徑142。此種洩漏路徑142可能有害地增加裝置100的關閉態洩漏。此外，提供此種又薄又高電容的閘極介電質作為隔件，也導致高寄生電容，可能導致電路中較慢的電晶體操作(例如RF效能不佳)。舉例言之，圖1B為針對裝置100歷經100kHz至2MHz頻譜的C/A呈VG之函數之圖150。如圖150所示，針對業界裝置之現況觀察得的高迪特(Dit)。
為了解決前述問題，一或多個此處描述的實施例 係針對將雙氧化物/被動層導入非平面III-V半導體裝置的辦法及所得裝置。此種雙氧化物/被動層可含括以減少電晶體通道下方界面狀態的產生。於一個實施例中，外氧化物 層具有低介電常數，若為薄則可用於閘極堆疊或也可用作為隔件氧化物。於一實施例中，含括此種堆疊，導致較少迪特，減少寄生汲極關閉態洩漏，及降低寄生電容。此外，因散射的減低故可實現通道內遷移率的改良。
於第一實施例中，圖2示例說明依據本發明之一 實施例具有帶有多介電閘堆疊之III-V族材料主動區的非平面半導體裝置之剖面圖。
參考圖2，半導體裝置200包括配置於基體202上 方的一非同質結構204。該非同質結構204包括具有一通道區208的一三維III-V族材料本體206。一源極及汲極材料區210係配置於該三維III-V族材料本體206上方。具有寬度W1的一溝槽212係配置於源極及汲極材料區210內，分開一源極區214與一汲極區216，及暴露該通道區208的至少一部分。一閘極堆疊218係配置於溝槽212內及通道區208的暴露部上。
如圖2描繪，閘極堆疊218包括共形於溝槽212及 配置於通道區208外部而非內部上的一第一介電層220。一第二不同介電層222係共形該第一介電層220且係配置於該通道區208上，也如圖2描繪。一閘極電極224係配置於第二介電層222上。雖然描繪為T字形，但取而代之，閘極電極224可具有T字形部以減低電容效應。於一實施例中，第一介電層220具有約於2-15奈米之範圍的一厚度，及第二介電層222具有約於0.5-3奈米之範圍的一厚度。於一個此種實施例中，溝槽212具有約於15-60奈米之範圍的一寬度(W1)。 須瞭解閘極堆疊218包括該通道區下方之一部分，於圖2標示為218A。
再度參考圖2，於一實施例中，該非同質結構204 進一步包括配置於該源極及汲極材料區210與該三維III-V族材料本體206間之一頂阻擋層226。該溝槽212也係配置於頂阻擋層226內。於一實施例中，非同質結構204進一步包括配置於基體202與三維III-V族材料本體206間的一底阻擋層228。於一個此種實施例中，溝槽212也係部分配置於底阻擋層228中，完全暴露通道區208。於該實施例中，如圖2指示，閘極堆疊218完全環繞通道區208。
於一第二實施例中，二介電層可含括於覆蓋全部 暴露通道的一堆疊中。舉例言之，圖3示例說明依據本發明之另一實施例具有帶有多介電閘堆疊之III-V族材料主動區的另一非平面半導體裝置之剖面圖。
參考圖3，一半導體裝置300包括配置於基體202 上方的一非同質結構204。該非同質結構204包括具有一通道區208的一三維III-V族材料本體206。一源極及汲極材料區210係配置於該三維III-V族材料本體206上方。具有寬度W2的一溝槽312係配置於源極及汲極材料區210內，分開一源極區214與一汲極區216，及暴露該通道區208的至少一部分。一閘極堆疊318係配置於溝槽312內及通道區208的暴露部上。須瞭解閘極堆疊318包括該通道區下方之一部分，於圖2標示為318A。
閘極堆疊218包括共形於該溝槽312及配置於該 通道區208之暴露部上的一第一介電層220。一第二不同介電層222係共形該第一介電層220但非直接配置於該通道區208上。一閘極電極224係配置於第二介電層222上。雖然描繪為T字形，但取而代之，閘極電極224可具有T字形部以減低電容效應。於一實施例中，第一介電層220具有約於0.3-2奈米之範圍的一厚度，及第二介電層222具有約於0.5-3奈米之範圍的一厚度。於一個此種實施例中，溝槽312具有約於15-60奈米之範圍的一寬度(W2)。
再度參考圖2，於一實施例中，該非同質結構204 進一步包括配置於該源極及汲極材料區210與該三維III-V族材料本體206間之一頂阻擋層226。該溝槽312也係配置於頂阻擋層226內。於一實施例中，非同質結構204進一步包括配置於基體202與三維III-V族材料本體206間的一底阻擋層228。於一個此種實施例中，溝槽312也係部分配置於底阻擋層228中，完全暴露通道區208。於該實施例中，如圖3指示，閘極堆疊318完全環繞通道區208。也須瞭解圖3中類似的特性件元件符號可如圖2聯結描述。
參考圖2及3，於一實施例中，第二介電層222具 有比第一介電層220更高的介電常數。於一個此種實施例中，第二介電層222具有大於約8的介電常數，及第一介電層220具有約於4-8之範圍的介電常數。於另一個此種實施例中，第二介電層222係由下列材料組成諸如但非僅限於：鉭矽氧化物(TaSiOx)、氧化鋁(AlOx，具有約8的介電常數)、氧化鉿(HfO2，具有大於8的介電常數)、氧化鋯(ZrO2，具有 大於8的介電常數)、及氧化鑭(La2O3，具有大於8的介電常數)。第一介電層係由下列材料組成諸如但非僅限於：矽酸鋁(AlSiOx，具有約6的介電常數，於該處改變AlSiOx中之矽含量可將介電常數移動高達例如至多7)、氧氮化矽(SiON，具有約5.5的介電常數)、二氧化矽(SiO2，具有約4的介電常數)、及氮化矽(Si3N4，具有約於6-7之範圍的介電常數)。於一實施例中，閘極電極224係由下列材料組成諸如但非僅限於：金屬氮化物、金屬碳化物、金屬矽化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷或鎳。閘極堆疊218也可包括介電隔件，圖中未顯示。
基體202可由適用於製造半導體裝置的材料組 成。於一個實施例中，基體202為由材料單晶組成的本體基體，包括但非僅限於矽、鍺、矽-鍺、或III-V化合物半導體材料。於另一個實施例中，基體202包括具有頂磊晶層之一本體層。於一特定實施例中，該本體層係由材料單晶組成，包括但非僅限於矽、鍺、矽-鍺、III-V化合物半導體材料或石英；而頂磊晶層係由單晶層組成，包括但非僅限於矽、鍺、矽-鍺、或III-V化合物半導體材料。於另一個實施例中，基體202包括在下本體層上方的一中間絕緣體層上的一頂磊晶層。該頂磊晶層係由單晶層組成，包括但非僅限於矽(例如形成絕緣體上矽(SOI)半導體基體)、鍺、矽-鍺、或III-V化合物半導體材料。絕緣體係由一材料組成，該材料可包括但非僅限於二氧化矽、氮化矽或氧氮化矽。下本體層係由單晶組成，其可包括但非僅限於矽、鍺、矽-鍺、III-V化 合物半導體材料或石英。基體202可進一步包括摻雜劑雜質原子。
非同質結構204包括一或多個結晶半導體層諸如 組成性緩衝層(圖中未顯示)帶有配置於其上的底阻擋層228之一堆疊。該組成性緩衝層可由結晶性材料組成，適用以提供特定晶格結構，於其上可形成具有可忽略的差排(dislocation)之一底阻擋層。舉例言之，依據本發明之一實施例，該組成性緩衝層係用以藉一晶格常數梯度改變半導體非同質結構204的暴露出的生長表面，從基體202的晶格結構改變成針對於其上高品質低缺陷層的磊晶生長更加可相容的晶格結構。於一個實施例中，該組成性緩衝層係作用為提供針對磊晶生長較為適宜的晶格常數而非基體202的不可相容晶格常數。於一實施例中，基體202係由單晶矽組成，及該組成性緩衝層呈梯階式改變至由具有約1微米厚度的InAlAs層所組成的底阻擋層。於替代實施例中，該組成性緩衝層被刪除，原因在於基體202之晶格常數係適用於針對量子井半導體裝置的一底阻擋層228的生長。
底阻擋層228可由一材料組成，該材料係適用以 將一波函數約束成形成於其上的一量子井內。依據本發明之一實施例，底阻擋層228具有適合匹配組成性緩衝層之頂晶格常數之一晶格常數，例如該等晶格常數充分地相似使得在底阻擋層228中的差排形成為可忽略。於一個實施例中，底阻擋層228係由具有約10奈米厚度之約略In0.65Al0.35As之一層組成。於一特定實施例中，由約略 In0.65Al0.35As之該層組成的底阻擋層228係用於N型半導體裝置中的量子約束效應。於另一個實施例中，底阻擋層228係由具有約10奈米厚度之約略In0.65Al0.35Sb之一層組成。於一特定實施例中，由約略In0.65Al0.35Sb之該層組成的底阻擋層228係用於P型半導體裝置中的量子約束效應。
三維III-V族材料本體206可由適用以傳播具有低 電阻的一波函數材料組成。依據本發明之一實施例，三維III-V族材料本體206具有合宜地匹配非同質結構204之底阻擋層228的該晶格常數之一晶格常數，例如該等晶格常數充分地相似使得在三維III-V族材料本體206中的差排形成為可忽略。於一個實施例中，三維III-V族材料本體206係由III族元素(例如硼、鋁、鎵或銦)及V族元素(例如氮、磷、砷或銻)組成。於一個實施例中，三維III-V族材料本體206係由InAs或InSb組成。三維III-V族材料本體206可具有適合傳播一波函數的實質部分的一厚度，例如適合抑制該波函數的一顯著部分進入非同質結構204的底阻擋層228或形成於三維III-V族材料本體206上的一頂阻擋層(例如頂阻擋層226)。於一個實施例中，該三維III-V族材料本體206具有約50-100埃之範圍的厚度(高度)。寬度(如圖所示的頁面維度)可具有約略相同維度，提供三維線型特徵。
頂阻擋層226可由適用以約束一波函數於形成於 其下方的三維III-V族材料本體/通道區的材料所組成。依據本發明之一實施例，頂阻擋層226具有適合匹配通道區206之晶格常數的一晶格常數，例如該等晶格常數充分地相似 使得在頂阻擋層226中的差排形成為可忽略。於一個實施例中，頂阻擋層226係由一層材料組成，諸如但非僅限於N型InGaAs。源極及汲極材料區210可為摻雜III-V族材料區，從與頂阻擋層226相同的或相似的材料形成的更加重度摻雜結構。於其它實施例中，除了摻雜差異之外，源極及汲極材料區210的組成係與頂阻擋層226的材料不同。
半導體裝置200或300可為結合一閘極、一通道區 及一對源極/汲極區的一半導體裝置。於一實施例中，半導體裝置200或300乃諸如但非僅限於金氧半場效電晶體(MOS-FET)或微機電系統(MEMS)。於一個實施例中，半導體裝置200或300為平面或三維MOS-FET，且係為隔離裝置或在複數個巢套裝置中的一個裝置。如針對典型積體電路瞭解，N-及P-通道電晶體可製作在單一基體上以形成CMOS積體電路。此外，額外互連體線路可製作以將此等裝置整合成一積體電路。
如上描述的裝置可視為以溝槽為基礎的裝置，於 該處一閘極包裹一通道區在III-V族材料層堆疊的一溝槽內部。但其它裝置可包括凸起III-V通道區，諸如以三閘極或FIN-FET為基礎的MOS-FET。舉例言之，圖4示例說明依據本發明之一實施例具有帶有多介電閘堆疊之III-V族材料主動區的非平面半導體裝置之一角視圖。
參考圖4，半導體裝置400包括配置於基體202上 方的一非同質結構404。該非同質結構404包括一底阻擋層228。帶有一通道區208的一三維III-V族材料本體206係配置 於該底阻擋層228上方。一閘極堆疊218係配置而環繞該通道區208的至少一部分。於一實施例中，從圖4之視角為不可見，該閘極介電層係完全地環繞該通道區208。閘極堆疊218包括一閘極電極224及一雙閘極介電層220/222，諸如聯結圖2及3描述的雙閘極介電層。該閘極堆疊可進一步包括介電隔件460。
源極及汲極區414/416可形成於不由閘極堆疊 218所環繞的三維III-V族材料本體206部分內或上。此外，頂阻擋層也可含括於此等區。也可含括絕緣區470。雖然於圖4中描繪為略為對齊底阻擋層228底部，但須瞭解絕緣區470的深度可各異。又，雖然於圖4中描繪為略為對齊底阻擋層228頂部，但須瞭解絕緣區470的高度可各異。也須瞭解圖4中類似的元件符號可如圖2相聯結的描述。
於另一個面向中，圖5A示例說明依據本發明之 一實施例，以III-V族材料奈米線為基礎的半導體結構之三維剖面圖。圖5B示例說明沿a-a’軸所取，圖5A之以III-V族材料奈米線為基礎的半導體結構之剖面通道圖。圖5C示例說明沿b-b’軸所取，圖5A之以III-V族材料奈米線為基礎的半導體結構之剖面隔件圖。
參考圖5A，一半導體裝置500包括配置於一基體 202上方的一或多個垂直堆疊III-V族材料奈米線(550集合)。此處實施例係靶定於單線裝置及多線裝置二者。舉例言之，具有奈米線550A、550B及550C的以三奈米線為基礎的裝置係顯示用於示例說明目的。為求描述上方便，奈米 線550A係用作為實施例，於該處描述係聚焦在該等奈米線中之只有一者。須瞭解當描述一條奈米線的屬性時，根據複數個奈米線的實施例可具有針對各個奈米線的相同屬性。
至少該第一奈米線550A包括一三維III-V族材料 區208。該三維III-V族材料區208具有一長度(L)。參考圖5B，該三維III-V族材料區208也具有正交於長度(L)的周邊。參考圖5A及5B二者，閘極堆疊218環繞各個奈米線550之各個通道區的整個周邊，含三維III-V族材料區208。閘極堆疊218包括一閘極電極連同配置於該等通道區與該閘極電極(圖中未個別地顯示)間的一閘極介電層。三維III-V族材料區208及額外奈米線550B及550C的通道區為分開在於其完全由閘極堆疊218所包圍而無任何中間材料諸如下方基體材料或上方通道製作材料。據此，於具有複數個奈米線550的實施例中，該等奈米線的該等通道區也相對於彼此為分開，如圖5B描繪。參考圖5A-5C，一底阻擋層228係配置於基體202上方。底阻擋層228進一步係配置於一或多個奈米線550下方。於一實施例中，該三維III-V族材料區208係完全由閘極堆疊218包圍，如圖5B描繪。
再度參考圖5A，該等奈米線550各自也包括源極 及汲極區214及216配置於通道區之任一側上的奈米線內或上，含三維III-V族材料通道區208的任一側。於一實施例中，源極及汲極區214及216為埋設式源極及汲極區，例如奈米線之一部分被去除及以源極/汲極材料區置換。但於另 一實施例中，該源極及汲極區214及216係由或至少包含一或多個奈米線550的一部分組成。
一對接點570係配置於源極及汲極區214及216上 方。於一實施例中，半導體裝置500進一步包含一對隔件540。該等隔件540係配置於閘極堆疊218與該對接點570間。如前文描述，該等通道區及該等源極/汲極區於至少若干實施例係製作成分開。但並非奈米線550的全部區皆必須或甚至能夠製作成分開。例如參考圖5C，奈米線550A~C在隔件540下方位置並不分開。於一個實施例中，奈米線550A~C堆疊具有介於其間的中間半導體材料580。於一個實施例中，底奈米線550A仍然接觸部分底阻擋層228，否則凹陷以供形成閘極堆疊218(圖5B)。如此，於一實施例中，在隔件540中之一或二者下方的複數個垂直堆疊奈米線550之一部分為非分開。
須瞭解圖5A-5C之類似元件符號係關聯圖2描 述。又，雖然前述裝置500係針對單一裝置描述，但CMOS架構也可形成為包括配置於相同基體上或上方的以NMOS及PMOS奈米線為基礎的裝置二者。於一實施例中，奈米線550的尺寸可為線或帶，及可具有方形或圓化角隅。
於一實施例中，閘極堆疊218係形成於環繞奈米 線550形成的寬溝槽內。於一個此種實施例中，該閘極堆疊包括配置於通道區各自的外部但非內部上的一第一介電層。一第二不同介電層係共形於該第一介電層且係配置於各個通道區內部上。一閘極電極係配置於第二介電層上。 於一特定此種實施例中，該第一介電層具有約2-15奈米範圍之一厚度，該第二介電層具有約0.5-3奈米範圍之一厚度。
於另一實施例中，閘極堆疊218係形成於環繞奈 米線550的一窄溝槽內。於一個此種實施例中，該閘極堆疊包括配置於各通道區上的一第一介電層。一第二不同介電層係共形於該第一介電層且係配置於各個通道區上。一閘極電極係配置於第二介電層上。於一特定此種實施例中，該第一介電層具有約0.3-2奈米範圍之一厚度，該第二介電層具有約0.5-3奈米範圍之一厚度。
於另一個面向中，提出製作以III-V族材料為基礎 的半導體結構之方法。舉例言之，圖6A-6E示例說明剖面圖表示依據本發明之一實施例，在一具有帶有多介電閘堆疊之III-V族材料主動區的非平面半導體裝置之製作方法中的各項操作。也須瞭解圖6A-6E中類似的元件符號可關聯圖2及3描述。
參考圖6A，底阻擋層228係形成於基體202上 方。然後III-V族材料層形成於底阻擋層228上，經製作圖案以形成帶通道區208的三維III-V族材料本體206。另外，III-V族材料層可在關聯圖6C描述的溝槽形成之後或期間形成。
陽考圖6B，可包括一頂阻擋層226及一源極及汲極材料區210的一非同質結構690係形成於三維III-V族材料本體206上方(或III-V族材料層上方，若未經製作圖案)。
參考圖6C，一溝槽612係形成於非同質結構690內及部分形成入底阻擋層228內，暴露通道區208。於一實 施例中，溝槽612係藉乾或濕蝕刻法形成。
參考圖6D，雙重介電堆疊220/222係形成於溝槽 612及環繞通道區208。然後，參考圖6E，一閘極電極224係形成於雙重介電堆疊220/222上。
再度參考圖6E，該溝槽612可形成為相對寬溝槽 或相對窄溝槽，如聯結圖2及3之描述。圖6A-6E描述的製程流程通常表示一窄溝槽及形成於其中的一特定雙重介電堆疊之製作。於另一實施例中，可形成一寬溝槽及以雙重介電堆疊之一第一介電層完全填補。第一介電層然後可經製作圖案及第二介電層形成於其上。
如此，此處描述的一或多個實施例係靶定於整合 雙重介電堆疊的III-V材料主動區排列。雖然前文就非平面及閘極全包圍裝置作說明，但使用無閘極包裹特性件的平面裝置可達成優勢。如此，此種看列可含括以形成以III-V材料為基礎的電晶體諸如平面裝置、以鰭式或三閘極為基礎的裝置、及閘極全包圍裝置包含以奈米線為基礎的裝置。此處描述的實施例可有效地用於金氧半場效電晶體(MOSFET)。須瞭解材料諸如此處描述的III-V材料層的形成可藉下述技術執行，諸如但非僅限於化學氣相沈積(CVD)或分子束磊晶(MBE)，或其它類似方法。
圖7示例說明依據本發明之一個具現的一運算裝 置700。該運算裝置700罩住一板702。該板702可包括多個組件，包括但非僅限於一處理器704及至少一個通訊晶片706。該處理器704係實體地及電氣地耦接至該板702。於若 干具現中，該至少一個通訊晶片706也係實體地及電氣地耦接至該板702。於額外具現中，該通訊晶片706乃該處理器704的一部分。
取決於其應用，運算裝置700可包括其它組件， 其可或可不實體上及電氣上耦接至該板702。此等其它組件包括但非僅限於依電性記憶體(DRAM)、非依電性記憶體(ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀羅儀、揚聲器、相機、及大容量儲存裝置(諸如硬碟機、光碟(CD)、數位影音碟(DVD)等)。
通訊晶片706許可無線通訊傳輸資料至及自運算 裝置700。「無線」一詞及其衍生詞可用以描述經由非實體媒體，透過經調變電磁輻射的使用可通訊資料的電路、裝置、系統、方法、技術、通訊通道等。該術語並非暗示相聯結的裝置不含任何導線，但於若干實施例中可能不含。 該通訊晶片706可具現多項無線標準或協定中之任一者，包括但非僅限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物以及指定用作為3G、4G、5G及其後的任何其它無線協定。該運算裝置700可包括複數個通訊晶片706。例如，第一通訊晶片706可專用於短距離 無線通訊諸如Wi-Fi及藍牙，而第二通訊晶片706可專用於長距離無線通訊諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其它。
該運算裝置700之處理器704包括封裝在處理器 704內部的一積體電路晶粒。於本發明之若干具現中，該處理器的該積體電路晶粒包括一或多個裝置，諸如依據本發明之具現建構的MOS-FET電晶體。「處理器」一詞可指任何裝置或一裝置之任何部分其處理得自暫存器及/或記憶體的電子資料以將該電子資料變換成可儲存於暫存器及/或記憶體的其它電子資料。
通訊晶片706也包括封裝在該通訊晶片706內部 的一積體電路晶粒。依據本發明之另一具現，該通訊晶片的該積體電路晶粒包括一或多個裝置，諸如依據本發明之具現建構的MOS-FET電晶體。
於進一步具現中，罩在該運算裝置700內部的另 一組件可含有一積體電路晶粒其包括一或多個裝置，諸如依據本發明之具現建構的MOS-FET電晶體。
於各個具現中，運算裝置700可為膝上型電腦、 小筆電、筆記型電腦、超筆電、智慧型手機、平板、個人數位助理器(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、列印器、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位視訊記錄器。 於額外具現中，運算裝置700可為處理資料的任何其它電子裝置。
如此，本發明之實施例包括具有帶有多介電閘堆 疊之III-V族材料主動區的非平面半導體裝置。
於一實施例中，一種半導體裝置包括配置於一基 體上方之一非同質結構。該非同質結構包括具有一通道區的一三維III-V族材料本體。一源極及汲極材料區係配置於該三維III-V族材料本體上方。一溝槽係配置於該源極及汲極材料區內分開一源極區與一汲極區，且暴露該通道區之至少一部分。一閘極堆疊係配置於該溝槽內及於該通道區之暴露部分上。該閘極堆疊包括共形該溝槽且係配置於該通道區之外部但非一內部上的一第一介電層。一第二不同介電層係共形該第一介電層且係配置於該通道區之內部上。一閘極電極係配置於該第二介電層上。
於一個實施例中，該第二介電層係具有比該第一 介電層更高的一介電常數。
於一個實施例中，該第二介電層係具有大於約8 之一介電常數，及該第一介電層係具有於約4-8之範圍的一介電常數。
於一個實施例中，該第二介電層係包含諸如但非 僅限於一材料：鉭矽氧化物(TaSiOx)、氧化鋁(AlOx)、氧化鉿(HfO2)、氧化鋯(ZrO2)、及氧化鑭(La2O3)；及該第一介電層係包含諸如但非僅限於一材料：矽酸鋁(AlSiOx)、氧氮化矽(SiON)、二氧化矽(SiO2)及氮化矽(Si3N4)。
於一個實施例中，該第一介電層係具有約於2-15 奈米之範圍之一厚度，及該第二介電層係具有約於0.5-3奈 米之範圍之一厚度。
於一個實施例中，該非同質結構進一步包括配置於該源極及汲極材料區與該三維III-V族材料本體間之一頂阻擋層。該溝槽也係配置於該頂阻擋層內。
於一個實施例中，該非同質結構進一步包括配置於該基體與該三維III-V族材料本體間之一底阻擋層。
於一個實施例中，該溝槽也係部分配置於該底阻擋層內，完全地暴露該通道區。該閘極堆疊完全地環繞該通道區。
於一實施例中，一種半導體裝置包括配置於一基體上方之複數個III-V族材料奈米線之一垂直排列。一閘極堆疊係配置於該等III-V族材料奈米線各自之通道區上及完全地環繞該等通道區。該閘極堆疊包括配置於該等通道區各自之外部上但非一內部之一第一介電層。一第二不同介電層係共形於該第一介電層且係配置於該等通道區各自之該內部上。一閘極電極係配置於該第二介電層上。在該閘極堆疊之任一側上，源極及汲極區係環繞該等III-V族材料奈米線各自之部分。
於一個實施例中，該半導體結構進一步包括配置於該等源極及汲極區與該等III-V族材料奈米線各自間之一頂阻擋層。
於一個實施例中，該半導體結構進一步包括配置於該基體與該最低III-V族材料奈米線間之一底阻擋層。該閘極堆疊之一底部係配置於該底阻擋層上。
於一個實施例中，該第二介電層係具有比該第一 介電層更高的一介電常數。
於一個實施例中，該第二介電層係具有大於約8 之一介電常數，及該第一介電層係具有於約4-8之範圍的一介電常數。
於一個實施例中，該第二介電層係包含諸如但非 僅限於一材料：鉭矽氧化物(TaSiOx)、氧化鋁(AlOx)、氧化鉿(HfO2)、氧化鋯(ZrO2)、及氧化鑭(La2O3)；及該第一介電層係包含諸如但非僅限於一材料：矽酸鋁(AlSiOx)、氧氮化矽(SiON)、二氧化矽(SiO2)及氮化矽(Si3N4)。
於一個實施例中，該第一介電層係具有約於2-15 奈米之範圍之一厚度，及該第二介電層係具有約於0.5-3奈米之範圍之一厚度。
於一實施例中，一種半導體裝置包括配置於一基 體上方之一非同質結構。該非同質結構包括具有一通道區的一三維III-V族材料本體。一源極及汲極材料區係配置於該三維III-V族材料本體上方。一溝槽係配置於該源極及汲極材料區內分開一源極區與一汲極區，且暴露該通道區之至少一部分。一閘極堆疊係配置於該溝槽內及於該通道區之暴露部分上。該閘極堆疊包括共形該溝槽且係配置於該通道區之暴露部上的一第一介電層。一第二不同介電層係共形且係配置於該第一介電層上但非於該通道區上。一閘極電極係配置於該第二介電層上。
於一個實施例中，該第二介電層係具有比該第一 介電層更高的一介電常數。
於一個實施例中，該第二介電層係具有大於約8 之一介電常數，及該第一介電層係具有於約4-8之範圍的一介電常數。
於一個實施例中，該第二介電層係包含諸如但非 僅限於一材料：鉭矽氧化物(TaSiOx)、氧化鋁(AlOx)、氧化鉿(HfO2)、氧化鋯(ZrO2)、及氧化鑭(La2O3)；及該第一介電層係包含諸如但非僅限於一材料：矽酸鋁(AlSiOx)、氧氮化矽(SiON)、二氧化矽(SiO2)及氮化矽(Si3N4)。
於一個實施例中，該第一介電層係具有約於 0.3-2奈米之範圍之一厚度，及該第二介電層係具有約於0.5-3奈米之範圍之一厚度。
於一個實施例中，該非同質結構進一步包括配置 於該源極及汲極材料區與該三維III-V族材料本體間之一頂阻擋層。該溝槽也係配置於該頂阻擋層內。
於一個實施例中，該非同質結構進一步包括配置 於該基體與該三維III-V族材料本體間之一底阻擋層。
於一個實施例中，該溝槽也係部分配置於該底阻 擋層內，完全地暴露該通道區。該閘極堆疊完全地環繞該通道區。
於一實施例中，一種半導體裝置包括配置於一基 體上方之複數個III-V族材料奈米線之一垂直排列。一閘極堆疊係配置於該等III-V族材料奈米線各自之通道區上及完全地環繞該等通道區。該閘極堆疊包括配置於該等通道區 各自上之一第一介電層。一第二不同介電層係共形於該第一介電層且係配置於該第一介電層上但非於該等通道區各自上。一閘極電極係配置於該第二介電層上。在該閘極堆疊之任一側上，源極及汲極區係環繞該等III-V族材料奈米線各自之部分。
於一個實施例中，該半導體結構進一步包括配置 於該等源極及汲極區與該等III-V族材料奈米線各自間之一頂阻擋層。
於一個實施例中，該半導體結構進一步包括配置 於該基體與該最低III-V族材料奈米線間之一底阻擋層。該閘極堆疊之一底部係配置於該底阻擋層上。
於一個實施例中，該第二介電層係具有比該第一 介電層更高的一介電常數。
於一個實施例中，該第二介電層係具有大於約8 之一介電常數，及該第一介電層係具有於約4-8之範圍的一介電常數。
於一個實施例中，該第二介電層係包含諸如但非 僅限於一材料：鉭矽氧化物(TaSiOx)、氧化鋁(AlOx)、氧化鉿(HfO2)、氧化鋯(ZrO2)、及氧化鑭(La2O3)；及該第一介電層係包含諸如但非僅限於一材料：矽酸鋁(AlSiOx)、氧氮化矽(SiON)、二氧化矽(SiO2)及氮化矽(Si3N4)。
於一個實施例中，該第一介電層係具有約於 0.3-2奈米之範圍之一厚度，及該第二介電層係具有約於0.5-3奈米之範圍之一厚度。
100‧‧‧半導體裝置
102‧‧‧基體
104‧‧‧非同質結構
106‧‧‧三維III-V族材料本體
108‧‧‧通道區
110‧‧‧源極及汲極材料區
112‧‧‧溝槽
114‧‧‧源極區
116‧‧‧汲極區
118‧‧‧閘極堆疊
118A‧‧‧部分
122‧‧‧高k閘極介電層
124‧‧‧閘極電極
126‧‧‧頂阻擋層
128‧‧‧底阻擋層
140‧‧‧界面狀態
142‧‧‧洩漏路徑

Claims (30)

  1. 一種半導體裝置，其包含：一非同質結構，其配置於一基體上方且包含帶有一通道區的一三維III-V族材料本體；一源極及汲極材料區，其配置於該三維III-V族材料本體上方；一溝槽，其配置於該源極及汲極材料區內將一源極區與一汲極區分開，且暴露出該通道區之至少一部分；及一閘極堆疊，其配置於該溝槽內及該通道區之該暴露部分上，該閘極堆疊包含：與該溝槽共形且配置於該通道區之外部但非一內部上的一第一介電層；與該第一介電層共形且配置於該通道區之該內部上的一第二不同介電層；及配置於該第二介電層上之一閘極電極。
  2. 如請求項1之半導體裝置，其中該第二介電層具有比該第一介電層更高之一介電常數。
  3. 如請求項2之半導體裝置，其中該第二介電層具有約大於8之一介電常數，且該第一介電層具有約在4-8之範圍內的一介電常數。
  4. 如請求項2之半導體裝置，其中該第二介電層包含選自於由下列所組成之組群中之一材料：鉭矽氧化物 (TaSiOx)、氧化鋁(AlOx)、氧化鉿(HfO2)、氧化鋯(ZrO2)、及氧化鑭(La2O3)；且該第一介電層包含選自於由下列所組成之組群中之一材料：矽酸鋁(AlSiOx)、氧氮化矽(SiON)、二氧化矽(SiO2)及氮化矽(Si3N4)。
  5. 如請求項1之半導體結構，其中該第一介電層具有約在2-15奈米之範圍內的一厚度，且該第二介電層具有約在0.5-3奈米之範圍內的一厚度。
  6. 如請求項1之半導體結構，其中該非同質結構進一步包含：配置於該源極及汲極材料區與該三維III-V族材料本體之間的一頂阻擋層，其中該溝槽也配置於該頂阻擋層內。
  7. 如請求項1之半導體結構，其中該非同質結構進一步包含：配置於該基體與該三維III-V族材料本體之間的一底阻擋層。
  8. 如請求項7之半導體結構，其中該溝槽也部分配置於該底阻擋層內，完全地暴露出該通道區，且其中該閘極堆疊完全地環繞該通道區。
  9. 一種半導體裝置，其包含：配置於一基體上方之複數個III-V族材料奈米線的一垂直排列；配置於該等III-V族材料奈米線的每一者的通道區上且完全地環繞該等通道區的一閘極堆疊，該閘極堆疊 包含：配置於該等通道區的每一者的外部上但非內部之一第一介電層；與該第一介電層共形且配置於該等通道區的每一者的該內部上之一第二不同介電層；及配置於該第二介電層上之一閘極電極；且在該閘極堆疊兩側上，環繞該等III-V族材料奈米線的每一者的部分的一源極及汲極區。
  10. 如請求項9之半導體結構，其進一步包含：配置於該等源極及汲極區與該等III-V族材料奈米線每一者之間的一頂阻擋層。
  11. 如請求項9半導體結構，其進一步包含：配置於該基體與該最底III-V族材料奈米線間之一底阻擋層，其中該閘極堆疊之一底部配置於該底阻擋層上。
  12. 如請求項9之半導體裝置，其中該第二介電層具有比該第一介電層更高的一介電常數。
  13. 如請求項9之半導體裝置，其中該第二介電層具有約大於8之一介電常數，及該第一介電層具有約在4-8之範圍內的一介電常數。
  14. 如請求項9之半導體裝置，其中該第二介電層包含選自於由下列所組成之組群中之一材料：鉭矽氧化物(TaSiOx)、氧化鋁(AlOx)、氧化鉿(HfO2)、氧化鋯(ZrO2)、及氧化鑭(La2O3)；且該第一介電層包含選自於由下列所 組成之該組群中之一材料：矽酸鋁(AlSiOx)、氧氮化矽(SiON)、二氧化矽(SiO2)及氮化矽(Si3N4)。
  15. 如請求項9之半導體結構，其中該第一介電層具有約在2-15奈米之範圍內的一厚度，且該第二介電層具有約在0.5-3奈米之範圍內的一厚度。
  16. 一種半導體裝置，其包含：一非同質結構，其配置於一基體上方且包含帶有一通道區的一三維III-V族材料本體；一源極及汲極材料區，其配置於該三維III-V族材料本體上方；一溝槽，其配置於該源極及汲極材料區內將一源極區與一汲極區分開，且暴露出該通道區之至少一部分；及一閘極堆疊，其配置於該溝槽內及該通道區之該暴露部分上，該閘極堆疊包含：與該溝槽共形且配置於該通道區之該暴露部上的一第一介電層；與該第一介電層共形且配置於該第一介電層上但非該通道區上的一第二不同介電層；及配置於該第二介電層上之一閘極電極。
  17. 如請求項16之半導體裝置，其中該第二介電層具有比該第一介電層更高之一介電常數。
  18. 如請求項17之半導體裝置，其中該第二介電層具有約大於8之一介電常數，且該第一介電層具有約在4-8之範圍 內的一介電常數。
  19. 如請求項17之半導體裝置，其中該第二介電層包含選自於由下列所組成之組群中之一材料：鉭矽氧化物(TaSiOx)、氧化鋁(AlOx)、氧化鉿(HfO2)、氧化鋯(ZrO2)、及氧化鑭(La2O3)；且該第一介電層包含選自於由下列所組成之組群中之一材料：矽酸鋁(AlSiOx)、氧氮化矽(SiON)、二氧化矽(SiO2)及氮化矽(Si3N4)。
  20. 如請求項16之半導體結構，其中該第一介電層具有約在0.3-2奈米之範圍內的一厚度，及該第二介電層具有約在0.5-3奈米之範圍內的一厚度。
  21. 如請求項16之半導體結構，其中該非同質結構進一步包含：配置於該源極及汲極材料區與該三維III-V族材料本體之間的一頂阻擋層，其中該溝槽也配置於該頂阻擋層內。
  22. 如請求項16之半導體結構，其中該非同質結構進一步包含：配置於該基體與該三維III-V族材料本體之間的一底阻擋層。
  23. 如請求項22之半導體結構，其中該溝槽也部分配置於該底阻擋層內，完全地暴露出該通道區，且其中該閘極堆疊完全地環繞該通道區。
  24. 一種半導體裝置，其包含：配置於一基體上方之複數個III-V族材料奈米線的 一垂直排列；配置於該等III-V族材料奈米線的每一者的通道區上且將其完全地環繞的一閘極堆疊，該閘極堆疊包含：配置於該等通道區的每一者上之一第一介電層；與該第一介電層共形且配置於該第一介電層上但非該等通道區的每一者上之一第二不同介電層；及配置於該第二介電層上之一閘極電極；及在該閘極堆疊兩側上，環繞該等III-V族材料奈米線的每一者之部分的源極及汲極區。
  25. 如請求項24之半導體結構，其進一步包含：配置於該等源極及汲極區與該等III-V族材料奈米線的每一者之間的一頂阻擋層。
  26. 如請求項24之半導體結構，其進一步包含：配置於該基體與該最底III-V族材料奈米線間之一底阻擋層，其中該閘極堆疊之一底部配置於該底阻擋層上。
  27. 如請求項24之半導體裝置，其中該第二介電層具有比該第一介電層更高的一介電常數。
  28. 如請求項27之半導體裝置，其中該第二介電層具有約大於8之一介電常數，且該第一介電層具有約在4-8之範圍內的一介電常數。
  29. 如請求項27之半導體裝置，其中該第二介電層包含選自 於由下列所組成之組群中之一材料：鉭矽氧化物(TaSiOx)、氧化鋁(AlOx)、氧化鉿(HfO2)、氧化鋯(ZrO2)、及氧化鑭(La2O3)；及該第一介電層包含選自於由下列所組成之該組群中之一材料：矽酸鋁(AlSiOx)、氧氮化矽(SiON)、二氧化矽(SiO2)及氮化矽(Si3N4)。
  30. 如請求項24之半導體結構，其中該第一介電層具有約在0.3-2奈米之範圍內的一厚度，且該第二介電層具有約在0.5-3奈米之範圍內的一厚度。
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