CN106847910B - 一种GaN基半导体器件及其制备方法 - Google Patents
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Abstract
本发明公开一种面向四维集成的GaN基半导体器件及其制备方法。这种垂直堆栈集成的功率器件表现出高的驱动电流，同时也满足集成电路进一步微缩化的需求。其制备步骤包括：在绝缘GaN衬底上形成多层AlGaN势垒层/GaN层异质结叠层；将多层AlGaN势垒层/GaN层异质结叠层分隔为源区和漏区；对多层AlGaN势垒层/GaN层异质结叠层进行刻蚀，得到分别连接源区和漏区中对应的GaN层并且相互隔离的多层GaN纳米线沟道；在多层GaN纳米线沟道上形成栅介质层及金属栅层；在金属栅层上形成顶栅电极；分别在源区和漏区的顶层GaN层上形成源电极、漏电极。
Description
技术领域
本发明属于半导体器件技术领域，具体涉及一种面向四维集成的GaN基纳米线晶体管及其制备方法。
背景技术
作为传统硅基功率器件的替代品，基于第三代宽禁带半导体GaN材料的功率器件因其优异的材料特性和器件结构备受瞩目，GaN材料拥有较大的禁带宽度和电子迁移率，较好的热稳定性和化学稳定性，因而在大功率和高频领域有着广泛的应用前景而受到关注和研究。
发明内容
本发明的目的在于提供一种面向四维集成的GaN基半导体器件及其制备方法。这种垂直堆栈集成的功率器件表现出高的驱动电流，同时也满足集成电路进一步微缩化的需求。
本发明提供的GaN基半导体器件，包括:
绝缘GaN衬底；
多层AlGaN势垒层/GaN层异质结叠层，位于所述GaN衬底上，包括相互隔离的源区和漏区两部分，其中，底层AlGaN势垒层未掺杂，其余各AlGaN势垒层和GaN层均掺杂；
多层GaN纳米线沟道，分别与所述源区和漏区中相对应的GaN层相连接，且彼此隔离；
栅极叠层，包括金属栅层和栅介质层，其中所述栅介质层覆盖所述GaN纳米线沟道，所述金属栅层位于所述栅介质层上；
顶栅电极，位于所述金属栅层上；以及
源电极、漏电极，分别位于所述源区和漏区的顶层GaN层上。
优选的，所述GaN层的厚度为25-35纳米，更优选30纳米，所述AlGaN层的厚度为15-25纳米，更优选20纳米。
优选的，所述栅介质层为Al2O3，所述金属栅层为WN。
优选的，所述Al2O3的厚度为8-15纳米，更优选10纳米，所述WN的厚度为35-45纳米，更优选40纳米。
根据发明的另一方面，还公开一种GaN基半导体器件的制备方法，包括以下步骤：
提供绝缘GaN衬底；
在所述GaN衬底上依次形成AlGaN势垒层和GaN层，重复多次，以形成多层AlGaN势垒层/GaN层异质结叠层；
将所述多层AlGaN势垒层/GaN层异质结叠层分隔为源区和漏区，并进行源漏区注入，对除底层AlGaN势垒层外的各层进行掺杂；
对所述多层AlGaN势垒层/GaN层异质结叠层进行刻蚀，得到分别连接源区和漏区中对应的GaN层并且相互隔离的多层GaN纳米线沟道结构；
在所述多层GaN纳米线沟道结构上形成栅介质层及金属栅层；
在所述金属栅层上形成顶栅电极；
分别在所述源区和漏区的顶层GaN层上形成源电极、漏电极。
优选的，所述GaN层的厚度为25-35纳米，更优选30纳米，所述AlGaN层的厚度为15-25纳米，更优选20纳米。
优选的，所述栅介质层和所述金属栅层的形成方法为原子层沉积法。
优选的，所述栅介质层为Al2O3，所述金属栅层为WN。
优选的，所述Al2O3的厚度为8-15纳米，更优选10纳米，所述WN的厚度为35-45纳米，更优选40纳米。
优选的，所述源漏区注入采用硅掺杂。
本发明提供的新型GaN基纳米线晶体管在保证关态电流不衰减的前提下，表现出高的驱动电流。因此，能够很好地应用于低功耗逻辑以及射频领域。
附图说明
图1 是GaN基半导体器件制备方法的流程图。
图2是形成底层AlGaN势垒层后的器件结构示意图。
图3是形成三层AlGaN势垒层/GaN层异质结叠层结构后的器件结构示意图。
图4是形成源、漏区后的器件结构示意图。
图5是沉积Al2O3层后的器件结构示意图。
图6是形成Al2O3掩膜层后的器件结构示意图。
图7是刻蚀形成鳍片结构后的器件结构示意图。
图8是形成三层GaN纳米线沟道结构后的器件结构示意图。
图9是形成栅介质层和金属栅层后的器件结构示意图。
图10是图9沿A-A＇的剖面结构示意图。
图11是形成顶栅电极后的器件结构示意图。
图12是GaN基半导体器件的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
图1是GaN基半导体器件的制备流程图。图2~图12是GaN基半导体器件制备过程中各阶段的器件结构示意图。以下结合图1~图12对GaN基半导体器件的制备方法的具体实施例进行说明。本实施方式中，以三层垂直堆栈集成的GaN基纳米线晶体管阵列为例，但是本发明不限定于此，也可是两层、四层等其他任意多层的结构。
首先，在步骤S1中，提供绝缘GaN衬底100。例如，厚度为300微米、直径为2英吋。
接下来，在步骤S2中，采用金属有机化学气相沉积方法（MOCVD）在GaN衬底100上外延形成AlGaN势垒层101，厚度优选为20纳米，所得结构如图2所示。之后，采用MOCVD法外延GaN层102，其厚度优选为30纳米。重复步骤S2，直至形成三层AlGaN势垒层/GaN层异质结叠层结构，如图3所示，包括AlGaN势垒层101、GaN层102、AlGaN势垒层103、GaN层104、AlGaN势垒层105和GaN层106。
接下来，在步骤S3中，对上述三层AlGaN势垒层/GaN层异质结叠层结构进行分区，形成源区和漏区。具体步骤如下：首先采用化学气相沉积（CVD）法淀积约100纳米的Si3N4作为掩膜，进行光刻，形成源、漏区域窗口。然后，对源、漏区域进行硅注入，也即对除底层AlGaN势垒层101外的各层（GaN层102、AlGaN势垒层103、GaN层104、AlGaN势垒层105和GaN层106）进行掺杂并且在氮气氛围内活化退火形成源、漏接触。最后，选取CF4作为刻蚀气体，反应离子刻蚀Si3N4掩膜。在图4中示出了形成源、漏区后的器件结构示意图。如图4所示，三层AlGaN势垒层/GaN层异质结叠层被分隔为源区2和漏区3，其中，位于源区的三层AlGaN势垒层/GaN层异质结叠层包括AlGaN势垒层101、GaN层202、AlGaN势垒层203、GaN层204、AlGaN势垒层205和GaN层206，位于漏区的三层AlGaN势垒层/GaN层异质结叠层包括AlGaN势垒层101、GaN层302、AlGaN势垒层303、GaN层304、AlGaN势垒层305和GaN层306。
接下来，在步骤S4中，对三层AlGaN势垒层/GaN层异质结叠层进行刻蚀，得到三层GaN纳米线沟道结构，其分别连接源区2和漏区3中相对应的GaN层，并且GaN纳米线沟道彼此相互隔离。具体步骤如下：首先，采用原子层沉积（ALD）法淀积约10纳米厚的Al2O3层107，所得结构如图5所示；之后，悬涂电子束正胶，曝光出鳍片（Fin）结构的图形，反应离子刻蚀曝露出的Al2O3层107，得到Al2O3硬掩膜结构108，所得结构如图6所示。之后，以BCl3作为刻蚀气体，刻蚀得到Fin结构，所得结构如图7所示，包括GaN层402、AlGaN势垒层403、GaN层404、AlGaN势垒层405和GaN层406。最后，将上述器件结构放入稀释的HCl溶液，去除顶部Al2O3硬掩膜结构108以及鳍片结构中的AlGaN势垒层403和405，得到三层GaN纳米线沟道结构，也即GaN层402、404和406，所得结构如图8所示。
接下来，在步骤S5中，在三层GaN纳米线沟道结构上外延栅介质层及金属栅层。具体而言，首先，采用原子层沉积法沉积10纳米的Al2O3作为栅介质层501。 然后，采用原子层沉积法沉积40纳米的WN作为金属栅层502，所得结构如图9所示。 为了更清楚的展示器件结构，在图10中示出了所形成的器件的剖面结构示意图。如图10所示，所形成的栅介质层501覆盖三层GaN纳米线沟道结构也即GaN层402、404和406，金属栅层502位于栅介质层501上，将其包覆。
接下来，在步骤S6中，在金属栅层502上形成顶栅电极601，所得结构如图11所示。例如，采用物理气相沉积（PVD）法淀积Ni/Au顶栅金属，而后悬涂光刻胶并进行刻蚀，去除多余的Ni/Au金属层以及WN层，得到顶栅电极601。
最后，在步骤S7中，分别在源区2和漏区3的顶层GaN层206和306上形成源电极602、漏电极603。具体而言，例如采用PVD法淀积Ti/Al/Ni/Au金属，然后悬涂光刻胶并进行刻蚀，去除多余的Ti/Al/Ni/Au金属，得到源电极602和漏电极603，所得结构如图12所示。
本发明还提供一种GaN基半导体器件。在图12中示出了GaN基半导体器件的立体结构示意图。如图1所示，GaN基半导体器件包括：绝缘GaN衬底100，例如厚度为300微米、直径为2英吋的GaN衬底。
三层AlGaN势垒层/GaN层异质结叠层，位于GaN衬底100上，包括相互隔离的源区和漏区两部分，其中，位于源区的三层AlGaN势垒层/GaN层异质结叠层包括AlGaN势垒层101、GaN层202、AlGaN势垒层203、GaN层204、AlGaN势垒层205和GaN层206，位于漏区的三层AlGaN势垒层/GaN层异质结叠层包括AlGaN势垒层101、GaN层302、AlGaN势垒层303、GaN层304、AlGaN势垒层305和GaN层306；除位于GaN衬底100上的底层AlGaN势垒层101未掺杂外，其余各GaN层和AlGaN势垒层均掺杂。优选采用硅注入掺杂。GaN层的厚度为30纳米，AlGaN势垒层的厚度为20纳米。
三层GaN纳米线沟道，分别与三层AlGaN势垒层/GaN层异质结叠层中的对应的掺杂GaN层相连接，且彼此间保持一定间距，相互隔离，具体结构参见图8。栅极叠层，包括金属栅层502和栅介质层501，其中栅介质层501覆盖三层GaN纳米线沟道，金属栅层502位于栅介质层501上，具体结构参见图9和图10。栅介质层例如为Al2O3，金属栅层例如为WN。顶栅电极601，位于金属栅层502上，例如为Ni/Au金属。源电极602和漏电极603，分别位于源区的GaN层206和漏区的GaN层306上。优选采用Ti/Al/Ni/Au金属。
本发明的GaN基半导体器件制备在GaN基片上，摒弃了常规的横向堆栈集成结构，采用四维垂直堆栈集成，集成度极大提升，满足半导体器件尺寸日益微缩化的需求。在器件性能上，这种新型GaN基纳米线晶体管在保证关态电流不衰减的前提下，表现出高的驱动电流。因此，能够很好地应用于低功耗逻辑以及射频领域。
以上，针对本发明的GaN基半导体器件及其制备方法的具体实施方式进行了详细说明，但是本发明不限定于此。例如，部分步骤的顺序可以调换，部分步骤可以省略。另外，各步骤的具体实施方式根据情况可以不同。此外，外延方法、刻蚀的方法、器件各部分的材料、厚度等参数均可根据实际情况进行选择。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
Claims (8)
1.一种GaN基半导体器件，其特征在于，包括:
绝缘GaN衬底；
多层AlGaN势垒层/GaN层异质结叠层，位于所述GaN衬底上，包括相互隔离的源区和漏区两部分，其中，底层AlGaN势垒层未掺杂，其余各AlGaN势垒层和GaN层均掺杂，所述GaN层的厚度为25-35纳米，所述AlGaN势垒层的厚度为15-25纳米；
多层GaN纳米线沟道，分别与所述源区和漏区中相对应的GaN层相连接，且彼此隔离；
栅极叠层，包括金属栅层和栅介质层，其中所述栅介质层覆盖所述GaN纳米线沟道，所述金属栅层位于所述栅介质层上；
顶栅电极，位于所述金属栅层上；以及
源电极、漏电极，分别位于所述源区和漏区的顶层GaN层上。
2.根据权利要求1所述的GaN基半导体器件，其特征在于，所述栅介质层材料为Al2O3，所述金属栅层材料为WN。
3.根据权利要求2所述的GaN基半导体器件，其特征在于，所述Al2O3的厚度为8-15纳米，所述WN的厚度为35-45纳米。
4.一种GaN基半导体器件的制备方法，其特征在于，包括以下步骤：
提供绝缘GaN衬底；
在所述GaN衬底上依次形成AlGaN势垒层和GaN层，重复多次，以形成多层AlGaN势垒层/GaN层异质结叠层，所述GaN层的厚度为25-35纳米，所述AlGaN势垒层的厚度为15-25纳米；
将所述多层AlGaN势垒层/GaN层异质结叠层分隔为源区和漏区，并进行源漏区注入，对除底层AlGaN势垒层外的各层进行掺杂；
对所述多层AlGaN势垒层/GaN层异质结叠层进行刻蚀，得到分别连接源区和漏区中对应的GaN层并且相互隔离的多层GaN纳米线沟道结构；
在所述多层GaN纳米线沟道结构上形成栅介质层及金属栅层；
在所述金属栅层上形成顶栅电极；以及
分别在所述源区和漏区的顶层GaN层上形成源电极、漏电极。
5.根据权利要求4所述的GaN基半导体器件的制备方法，其特征在于，所述栅介质层和所述金属栅层的形成方法为原子层沉积法。
6.根据权利要求4所述的GaN基半导体器件的制备方法，其特征在于，所述栅介质层为Al2O3，所述金属栅层为WN。
7.根据权利要求6所述的GaN基半导体器件的制备方法，其特征在于，所述Al2O3的厚度为8-15纳米，所述WN的厚度为35-45纳米。
8.根据权利要求4所述的GaN基半导体器件的制备方法，其特征在于，所述源漏区注入采用硅掺杂。
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| 一种新型高速嵌入式动态随机存储器;藏松干等;《微电子学》;20120209;第42卷(第1期);第1-4页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106847910A (zh) | 2017-06-13 |
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