CN102623384A - 基于SOI纵向堆叠式后栅型Si-NWFET制造方法 - Google Patents
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- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 97
- 239000010703 silicon Substances 0.000 title claims abstract description 97
- 239000002070 nanowire Substances 0.000 title claims abstract description 67
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000012212 insulator Substances 0.000 title claims abstract description 9
- 230000005669 field effect Effects 0.000 title abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 97
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 39
- 229910003481 amorphous carbon Inorganic materials 0.000 claims abstract description 26
- 230000008569 process Effects 0.000 claims abstract description 24
- 230000008021 deposition Effects 0.000 claims abstract description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 28
- 230000003647 oxidation Effects 0.000 claims description 27
- 238000013459 approach Methods 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 14
- 235000012239 silicon dioxide Nutrition 0.000 claims description 14
- 239000000377 silicon dioxide Substances 0.000 claims description 14
- 229910052732 germanium Inorganic materials 0.000 claims description 13
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 12
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 11
- 239000007789 gas Substances 0.000 claims description 9
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 5
- 239000007924 injection Substances 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 239000012141 concentrate Substances 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 229910000041 hydrogen chloride Inorganic materials 0.000 claims description 2
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 claims description 2
- 238000000151 deposition Methods 0.000 abstract description 14
- 230000000694 effects Effects 0.000 abstract description 11
- 239000001301 oxygen Substances 0.000 abstract description 9
- 229910052760 oxygen Inorganic materials 0.000 abstract description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 8
- 230000009286 beneficial effect Effects 0.000 abstract description 6
- 230000008901 benefit Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 abstract 5
- 239000011229 interlayer Substances 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 23
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium dioxide Chemical compound O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000002360 preparation method Methods 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000004380 ashing Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000000609 electron-beam lithography Methods 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- 229910021471 metal-silicon alloy Inorganic materials 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 230000003197 catalytic effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000008187 granular material Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000003595 mist Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
- H01L29/0669—Nanowires or nanotubes
- H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y40/00—Manufacture or treatment of nanostructures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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Abstract
本发明公开了一种基于SOI纵向堆叠式后栅型Si-NWFET制造方法，包括：在SOI上交替生长硅层和锗硅层，形成鳍形有源区并在鳍形有源区内形成硅纳米线，在沟道内沉积无定形碳作为虚拟隔离层后进行后栅极工艺，最后同时进行沟道隔离介质以及层间隔离介质沉积。由于SOI中埋氧层的存在，有效增加了栅极与SOI衬底之间的隔离效果；采用后栅极工艺，利于栅极轮廓与器件电性的控制；利用无定形碳作为虚拟隔离层；利于栅极以及栅极沟槽轮廓的控制；此外采用纵向堆叠式硅纳米线结构来设计硅纳米线场效应晶体管(Si-NWFET)结构，纳米线条数增多，器件电流驱动能力增大。
Description
技术领域
本发明涉及集成电路制造领域，特别涉及一种基于SOI纵向堆叠式后栅型Si-NWFET制造方法。
背景技术
通过缩小晶体管的尺寸来提高芯片的工作速度和集成度、减小芯片功耗密度一直是微电子工业发展所追求的目标。在过去的四十年里，微电子工业发展一直遵循着摩尔定律。当前，场效应晶体管的物理栅长已接近20nm，栅介质也仅有几个氧原子层的厚度，通过缩小传统场效应晶体管的尺寸来提高性能已面临一些困难，这主要是因为小尺寸下短沟道效应和栅极漏电流破坏了晶体管的开关性能。
纳米线场效应晶体管(NWFET，Nano-Wire MOSFET)有望解决短沟道效应和栅极漏电流的问题。一方面，NWFET中的沟道厚度和宽度都较小，使得栅极更接近于沟道的各个部分，有助于增强晶体管的栅极调制能力，并且大多数晶体管都采用围栅结构，栅极从多个方向对沟道进行调制，进一步增强了栅极的调制能力，改善亚阈值特性。因此，NWFET可以很好地抑制短沟道效应，使晶体管尺寸得以进一步缩小。另一方面，NWFET利用自身的细沟道和围栅结构改善栅极调制力和抑制短沟道效应，缓解了减薄栅介质厚度的要求，有望减小栅极漏电流。此外，纳米线沟道可以不掺杂，减少了沟道内杂质离散分布和库仑散射。对于一维纳米线沟道，由于量子限制效应，沟道内载流子远离表面分布，故载流子输运受表面散射和沟道横向电场影响小，可以获得较高的迁移率。基于以上优势，NWFET越来越受到科研人员的关注。由于Si材料和工艺在半导体工业中占有主流地位，与其他材料相比，硅纳米线场效应晶体管(Si-NWFET)的制作更容易与当前工艺兼容。
NWFET的关键工艺是纳米线的制作，可分为自上而下和自下而上两种工艺路线。对于Si纳米线的制作，自上而下的制作主要利用光刻和刻蚀工艺，自下而上的制作主要基于金属催化的气-液-固生长机制，生长过程中以催化剂颗粒作为成核点。目前，自下而上的工艺路线制备的硅纳米线由于其随机性而不太适合Si-NWFET的制备，因此目前的硅纳米线场效应晶体管中的Si-NW主要是通过自上而下的工艺路线制备。
目前，基于单个硅纳米线的场效应晶体管(MOSFET)工艺制备方法研究比较热门，如申请号为200710098812.4的发明公开了一种基于体硅的通过自上而下途径实现体硅纳米线结构的工艺方法，有效抑制了器件的自加热效应。而论文《Fabrication and Characterization of Gate-All-Around Silicon Nanowires onBulk Silicon》中公开了一种基于硅纳米线的MOSFET制备方法，但随着硅纳米线截面积的缩小，器件的电流驱动能力会受到纳米线截面积的限制，使得Si-NWFET在模拟或射频电路中的应用受到限制，因此，有人开始研究采用多条纳米线作为输运沟道，以解决该问题。
W.W.Fang等人在IEEE ELECTRON DEVICE LETTERS，VOL.28，NO.3，MARCH 2007上发表的论文《Vertically Stacked SiGe Nanowire Array ChannelCMOS Transistors》中提出了一种纵向制备硅纳米线的方法，使得硅纳米线场效应晶体管器件在纵向集成多条硅纳米线，从而使得器件的电流驱动能力成倍增大，同时集成密度不受影响。既可以保持平面结构场效应晶体管(FET)的优势又增强了栅极调制能力。其工艺方法是在SOI(Silicon on Insulator)上交替生长(Ge/Si Ge)/Si/(Ge/SiGe)/Si层，并在其上定义鳍形(Fin)结构，然后进行750℃干氧氧化，由于SiGe层较Si层有更快的氧化速率以致SiGe层完全被氧化，氧化过程中Ge进入邻近的Si层表面形成SiGe合金，腐蚀掉完全被氧化的SiGe层后得到三维堆积的、表面裹有SiGe合金的Si纳米线。然后进行热氧化，在硅纳米线(SiNW)表面形成Si1-XGeXO2作为栅极氧化层，再淀积无定型硅或者多晶硅，最后通过光刻和蚀刻形成栅极。该方法可以实现纵向堆叠型硅纳米线场效应晶体管结构，但存在一个缺点：当SiGe层氧化过程中，Ge会浓缩到Si层的表面，去除SiO2后，在硅纳米线表面裹有一层浓缩后的SiGe合金。由于GeO2溶于水，它使得后续工艺面临巨大的不便，另外，GeO2的介电常数较SiO2小，GeO2与Si的界面态较大，不适合作为场效应晶体管(FET)的栅氧化层。
发明内容
本发明提供一种基于SOI纵向堆叠式后栅型Si-NWFET制造方法，便于器件电性、栅极以及栅极沟槽的轮廓控制，并使器件中栅极与SOI衬底的隔离效果更佳，同时实现硅纳米线场效应晶体管的常规栅极氧化层结构。
为解决上述技术问题，本发明提供一种基于SOI纵向堆叠式后栅型Si-NWFET制造方法，包括：提供SOI衬底，所述SOI衬底自下而上依次为底硅层，绝缘体层和顶层硅；
对所述SOI衬底进行处理，将所述顶层硅转化为初始锗硅层；
在所述初始硅锗层表面交替生长硅层和后续锗硅层，所述初始锗硅层与所述后续锗硅层共同构成锗硅层；
对所述锗硅层与硅层进行刻蚀，形成鳍形有源区；
在鳍形有源区内形成硅纳米线，所述硅纳米线纵向堆叠；
在所述SOI衬底上的沟道内形成无定形碳并进行源漏区离子注入以及退火工艺；
在所述SOI衬底、硅纳米线以及源漏区表面形成栅极氧化层；
在所述SOI衬底上形成栅极；
在所述栅极和源漏区表面形成合金层；
去除所述无定形碳，在所述沟道内填充隔离介质层，同时进行层间隔离介质沉积。
较佳的，对所述SOI衬底表面进行处理，将所述SOI衬底顶层硅转化为锗硅层的具体操作为：
在所述SOI衬底表面沉积一锗层；
对所述锗层氧化处理，所述锗层中锗氧化浓缩与所述SOI衬底顶层的硅形
成锗硅层，所述锗硅层表面为SiO2层；
湿法去除所述SiO2层。
较佳的，所述硅层至少为一层，所述锗硅层比所述硅层多一层。
较佳的，对所述硅层和锗硅层交替生长之后，进行Si-NWFET器件沟道离子注入。
较佳的，所述硅纳米线直径在1纳米～1微米之间。
较佳的，所述硅纳米线的截面形状为圆形、横向跑道形或纵向跑道形。
较佳的，在所述硅纳米线、SOI衬底以及源漏区上形成栅极氧化层之前，还包括：对所述硅纳米线进行热氧化；蚀刻掉所述热氧化形成的二氧化硅。
较佳的，所述栅极氧化层的材料为二氧化硅、氮氧化硅或高k介质。
较佳的，所述高k介质为HfO2、Al2O3、ZrO2中的一种或其任意组合。
较佳的，所述栅极的材料为多晶硅，无定形硅，金属或所述多晶硅、无定型硅以及金属的任意组合。
较佳的，所述隔离介质为二氧化硅。
较佳的，所述刻蚀采用次常压化学气相刻蚀法。
较佳的，所述次常压化学气相刻蚀法采用氢气和氯化氢混合气体，其中氢气和氯化氢混合气体的温度在600℃～800℃之间，其中氯化氢的分压大于300Torr。
与现有技术相比，与现有技术相比，本发明的纵向堆叠式后栅型硅纳米线场效应晶体管结构具有以下优点：
1、基于SOI衬底，由于SOI衬底中绝缘体层(例如是埋氧层)的存在，有效增加了栅极与SOI衬底之间的隔离效果；
2、在硅纳米线上形成栅极氧化层工艺是独立进行的，从而可以采用常规的栅极氧化层，如二氧化硅即可；
3、栅极的形成在源漏区离子注入与退火工艺步骤之后，即为后栅极工艺，利于栅极轮廓与器件电性的控制；
4、首先在沟道内形成无定形碳，接着进行后栅极工艺，后栅极工艺完成后去除无定形碳，即采用无定形碳作为后栅极工艺中的虚拟隔离层，由于无定形碳具有高刻蚀选择比和高吸光性并且易于灰化，利于栅极以及栅极沟槽轮廓的控制；
5、同时进行沟道隔离介质以及层间隔离介质沉积，简化工艺；
6、采用纵向堆叠式硅纳米线结构来设计硅纳米线场效应晶体管(SiNWFET)结构，纳米线条数增多，器件电流驱动能力增大。
附图说明
图1为本发明一具体实施例中SOI衬底X-X’向剖面示意图；
图2为本发明一具体实施例中沉积锗层或锗硅层后X-X’向剖面示意图；
图3为本发明一具体实施例中锗层或锗硅层氧化后X-X’向剖面示意图；
图4为本发明一具体实施例中去除二氧化硅后X-X’向剖面示意图；
图5为本发明一具体实施例中交替沉积硅层和锗硅层后X-X’向剖面示意图；
图6为本发明一具体实施例中对沟道进行离子注入工艺时X-X’向剖面示意图；
图7为本发明一具体实施例中形成鳍形有源区后的Y-Y’向剖面示意图；
图8A～8B分别为本发明一具体实施例中刻蚀去除锗硅层后器件的X-X’向和Y-Y’向剖面示意图；
图8C为本发明一具体实施例中形成硅纳米线后器件的立体示意图；
图9为本发明一具体实施例中硅纳米线截面形状示意图；
图10A～10B为本发明一具体实施例中沉积无定形碳后器件的X-X’向剖面示意图和立体图；
图11A～11B分别为本发明一具体实施例中去除多余无定形碳后器件X-X’向和Y-Y’向剖面示意图；
图12为本发明一具体实施例中进行源漏区离子注入时器件X-X’向剖面示意图；
图13A～13B分别为本发明一具体实施例中形成栅极沟槽后器件X-X’向和Y-Y’向剖面示意图；
图14A～14B分别为本发明一具体实施例中栅极氧化工艺后器件X-X’向剖面示意图和立体结构示意图；
图15A～15B分别为本发明一具体实施例中沉积栅极材料后器件X-X’向和Y-Y’向剖面示意图；
图16A～16B分别为本发明一具体实施例中形成栅极后器件X-X’向和Y-Y’向剖面示意图；
图16C为本发明一具体实施例中形成栅极后器件立体结构示意图；
图17A～17C分别为本发明一具体实施例中完成自对准硅、锗硅金属合金(Salicidation)工艺后器件X-X’向和Y-Y’向剖面示意图，以及立体示意图；
图18A～18B分别为本发明一具体实施例中去除无定形碳后器件X-X’向和Y-Y’向剖面示意图；
图18C为本发明一具体实施例中去除无定形碳后器件立体结构示意图；
图19A～19B分别为本发明一具体实施例中沉积隔离介质后X-X’向和Y-Y’向剖面示意图；
图19C为本发明一具体实施例中沉积隔离介质后器件立体结构示意图；
图20A～20B分别为本发明一具体实施例中金属互连工艺后器件X-X’向和Y-Y’向剖面示意图；
图21为本发明一具体实施例中硅纳米线场效应晶体管立体结构示意图；
图22为本发明一具体实施例中硅纳米线场效应晶体管俯视示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
首先，如图22所示，为了更清楚的描述本实施例，定义鳍形有源区或后续形成的硅纳米线的长度方向为X-X’向，X-X’向贯穿栅极和源漏区，垂直于X-X’向为Y-Y’向。下面结合图1至22详细的描述本发明一实施例的基于体硅的纵向堆叠式Si-NWFET的制作方法，具体包括：
请参照图1，提供SOI衬底，所述SOI衬底的底层为用于提供机械支撑的硅衬层11，硅衬层11上为绝缘体层，本发明采用埋氧层(BOX)12作为绝缘体层，埋氧层12上层也就是SOI的顶层，顶层为硅层13。
接着，对所述SOI衬底表面进行处理，将所述SOI衬底的顶层转化为初始锗硅层15’；具体包括：首先，请参照图2，在SOI衬底表面形成一锗层14(锗层可由锗硅层替代)；接着，请参照图3，对SOI衬底表面进行氧化处理，锗层14因为氧化浓缩渗到顶层中，形成初始锗硅层15’，初始锗硅层15’上层表面的硅被氧化成为二氧化硅层16；接着，请参照图4，采用湿法刻蚀去除SOI衬底表面的二氧化硅层16，此时，SOI衬底的顶层由硅层13转化为初始锗硅层15’。
请参照图5，在SOI衬底上交替形成硅层13和后续锗硅层15”，首先在初始锗硅层15’上外延生长硅层13，再外延生长后续锗硅层15”，为方便描述，将初始锗硅层15’和后续锗硅层15”统称为锗硅层15，以此类推，其中硅层13的数目至少为一层，锗硅层15比硅层13多一层，即，最下方的为初始锗硅层15’，最上方的为后续锗硅层15”。本发明以三层的硅层13为例。
请参照图6，对SOI衬底沟道区进行离子注入，具体为：首先，在锗硅层15上进行光刻工艺，覆盖光刻胶20在后续形成源极203(请参照图22)和漏极204(请参照图22)的区域，接着进行离子注入，离子注入完成后去除源极203和漏极204表面的光刻胶20。需要说明的是，该步骤为可选步骤，依器件电性要求允许情况下可省略。
请参照图7，对所述锗硅层15和硅层13刻蚀处理，形成鳍形有源区201(请参照图22)，剩余的区域作为源漏区，即源极203和漏极204区域；可采用光学光刻(Photolithography)或电子束光刻(electron beam lithography)，刻蚀掉鳍形有源区周围多余的锗硅层15和硅层13，直至暴露埋氧层12表面。
请参照图8A～8C，在所述鳍形有源区内形成硅纳米线131，所述硅纳米线131纵向堆叠；具体为，选择性刻蚀去除鳍形有源区201内的锗硅层15，可选的，利用次常压化学气相刻蚀法进行选择性刻蚀，可以采用600～800摄氏度下的H2和HCL混合气体，其中HCL的分压大于300Torr，选择性刻蚀步骤直至鳍形有源区201内的锗硅层15全部去除为止；
接着，对鳍形有源区201、SOI衬底和源漏区表面进行氧化，控制氧化时间，利用湿法工艺去除鳍形有源区201、SOI衬底以及源漏区表面的SiO2，从而形成硅纳米线131(请参照图8C)。进一步的，如果所述的热氧化是炉管氧化(FurnaceOxidation)，则氧化时间范围为1分钟至20小时；如果是快速热氧化(RTO)，则氧化时间范围为1秒到30分钟。然后通过湿法工艺去除上述步骤在硅纳米线131及埋氧层12和源漏区表面上形成的二氧化硅。最后形成的硅纳米线131直径在1纳米～1微米之间。
由于硅层13的厚度与鳍形有源区201横向尺寸大小不同，硅纳米线131的截面形状也不同，请参照图9，硅纳米线131的截面形状包括圆形301，横向跑道形302以及纵向跑道形303，本发明优选截面形状为圆形301的硅纳米线131，通过更先进的图形转移技术，可以对鳍形有源区(Fin)结构尺寸进行更精确控制，从而更有利于硅纳米线131的形状优化和精确控制硅纳米线131的直径。
请参照图10A～11B，在所述SOI衬底上的沟道内形成无定形碳17并进行源漏区离子注入以及退火工艺；具体为：首先，请参照图10A～10B，在SOI衬底、源极203以及漏极204区域表面沉积无定型碳17；接着，请参照图11A～11B，利用化学机械研磨(CMP)去除源极203与漏极204区域表面多余的无定型碳17。
需要说明的是，由于本发明中无定形碳的存在，从图10A到17C的所有相关步骤都不能出现干法去胶和灰化工艺，而需采用湿法工艺，以保护在此过程中无定形碳的形貌。
请参照图12，对源漏区域进行离子注入，首先进行光刻工艺，光刻胶20覆盖源极203以及漏极204区域以外部分，离子注入完成后去除光刻胶20’并进行源漏区退火。
请参照图13A～13B，进行光刻、选择性刻蚀去除多余的无定形碳17，形成栅极沟槽，所述栅极沟槽用于后续形成栅极201。
请参照图14A～14B，在所述鳍形有源区201内的SOI衬底以及硅纳米线131表面形成栅极氧化层18；所述栅极氧化层18采用的是常规的栅极氧化层材质。因此，栅极氧化层18可以为采用原子层沉积技术(ALD)沉积的SiO2、SiON(需处于氮气气氛下才能形成)或者高k介质(高介电值介质)，高k介质为HfO2、Al2O3、ZrO2中的一种或其任意组合。需要说明的是，由于本发明中无定形碳的存在，不能采用热氧化工艺进行栅极氧化层工艺，如炉管氧化、快速热氧化均不适用于本发明。
接着，请参照图15A～16C，在所述SOI衬底上形成栅极202。具体为：请参照图15A～15B，在栅极沟槽内的SOI衬底以及源漏区表面沉积栅极材料19，请参照图16A～16C，化学机械研磨去除源漏区表面多余的栅极材料19，使得栅极材料与源漏区上层表面处于同一水平面。
请参照图17A～17C，进行自对准合金(Salicidation)工艺，在栅极202、源极203以及漏极204区域表面形成硅、锗硅金属合金层21。
请参照图18A～20B去除所述无定形碳17，同时进行沟道隔离介质以及层间隔离介质沉积。具体为：
请参照图18A～18C，灰化工艺(Ashing)去除沟道内无定形碳17；
请参照图19A～19C；在所述沟道内的SOI衬底以及合金层表面沉积隔离介质22，由于硅合金工艺已经完成，因此沟道隔离介质与层间隔离介质沉积可以同时进行，这也是无定形碳17作为虚拟隔离层的作用，可以简化工艺；然后对隔离介质22进行平坦化处理；
最后参照图20A～21，通过后道金属互连工艺引出CMOSFET各端口，所述端口包括漏极端口23、栅极端口24以及源极端口25。
综上所述，结合图21～22，与现有技术相比，本发明的纵向堆叠式后栅型硅纳米线场效应晶体管结构具有以下优点：
1、基于SOI衬底，由于SOI衬底中绝缘体层(例如是埋氧层)的存在，有效增加了栅极与SOI衬底之间的隔离效果；
2、在硅纳米线上形成栅极氧化层工艺是独立进行的，从而可以采用常规的栅极氧化层，如二氧化硅即可；
3、栅极的形成在源漏区离子注入与退火工艺步骤之后，即为后栅极工艺，利于栅极轮廓与器件电性的控制；
4、首先在沟道内形成无定形碳，接着进行后栅极工艺，后栅极工艺完成后去除无定形碳，即采用无定形碳作为后栅极工艺中的虚拟隔离层，由于无定形碳具有高刻蚀选择比和高吸光性并且易于灰化，利于栅极以及栅极沟槽轮廓的控制；
5、同时进行沟道隔离介质以及层间隔离介质沉积，简化工艺；
6、采用纵向堆叠式硅纳米线结构来设计硅纳米线场效应晶体管(SiNWFET)结构，纳米线条数增多，器件电流驱动能力增大。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。
Claims (13)
1.一种基于SOI纵向堆叠式后栅型Si-NWFET制造方法，其特征在于，包括：
提供SOI衬底，所述SOI衬底自下而上依次为底硅层，绝缘体层和顶层硅；
对所述SOI衬底进行处理，将所述顶层硅转化为初始锗硅层；
在所述初始硅锗层表面交替生长硅层和后续锗硅层，所述初始锗硅层与所述后续锗硅层共同构成锗硅层；
对所述锗硅层与硅层进行刻蚀，形成鳍形有源区；
在鳍形有源区内形成硅纳米线，所述硅纳米线纵向堆叠；
在所述SOI衬底上的沟道内形成无定形碳并进行源漏区离子注入以及退火工艺；
在所述鳍形有源区内的SOI衬底以及硅纳米线表面形成栅极氧化层；
在所述SOI衬底上形成栅极；
在所述栅极和源漏区表面形成合金层；
去除所述无定形碳，同时进行沟道隔离介质以及层间隔离介质沉积。
2.如权利要求1所述的基于SOI纵向堆叠式后栅型Si-NWFET制造方法，其特征在于，对所述SOI衬底表面进行处理，将所述SOI衬底顶层硅转化为初始锗硅层的步骤包括：
在所述SOI衬底表面沉积一锗层或锗硅层；
对所述锗层或锗硅层氧化处理，所述锗层或锗硅层中锗氧化浓缩与所述SOI衬底顶层硅中的硅形成初始锗硅层，所述初始锗硅层的上层表面为SiO2层；
湿法去除所述SiO2层。
3.如权利要求1所述的基于SOI纵向堆叠式后栅型Si-NWFET制造方法，其特征在于，所述硅层至少为一层。
4.如权利要求1所述的基于SOI纵向堆叠式后栅型Si-NWFET制造方法，其特征在于，交替生长硅层和锗硅层之后，进行Si-NWFET器件沟道离子注入。
5.如权利要求1所述的基于SOI纵向堆叠式后栅型Si-NWFET制造方法，其特征在于，所述硅纳米线的直径在1纳米～1微米之间。
6.如权利要求1所述的基于SOI纵向堆叠式后栅型Si-NWFET制造方法，其特征在于，所述硅纳米线的截面形状为圆形、横向跑道形或纵向跑道形。
7.如权利要求1所述的基于SOI纵向堆叠式后栅型Si-NWFET制造方法，其特征在于，
对所述硅纳米线进行热氧化；
蚀刻掉所述热氧化形成的二氧化硅。
8.如权利要求1所述的基于SOI纵向堆叠式后栅型Si-NWFET制造方法，其特征在于，所述栅极氧化层的材料为二氧化硅、氮氧化硅或高k介质。
9.如权利要求8所述的基于SOI纵向堆叠式后栅型Si-NWFET制造方法，其特征在于，所述高k介质为HfO2、Al2O3、ZrO2中的一种或其任意组合。
10.如权利要求1所述的基于SOI纵向堆叠式后栅型Si-NWFET制造方法，其特征在于，所述栅极的材料为多晶硅、无定形硅、金属中的一种或其任意组合。
11.如权利要求1所述的基于SOI纵向堆叠式后栅型Si-NWFET制造方法，其特征在于，所述隔离介质层的材料为二氧化硅。
12.如权利要求1所述的基于SOI纵向堆叠式后栅型Si-NWFET制造方法，其特征在于，所述刻蚀采用次常压化学气相刻蚀法。
13.如权利要求1所述的基于SOI纵向堆叠式后栅型Si-NWFET制造方法，其特征在于，所述次常压化学气相刻蚀法采用氢气和氯化氢混合气体，其中氢气和氯化氢混合气体的温度在600℃～800℃之间，其中氯化氢的分压大于300Torr。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012100940747A CN102623384A (zh) | 2012-03-31 | 2012-03-31 | 基于SOI纵向堆叠式后栅型Si-NWFET制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012100940747A CN102623384A (zh) | 2012-03-31 | 2012-03-31 | 基于SOI纵向堆叠式后栅型Si-NWFET制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102623384A true CN102623384A (zh) | 2012-08-01 |
Family
ID=46563218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2012100940747A Pending CN102623384A (zh) | 2012-03-31 | 2012-03-31 | 基于SOI纵向堆叠式后栅型Si-NWFET制造方法 |
Country Status (1)
| Country | Link |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| WD01 | Invention patent application deemed withdrawn after publication |
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