CN102646597B - 基于体硅的三维阵列式后栅型SiNWFET制备方法 - Google Patents

Abstract

本发明公开了一种基于体硅的三维阵列式后栅型SiNWFET制备方法，包括：提供一体硅衬底，所述体硅衬底上交替生长有SiGe层和Si层；对所述SiGe层和Si层进行光刻和刻蚀，形成阵列式鳍形有源区，剩余的SiGe层和Si层作为源漏区；通过选择性刻蚀去除所述阵列式鳍形有源区中的SiGe层，形成三维阵列式硅纳米线；在所述源漏区之间的体硅衬底上形成虚拟隔离层；在所述虚拟隔离层内形成栅极沟槽；在所述三维阵列式硅纳米线上形成栅极氧化层；在所述栅极沟槽内形成栅极；去除虚拟隔离层，形成隔离沟槽；在所述隔离沟槽内形成隔离介质层。本发明采用虚拟隔离层，利于栅极沟槽轮廓控制；采用常规的栅极氧化层；三维阵列式硅纳米线结构，利于增大器件集成度和器件电流驱动能力。

Description

基于体硅的三维阵列式后栅型SiNWFET制备方法

技术领域

本发明涉及半导体制造领域，特别是涉及一种基于体硅的三维阵列式后栅型硅纳米线场效应晶体管(SiNWFET)制备方法。

背景技术

现有技术中，通过缩小晶体管的尺寸来提高芯片的工作速度和集成度、减小芯片功耗密度一直是微电子工业发展所追求的目标。在过去的四十年里，微电子工业发展一直遵循着摩尔定律。当前，场效应晶体管的物理栅长已接近20nm，栅介质也仅有几个氧原子层厚，通过缩小传统场效应晶体管的尺寸来提高性能已面临一些困难，这主要是因为小尺寸下短沟道效应和栅极漏电流使晶体管的开关性能变坏。

纳米线场效应晶体管(Nanowire MOSFET，NWFET)有望解决这一问题。一方面，小的沟道厚度和宽度使纳米线场效应晶体管的栅极更接近于沟道的各个部分，有助于晶体管栅极调制能力的增强，而且它们大多采用围栅结构，栅极从多个方向对沟道进行调制，能够进一步增强调制能力，改善亚阈值特性。因此，纳米线场效应晶体管可以很好地抑制短沟道效应，使晶体管尺寸得以进一步缩小。另一方面，纳米线场效应晶体管利用自身的细沟道和围栅结构改善栅极调制力和抑制短沟道效应，缓解了减薄栅介质厚度的要求，有望减小栅极漏电流。此外，纳米线沟道可以不掺杂，减少了沟道内杂质离散分布和库仑散射。对于一维纳米线沟道，由于量子限制效应，沟道内载流子远离表面分布，故载流子输运受表面散射和沟道横向电场影响小，可以获得较高的迁移率。基于以上优势，纳米线场效应晶体管越来越受到科研人员的关注。由于硅材料和工艺在半导体工业中占有主流地位，与其他材料相比，硅纳米线场效应晶体管(SiNWFET)的制作更容易与当前工艺兼容。

纳米线场效应晶体管的关键工艺是纳米线的制作，可分为自上而下和自下而上两种工艺路线。对于硅纳米线的制作，前者主要利用光刻(光学光刻或电子束光刻)和刻蚀(ICP、RIE刻蚀或湿法腐蚀)工艺，后者主要基于金属催化的气-液-固(VLS)生长机制，生长过程中以催化剂颗粒作为成核点。目前，自下而上的工艺路线制备的硅纳米线由于其随机性而不太适合硅纳米线场效应晶体管的制备，因此目前的硅纳米线场效应晶体管中的硅纳米线主要是通过自上而下的工艺路线制备。

目前，基于单个硅纳米线的场效应晶体管(MOSFET)工艺制备方法研究比较热门，如申请号为200710098812.4，发明名称为“一种体硅纳米线晶体管器件的制备方法”的中国专利，公开了一种基于体硅的通过自上而下的途径实现体硅纳米线结构的工艺方法，由于其基于体硅的工艺特点，可以有效抑制器件的自加热效应。

但随着硅纳米线截面积的缩小，器件的电流驱动能力会受到纳米线截面积的限制，使得硅纳米线场效应晶体管在模拟或射频电路中的应用受到限制，因此，有人开始研究采用多条纳米线作为输运沟道，以解决该问题。但由于多条纳米线沟道结构是横向制备的，其集成密度将大打折扣。

W.W.Fang等人在IEEE ELECTRON DEVICE LETTERS，VOL.28，NO.3，MARCH 2007上发表的论文《Vertically Stacked SiGe Nanowire Array ChannelCMOS Transistors》中提出了一种纵向制备硅纳米线的方法，使得硅纳米线场效应晶体管器件在纵向集成多条硅纳米线，从而使得器件的电流驱动能力成倍增大，同时集成密度不受影响。既可以保持平面结构场效应晶体管(FET)的优势又增强了栅极调制能力。其工艺方法是在SOI(Silicon on Insulator)上交替生长(Ge/Si Ge)/Si/(Ge/SiGe)/Si层，并在其上定义鳍形(Fin)结构，然后进行750℃干氧氧化，由于SiGe层较Si层有更快的氧化速率以致SiGe层完全被氧化，氧化过程中Ge进入邻近的Si层表面形成SiGe合金，腐蚀掉完全被氧化的SiGe层后得到三维堆积的、表面裹有SiGe合金的Si纳米线。然后进行热氧化，在硅纳米线(SiNW)表面形成Si_1-XGe_XO₂作为栅极氧化层，再淀积无定型硅或者多晶硅，最后通过光刻和蚀刻形成栅极。该方法可以实现纵向堆叠型硅纳米线场效应晶体管结构，但存在一个缺点：当SiGe层氧化过程中，Ge会浓缩到Si层的表面，去除SiO2后，在硅纳米线表面裹有一层浓缩后的SiGe合金。由于GeO2溶于水，它使得后续工艺面临巨大的不便，另外，GeO2的介电常数较SiO2小，GeO2与Si的界面态较大，不适合作为场效应晶体管(FET)的栅氧化层。

发明内容

本发明的目的在于提供一种基于体硅的三维阵列式后栅型SiNWFET制备方法，可有效控制栅极沟槽轮廓，可有效增大硅纳米场效应晶体管集成度和器件电流驱动能力，并实现硅纳米线场效应晶体管的常规栅极氧化层结构。

为解决上述技术问题，本发明提供了一种基于体硅的三维阵列式后栅型SiNWFET制备方法，包括下列步骤：

提供一体硅衬底，所述体硅衬底上交替生长有SiGe层和Si层；

对所述SiGe层和Si层进行光刻和刻蚀，形成阵列式鳍形有源区，剩余的SiGe层和Si层作为源漏区；

通过选择性刻蚀去除所述阵列式鳍形有源区中的SiGe层，形成三维阵列式硅纳米线；

在所述源漏区之间的体硅衬底上形成虚拟隔离层；

在所述虚拟隔离层内形成栅极沟槽；

在所述三维阵列式硅纳米线上形成栅极氧化层；

在所述栅极沟槽内形成栅极；

去除虚拟隔离层，形成隔离沟槽；

在所述隔离沟槽内形成隔离介质层。

在所述的基于体硅的三维阵列式后栅型SiNWFET制备方法中，距离所述体硅衬底最近的一层为SiGe层，距离体硅衬底最远的一层也为SiGe层。

可选的，在所述的基于体硅的三维阵列式后栅型SiNWFET制备方法中，对所述SiGe层和Si层进行光刻和刻蚀之前，对所述源漏区之间的区域进行离子注入。

可选的，在所述的基于体硅的三维阵列式后栅型SiNWFET制备方法中，对所述SiGe层和Si层进行光刻和刻蚀之前，对所述源漏区进行离子注入。

可选的，在所述的基于体硅的三维阵列式后栅型SiNWFET制备方法中，在所述源漏区之间的体硅衬底上形成虚拟隔离层之后，对所述源漏区进行离子注入。

在所述的基于体硅的三维阵列式后栅型SiNWFET制备方法中，所述选择性刻蚀采用次常压化学气相刻蚀法。

在所述的基于体硅的三维阵列式后栅型SiNWFET制备方法中，所述次常压化学气相刻蚀法采用氢气和氯化氢混合气体，其中氢气和氯化氢混合气体的温度在600℃～800℃之间，其中氯化氢的分压大于300Torr。

在所述的基于体硅的三维阵列式后栅型SiNWFET制备方法中，所述的每条硅纳米线直径在1纳米～1微米之间。

在所述的基于体硅的三维阵列式后栅型SiNWFET制备方法中，所述的每条硅纳米线的截面形状为圆形、横向跑道形或纵向跑道形。

在所述的基于体硅的三维阵列式后栅型SiNWFET制备方法中，在所述源漏区之间的体硅衬底上形成虚拟隔离层之前，还包括：

对所述三维阵列式硅纳米线进行热氧化；

蚀刻掉所述热氧化形成的二氧化硅。

较佳的，在所述的基于体硅的三维阵列式后栅型SiNWFET制备方法中，所述虚拟隔离层的材料为无定形碳。

较佳的，在所述的基于体硅的三维阵列式后栅型SiNWFET制备方法中，在所述三维阵列式硅纳米线上形成栅极氧化层步骤中采用原子层沉积技术。

在所述的基于体硅的三维阵列式后栅型SiNWFET制备方法中，所述栅极氧化层的材料为二氧化硅、氮氧化硅或高K介质层。

在所述的基于体硅的三维阵列式后栅型SiNWFET制备方法中，所述高K介质层是HfO2、Al2O3、ZrO2中的一种或其任意组合。

在所述的基于体硅的三维阵列式后栅型SiNWFET制备方法中，所述栅极的材料为多晶硅、无定形硅、金属中的一种或其任意组合。

在所述的基于体硅的三维阵列式后栅型SiNWFET制备方法中，在去除虚拟隔离层之前，对所述源漏区和栅极的上表面进行自对准硅、锗硅金属合金工艺。

在所述的基于体硅的三维阵列式后栅型SiNWFET制备方法中，所述隔离介质层的材料为二氧化硅。

较佳的，在所述的基于体硅的三维阵列式后栅型SiNWFET制备方法中，在所述隔离沟槽内形成隔离介质层步骤中，同时形成层间介质层。

本发明基于体硅的三维阵列式后栅型硅纳米线场效应晶体管结构具有以下优点：

1、基于体硅，硅纳米线场效应晶体管源漏区与体硅衬底相连接，器件在工作过程中产生的大量热量可以有效的通过源漏区传给体硅衬底散出，从而无自加热效应。

2、采用三维阵列式硅纳米线结构来设计硅纳米线场效应晶体管(SiNWFET)结构，三维阵列式结构使器件集成度成倍数增大，从而纳米线条数成倍数增多，进一步，使器件电流驱动能力也成倍数增大。

3、采用虚拟隔离层工艺，在虚拟隔离层内形成栅极沟槽，利于栅极沟槽轮廓控制，再在栅极沟槽内形成栅极，为后栅工艺，并且无侧墙工艺，简化了工艺流程，最后在隔离沟槽内形成隔离介质层，为后隔离层工艺，进一步，利于栅极和隔离介质层的轮廓控制以及器件电性的控制，并能使源漏区以及隔离介质层与栅极上表面在同一水平面，利于后续接触孔工艺。

4、在硅纳米线上形成栅极氧化层工艺是独立进行的，从而可以采用常规的栅极氧化层，如二氧化硅即可。

附图说明

图1为本发明一实施例中基于体硅的三维阵列式后栅型SiNWFET制备方法流程图；

图2为本发明一实施例中体硅衬底的X-X’向剖面示意图；

图3为本发明一实施例中对源漏区之间的区域进行离子注入工艺的X-X’向剖面示意图；

图4a和图4b分别为本发明一实施例中阵列式鳍形有源区X-X’向和Y-Y’向剖面示意图；

图5a和图5b分别为本发明一实施例中去除SiGe层后的阵列式鳍形有源区X-X’向和Y-Y’向剖面示意图；

图6为本发明一实施例中形成三维阵列式纳米线的立体示意图；

图7为本发明一实施例中每条硅纳米线的截面形状示意图；

图8a和图8b为本发明一实施例中沉积无定形碳后X-X’向和Y-Y’向剖面示意图；

图9a和图9b分别为本发明一实施例中对无定形碳进行化学机械研磨后的X-X’向和Y-Y’向剖面示意图；

图10为本发明一实施例中对源漏区进行离子注入工艺的X-X’向剖面示意图；

图11a和图11b分别为本发明一实施例中形成栅极沟槽后的X-X’向和Y-Y’向剖面示意图；

图11c为本发明一实施例中形成栅极沟槽后的立体示意图；

图12为本发明一实施例中形成栅极氧化层后的X-X’向剖面示意图；

图13a和图13b分别为本发明一实施例中沉积栅极材料后的X-X’向和Y-Y’向剖面示意图；

图14a和图14b分别为本发明一实施例中对栅极材料进行化学机械研磨后的X-X’向和Y-Y’向剖面示意图；

图15a和图15b分别为本发明一实施例中进行自对准硅、锗硅金属合金(Sa1icidation)工艺的X-X’向和Y-Y’向剖面示意图；

图15c为本发明一实施例中进行自对准硅、锗硅金属合金(Salicidation)工艺后的立体示意图

图16a和图16b分别为本发明一实施例中通过灰化工艺去除无定形碳后的X-X’向和Y-Y’向剖面示意图；

图16c为本发明一实施例中通过灰化工艺去除无定形碳后的立体示意图；

图17a和图17b分别为本发明一实施例中沉积隔离介质后的X-X’向和Y-Y’向剖面示意图；

图17c为本发明一实施例中沉积隔离介质后的立体示意图；

图18a和图18b分别为本发明一实施例中形成源极插塞、栅极插塞以及漏极插塞后的X-X’向和Y-Y’向剖面示意图；

图18c为本发明一实施例中形成源极插塞、栅极插塞以及漏极插塞后的立体示意图；

图19为本发明一实施例中三维阵列式后栅型硅纳米线场效应晶体管结构俯视示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

首先，如图19所示，为了更清楚的描述本实施例，定义阵列式鳍形有源区5或后续形成的三维阵列式硅纳米线6的长度方向为X-X’向，X-X’向贯穿栅极10和源漏区17，垂直于X-X’向为Y-Y’向。本实施例中采用3*3阵列式硅纳米线结构为例。下面结合图1至图19详细的描述本发明一实施例的基于体硅的三维阵列式后栅型SiNWFET的制作方法。

如图1所示，本发明一实施例的基于体硅的三维阵列式后栅型SiNWFET的制作方法，包括如下步骤：

如图2所示，提供一体硅衬底1，体硅衬底1上交替生长有SiGe层3和Si层2，假设Si层2的数量为n层，则SiGe层3的数量为n+1层，其中，n≥1，即，距离体硅衬底1最近的(最下方的)外延层为SiGe层3，距离体硅衬底1最远的(最上方的)外延层也为SiGe层3。由于本发明基于体硅，硅纳米线场效应晶体管源漏区17与体硅衬底1相连接，器件在工作过程中产生的大量热量可以有效的通过源漏区17传给体硅衬底1散出，从而无自加热效应。本实施例中，以交替生长四层SiGe层和三层Si层为例。

如图3所示，对源漏区17之间的区域进行离子注入，即为对场效应晶体管的沟道区进行掺杂。具体的，此步骤可通过以下过程实现：首先通过光刻(Photo)工艺在SiGe层3上形成图形化的光阻层4，接着以图形化的光阻层4为掩膜进行离子注入(Imp)工艺，接着，去除所述图形化的光阻层4(PR Strip)，随后进行阱退火(Well Anneal)工艺。需要说明的是，该步骤为可选步骤，依器件电性要求允许情况下可省略。

如图4a和4b所示，对SiGe层3和Si层2进行光刻和刻蚀，形成阵列式鳍形有源区5，剩余的SiGe层3和Si层2作为源漏区17。较佳的，可采用光学光刻(Photolithography)或电子束光刻(electron beam lithography)，刻蚀贯穿所有外延SiGe层3和Si层2，直至暴露体硅衬底1的表面。

如图5a和5b所示，通过选择性刻蚀去除阵列式鳍形有源区5中的SiGe层3；优选的，利用次常压化学气相刻蚀法进行选择性刻蚀，温度可以采用600℃～800℃，刻蚀气体选用氢气(H2)和氯化氢(HCl)的混合气体，其中氯化氢(HCl)的分压大于300Torr。此选择性刻蚀步骤直至将沿Y-Y’方向的Si层2之间的SiGe层3全部刻蚀掉为止，剩余的Si层2作为三维阵列式硅纳米线6，并使得X-X’方向的SiGe层3部分保留，以作为源漏区17。可选的，在此步骤之前，也可以先对源漏区17进行离子注入工艺。

如图6所示，对三维阵列式硅纳米线6进行优化和减细。本步骤可以通过热氧化工艺，对三维阵列式硅纳米线6、体硅衬底1和源漏区17表面进行氧化。进一步的，如果所述的热氧化是炉管氧化(Furnace Oxidation)，则氧化时间范围为1分钟至20小时；如果是快速热氧化(RTO)，则氧化时间范围为1秒到30分钟。然后通过湿法刻蚀工艺去除上述步骤在三维阵列式硅纳米线6、体硅衬底1和源漏区17表面上形成的二氧化硅。最后形成的每条硅纳米线直径在1纳米～1微米之间。可以理解的是，根据Si层2的厚度和鳍形有源区5横向尺寸大小不同，每条硅纳米线的截面形状也可以不同，例如，硅纳米线截面形状可以是如图7中最左侧所示的圆形、中间所示的横向跑道形、或最右侧所示的纵向跑道形。如果通过更先进的图形转移技术，那么可以对鳍形有源区(Fin)结构尺寸进行更精确控制，从而更有利于硅纳米线的形状优化和减细，并且能够精确控制硅纳米线的直径。

如图8a和图8b所示，在源漏区17之间的体硅衬底1内形成虚拟隔离层，优选的，虚拟隔离层的材料为无定形碳7’，具体的，在源漏区17和源漏区17之间的体硅衬底1内沉积无定形碳7’，可选的，采用化学气相沉积方法进行无定形碳7’的沉积，由于无定形碳7’具有高刻蚀选择比和高吸光性，利于后续形成的栅极沟槽8轮廓控制，并且无定形碳7’在后栅工艺完成后容易灰化。需要说明的是，本实施例中虚拟隔离层的材料为无定形碳7’，但本发明并不局限于此，显而易见的，只要虚拟隔离层的材料具有高刻蚀选择比和容易去除的特性，那么就可以作为本发明虚拟隔离层的材料。

由于本发明中无定形碳的存在，从图8a到15c的所有相关步骤都不能出现干法去胶和灰化工艺，而需采用湿法工艺，以保护在此过程中无定形碳的形貌。

如图9a和图9b所示，采用化学机械研磨工艺，去除多余的无定形碳7’，使剩余的无定形碳7’作为无定形碳层7；无定形碳层7与SiGe层3的上表面在同一水平面，从而方便后续对源漏区17进行离子注入工艺。

如图10所示，以图形化的光阻层4为掩膜，对源漏区17进行离子注入工艺；具体的，此步骤可通过以下过程实现：首先通过光刻(Photo)工艺在SiGe层3和无定形碳层7上表面上形成图形化的光阻层4，接着以图形化的光阻层4为掩膜进行离子注入(Imp)工艺，接着，去除所述图形化的光阻层4(PR Strip)，随后进行源漏极退火(S/D Anneal)工艺。需要说明的是，此步骤可以在鳍形有源区5图形定义之前进行，也可以在无定形碳7’经过化学机械研磨(CMP)之后进行。

如图11a、图11b和图11c所示，对无定形碳层7进行光刻和刻蚀工艺，形成栅极沟槽8。具体的，所述光刻工艺中可以采用硬掩膜或者光阻掩膜，对无定形碳层7进行光刻和刻蚀直至暴露体硅衬底1的表面。由于采用了具有高刻蚀选择比和高吸光性的无定形碳7’作为后栅工艺中的虚拟隔离层，利于栅极沟槽8轮廓控制，进一步，更利于后续形成的栅极10和隔离介质层12的轮廓控制以及器件电性的控制，并且无定形碳7’在后栅工艺完成后容易灰化。

如图12所示，在无定形碳层7、三维阵列式硅纳米线6和源漏区17之间的体硅衬底1以及SiGe层3上表面上形成栅极氧化层9，所述栅极氧化层9可以是SiO2、SiON或高K介质层，所述高K介质层例如是HfO2、Al2O3、ZrO2中的一种或其任意组合。优选的，采用原子层沉积(ALD)技术沉积二氧化硅，从而可以形成常规的栅极氧化层9；并且在源漏区17之间的体硅衬底1上形的栅极氧化层9将成为后续栅极10与体硅衬底1的隔离层。

如图13a和13b所示在SiGe层3上表面和栅极沟槽8内沉积栅极材料10′，所述栅极材料10’可以为多晶硅、无定形硅、金属(优选为铝或者钛或钽的金属化合物)中的一种或者其任意组合。

如图14a和图14b所示，采用化学机械研磨工艺，去除多余的栅极材料10’，使剩余的栅极材料10’作为栅极10；栅极10和无定形碳层7与SiGe层3的上表面在同一水平面。本步骤在进行源漏区离子注入之后，再进行栅极的形成工艺，为后栅极工艺，从而有利于栅极10轮廓控制和器件电性控制。

如图15a、图15b和图15c所示，进行自对准合金(Salicidation)工艺，形成硅、锗硅金属合金层11。

如图16a、图16b和16c所示，通过灰化工艺(Ashing)去除无定形碳层7，形成隔离沟槽12′，方便后续沉积隔离介质层12。

如图17a、图17b和17c所示，在SiGe层3的上表面和隔离沟槽12’内沉积隔离介质；在隔离沟槽12’内沉积的隔离介质作为源漏区17与栅极10之间的隔离介质层12，对SiGe层3的上表面沉积的隔离介质进行平坦化处理后，如采用化学机械研磨(CMP)工艺，该层作为层间介质(ILD)层13，隔离介质一般为二氧化硅。由于自对准硅合金工艺已完成，这两层可以同时沉积，这也是采用虚拟(Dummy)隔离层的一个作用，简化了工艺。

如图18a、图18b和18c所示，通过后道金属互连工艺形成源极插塞14、栅极插塞15以及漏极插塞16，以分别引出场效应晶体管(FET)的源极、栅极和漏极。

最终，请参考图18c以及图19，其为最后完成后的基于体硅的三维阵列式后栅型SiNWFET的立体示意图和俯视示意图。

综上所述，本发明基于体硅的三维阵列式后栅型硅纳米线场效应晶体管结构具有以下优点：

1、基于体硅，硅纳米线场效应晶体管源漏区17与体硅衬底1相连接，器件在工作过程中产生的大量热量可以有效的通过源漏区17传给体硅衬底1散出，从而无自加热效应。

2、采用具有高刻蚀选择比和高吸光性的无定形碳7’作为后栅工艺中的虚拟隔离层，利于栅极沟槽8轮廓控制，并且无定形碳7’在后栅工艺完成后容易灰化；对源漏区17进行了离子注入，在无定形碳层7内形成栅极沟槽8，再在栅极沟槽8内形成栅极10，为后栅工艺，并且无侧墙工艺，简化了工艺流程，最后进行隔离介质层12的沉积，为后隔离层工艺，进一步，更利于栅极10和隔离介质层12的轮廓控制以及器件电性的控制，并使源漏区17以及隔离介质层12与栅极10上表面在同一水平面，利于后续接触孔工艺。

3、采用三维阵列式硅纳米线结构来设计硅纳米线场效应晶体管(SiNWFET)结构，三维阵列式结构使器件集成度成倍数增大，并且纳米线条数成倍数增多，从而使器件电流驱动能力也成倍数增大。

4、在三维阵列式硅纳米线6上形成栅极氧化层9工艺是独立进行的，从而可以采用常规的栅极氧化层，如二氧化硅即可。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (16)

1.一种基于体硅的三维阵列式后栅型SiNWFET制备方法，其特征在于，包括：

提供一体硅衬底，所述体硅衬底上交替生长有SiGe层和Si层；

对所述SiGe层和Si层进行光刻和刻蚀，形成阵列式鳍形有源区，剩余的SiGe层和Si层作为源漏区；

通过选择性刻蚀去除所述阵列式鳍形有源区中的SiGe层，形成三维阵列式硅纳米线；

对所述三维阵列式硅纳米线进行热氧化；

蚀刻掉所述热氧化形成的二氧化硅；

在所述源漏区之间的体硅衬底上形成虚拟隔离层，所述虚拟隔离层的材料为无定形碳；

在所述虚拟隔离层内形成栅极沟槽；

在所述三维阵列式硅纳米线上形成栅极氧化层；

在所述栅极沟槽内形成栅极；

去除虚拟隔离层，形成隔离沟槽；

在所述隔离沟槽内形成隔离介质层。

2.如权利要求1所述的基于体硅的三维阵列式后栅型SiNWFET制备方法，其特征在于，距离所述体硅衬底最近的一层为SiGe层，距离体硅衬底最远的一层也为SiGe层。

3.如权利要求1所述的基于体硅的三维阵列式后栅型SiNWFET制备方法，其特征在于，对所述SiGe层和Si层进行光刻和刻蚀之前，对所述源漏区之间的区域进行离子注入。

4.如权利要求1所述的基于体硅的三维阵列式后栅型SiNWFET制备方法，其特征在于，对所述SiGe层和Si层进行光刻和刻蚀之前，对所述源漏区进行离子注入。

5.如权利要求1所述的基于体硅的三维阵列式后栅型SiNWFET制备方法，其特征在于，在所述源漏区之间的体硅衬底上形成虚拟隔离层之后，对所述源漏区进行离子注入。

6.如权利要求1所述的基于体硅的三维阵列式后栅型SiNWFET制备方法，其特征在于，所述选择性刻蚀采用次常压化学气相刻蚀法。

7.如权利要求6所述的基于体硅的三维阵列式后栅型SiNWFET制备方法，其特征在于，所述次常压化学气相刻蚀法采用氢气和氯化氢混合气体，其中氢气和氯化氢混合气体的温度在600℃～800℃之间，其中氯化氢的分压大于300Torr。

8.如权利要求1所述的基于体硅的三维阵列式后栅型SiNWFET制备方法，其特征在于，所述的每条硅纳米线直径在1纳米～1微米之间。

9.如权利要求1所述的基于体硅的三维阵列式后栅型SiNWFET制备方法，其特征在于，所述的每条硅纳米线的截面形状为圆形、横向跑道形或纵向跑道形。

10.如权利要求1所述的基于体硅的三维阵列式后栅型SiNWFET制备方法，其特征在于，在所述三维阵列式硅纳米线上形成栅极氧化层步骤中采用原子层沉积技术。

11.如权利要求1所述的基于体硅的三维阵列式后栅型SiNWFET制备方法，其特征在于，所述栅极氧化层的材料为二氧化硅、氮氧化硅或高K介质层。

12.如权利要求11所述的基于体硅的三维阵列式后栅型SiNWFET制备方法，其特征在于，所述高K介质层是HfO2、Al2O3、ZrO2中的一种或其任意组合。

13.如权利要求1所述的基于体硅的三维阵列式后栅型SiNWFET制备方法，其特征在于，所述栅极的材料为多晶硅、无定形硅、金属中的一种或其任意组合。

14.如权利要求1所述的基于体硅的三维阵列式后栅型SiNWFET制备方法，其特征在于，在去除虚拟隔离层之前，对所述源漏区和所述栅极的上表面进行自对准硅、锗硅金属合金工艺。

15.如权利要求1所述的基于体硅的三维阵列式后栅型SiNWFET制备方法，其特征在于，所述隔离介质层的材料为二氧化硅。

16.如权利要求1所述的基于体硅的三维阵列式后栅型SiNWFET制备方法，其特征在于，在所述隔离沟槽内形成隔离介质层步骤中，同时形成层间介质层。