CN111863951A - 增强型复合栅晶体管及其制作方法 - Google Patents
增强型复合栅晶体管及其制作方法 Download PDFInfo
- Publication number
- CN111863951A CN111863951A CN202010735319.4A CN202010735319A CN111863951A CN 111863951 A CN111863951 A CN 111863951A CN 202010735319 A CN202010735319 A CN 202010735319A CN 111863951 A CN111863951 A CN 111863951A
- Authority
- CN
- China
- Prior art keywords
- layer
- column
- type
- gate
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 76
- 239000002131 composite material Substances 0.000 title claims abstract description 25
- 239000010410 layer Substances 0.000 claims abstract description 388
- 230000004888 barrier function Effects 0.000 claims abstract description 127
- 230000007704 transition Effects 0.000 claims abstract description 40
- 239000011241 protective layer Substances 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims description 95
- 239000002184 metal Substances 0.000 claims description 95
- 238000000034 method Methods 0.000 claims description 71
- 230000008569 process Effects 0.000 claims description 57
- 238000000151 deposition Methods 0.000 claims description 53
- 238000005516 engineering process Methods 0.000 claims description 49
- 239000000463 material Substances 0.000 claims description 48
- 239000004065 semiconductor Substances 0.000 claims description 36
- 238000005530 etching Methods 0.000 claims description 35
- 238000005229 chemical vapour deposition Methods 0.000 claims description 23
- 238000005566 electron beam evaporation Methods 0.000 claims description 22
- 230000008020 evaporation Effects 0.000 claims description 14
- 238000001704 evaporation Methods 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 12
- 238000004151 rapid thermal annealing Methods 0.000 claims description 12
- 230000008021 deposition Effects 0.000 claims description 10
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 239000007943 implant Substances 0.000 claims 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 27
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 15
- 229910052739 hydrogen Inorganic materials 0.000 description 15
- 239000001257 hydrogen Substances 0.000 description 15
- 229910052782 aluminium Inorganic materials 0.000 description 14
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 13
- 229910052733 gallium Inorganic materials 0.000 description 13
- 229910021529 ammonia Inorganic materials 0.000 description 12
- 238000001020 plasma etching Methods 0.000 description 11
- 239000002019 doping agent Substances 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- 239000011777 magnesium Substances 0.000 description 7
- 229910052737 gold Inorganic materials 0.000 description 6
- 239000000376 reactant Substances 0.000 description 6
- 229910052594 sapphire Inorganic materials 0.000 description 5
- 239000010980 sapphire Substances 0.000 description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 5
- 229910010271 silicon carbide Inorganic materials 0.000 description 5
- 238000004088 simulation Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052593 corundum Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- HYXGAEYDKFCVMU-UHFFFAOYSA-N scandium(III) oxide Inorganic materials O=[Sc]O[Sc]=O HYXGAEYDKFCVMU-UHFFFAOYSA-N 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N titanium dioxide Inorganic materials O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明公开了两种增强型复合栅晶体管及其制作方法，主要解决现有功率开关器件存在的阈值电压低的问题，其包括：衬底(1)、过渡层(2)、势垒层(3)、栅柱(6)、源极(7)、漏极(8)、台面(9)、栅极(10)和保护层(16)。其中栅柱具有两种结构，第一种结构中的栅柱由P型层(4)和N型层(5)组成，其N型层包括N‑型层(51)和N+型层(52)；第二种结构中的栅柱由P型层(4)和N型排柱(5)组成，其N型排柱包括N‑柱(51)和N+柱(52)。本发明阈值电压高，可靠性好，且制作工艺简单，可作为开关器件。
Description
技术领域
本发明属于微电子技术领域，特别涉及一种复合栅晶体管，可用于作为电力电子系统的基本器件。
技术背景
电力电子系统广泛应用于航空航天、工业设备、电动汽车、家用电器等众多领域，功率开关器件作为电力电子系统的重要元件，是实现能量转换与控制的重要工具。因此，功率开关器件的性能和可靠性对整个电力电子系统的各项技术指标和性能有着决定性影响。当前，Si基功率开关器件性能已经趋近其理论极限，不能满足下一代电力电子系统高温、高压、高频、高效和高功率密度的要求。而以GaN为代表的第三代宽禁带半导体材料，具有禁带宽度大、饱和电子漂移速度高、临界击穿电场大、化学性质稳定的特点，在制备具有更低导通电阻、更快开关速度、更高击穿电压的功率开关器件方面，已展现出独特的优势。特别是基于GaN基异质结结构的高电子迁移率器件晶体管，即GaN基高电子迁移率晶体管HEMT功率开关器件，以其优异的功率特性，在国民经济与军事领域具有广阔和特殊的应用前景。
传统GaN基HEMT功率开关器件是基于GaN基异质结结构，其包括：衬底1、过渡层2、势垒层3、P型层4、栅柱5、源极6、漏极7、栅极8、台面9和保护层10；势垒层3上面的左侧淀积有源极6，势垒层3上面右侧淀积有漏极7，源极6和漏极7之间的势垒层3上面外延有P型层4，P型层4上淀积有栅极8，保护层10完全覆盖势垒层3、P型层4、源极6、漏极7和栅极8以上的区域，如图1所示。
然而，在传统GaN基HEMT功率开关器件中，P型层中P型杂质镁的激活率很低，难以实现高掺杂的P型层，导致器件阈值电压往往低于2V。且研究表明，过高掺杂浓度的P型层又会导致器件阈值电压的降低，参见On the physical operation and optimization ofthe p-GaN gate in normally-off GaN HEMT devices,Applied Physics Letters,Vol.110,No.12,pp.1-5,2017。
发明内容
本发明的目的在于针对上述现有技术的不足，提供一种增强型复合栅晶体管及其制作方法，以显著提高器件的阈值电压，减小器件制造难度，增强器件的可靠性。
为实现上述目的，本发明提出了如下两种技术方案：
技术方案一：
1.一种增强型复合栅晶体管，自下而上包括：衬底1、过渡层2、势垒层3、保护层11；势垒层3的侧面刻有台面9，势垒层3上部的设有栅柱6；栅柱6的左右侧分别淀积有源极7和漏极8，其上部淀积有栅极10，其特征在于：
所述栅柱6由P型层4和N型层5组成，且外围设有保护层11；
所述N型层5由下部的N-型层51和上部的N+型层52组成；
所述N-型层51与P型层4形成PN结。
进一步，所述P型层4的厚度为5～300nm、掺杂浓度为5×1016～5×1020cm-3。
进一步，所述N-型层51掺杂浓度为1×1011～1×1018cm-3，其厚度大于等于P型层4的厚度，其掺杂浓度小于等于P型层4的掺杂浓度。
进一步，所述N+型层52的掺杂浓度为1×1018～5×1020cm-3，其厚度小于N-型层51的厚度，其掺杂浓度大于等于N-型层51的掺杂浓度。
进一步，所述栅柱6的长度L1≥1nm，栅极10的长度小于栅柱6的长度L1。
本发明制作上述第1种增强型复合栅晶体管的方法，其特征在于，包括如下步骤：
A)在衬底1上采用金属有机物化学气相淀积技术外延GaN基宽禁带半导体材料，形成厚度为1～10μm的过渡层2；
B)在过渡层2上采用金属有机物化学气相淀积技术外延GaN基宽禁带半导体材料，形成厚度为4～60nm的势垒层3；
C)在势垒层3上采用外延淀积技术外延P型GaN半导体材料，形成厚度为5～300nm、掺杂浓度为5×1016～5×1020cm-3的P型层4；
D)制作N型层5：
D1)在P型层4上采用外延淀积技术外延N型GaN半导体材料，形成厚度大于等于P型层4的厚度、掺杂浓度为1×1011～1×1018cm-3的N-型层51；
D2)在N-型层51上采用外延淀积技术外延N型GaN半导体材料，形成厚度小于N-型层51的厚度、掺杂浓度为1×1018～5×1020cm-3的N+型层52,N-型层51与N+型层52共同构成N型层5；
E)在N型层5上第一次制作掩膜，利用该掩膜在N型层5的两侧进行刻蚀，且刻蚀至势垒层3上表面为止，形成长度L1≥1nm的栅柱6；
F)制作源极7和漏极8：
在势垒层3和栅柱6的上部第二次制作掩膜，利用该掩模在势垒层3的两端采用电子束蒸发技术淀积金属，再在N2气氛中进行快速热退火，形成源极7和漏极8；
G)在势垒层3、栅柱6、源极7和漏极8的上部第三次制作掩膜，利用该掩膜在源极7左侧与漏极8右侧的势垒层3上进行刻蚀，且刻蚀区深度大于势垒层厚度，形成台面9；
H)在势垒层3、栅柱6、源极7和漏极8、台面9的上部第四次制作掩膜，利用该掩膜在栅柱6的上部采用电子束蒸发技术淀积金属，制作栅极10，栅极10的长度小于栅柱6的长度；
I)在栅柱6、源极7和漏极8的上部及其外围区域，采用等离子体增强化学气相淀积技术淀积厚度为210～300nm的保护层11。
技术方案二：
2.一种增强型复合栅晶体管，自下而上包括：衬底1、过渡层2、势垒层3、保护层11；势垒层3的侧面刻有台面9，势垒层3上部的设有栅柱6；栅柱6的左右侧分别淀积有源极7和漏极8，其上部淀积有栅极10，其特征在于：
所述栅柱6由P型层4和N型排柱5组成，且外围设有保护层11，该N型排柱5包括m个等间距且大小相同的长方形N柱，m>0，每一个长方形N柱是由下部的长方形N-柱51和上部的长方形N+柱52组成；
进一步，所述栅柱6的长度L2≥4nm，栅极10的长度等于栅柱6的长度L2。
进一步，所述栅柱6中的N-柱51与N+柱52的宽度x1相同；相邻两个N+柱52的间距为x2，第一个N+柱52的左边缘与栅柱6的左边缘重合，第m个N+柱52与栅柱6的右边缘间距为x3，x1＝x2＝x3，且(2m)×x1＝L2。
进一步，所述P型层4的厚度h1为20～1000nm，N-柱51的深度为y1，N+柱52的深度为y2，y1>0，y2>0，且y1+y2＜h1。
进一步，所述P型层4的掺杂浓度为5×1016～5×1020cm-3，N+柱52的掺杂浓度为1×1018～5×1020cm-3，N-柱51的掺杂浓度为1×1011～1×1018cm-3，且N-柱51的掺杂浓度均小于P型层4的掺杂浓度和N+柱52的掺杂浓度。
进一步，所述栅极10采用多层金属组合，且最下层金属的功函数小于5eV，该最下层金属与N型排柱5中每个长方形N柱接触形成的势垒高度小于其与P型层4接触形成的势垒高度。
本发明制作上述第2种增强型复合栅晶体管的方法，其特征在于，包括如下步骤：
§1.在衬底1上采用金属有机物化学气相淀积技术外延GaN基宽禁带半导体材料，形成厚度为1～10μm的过渡层2；
§2.在过渡层2上采用金属有机物化学气相淀积技术外延GaN基宽禁带半导体材料，形成厚度为4～60nm的势垒层3；
§3.在势垒层3上采用外延淀积技术外延P型GaN半导体材料，形成厚度为20～1000nm、掺杂浓度为5×1016～5×1020cm-3的P型层4；
§4.在P型层4上第一次制作掩膜，利用该掩膜在P型层4的两侧进行刻蚀，且刻蚀至势垒层3上表面为止，形成长度L2≥4nm的栅柱6；
§5.制作N型排柱5：
§5.1)在栅柱6上第二次制作掩膜，利用该掩膜在P型层4内部使用离子注入技术注入N型杂质，形成m个等间距且大小相同的N-柱51；
§5.2)继续利用§5.1)中的掩膜，再次在P型层4内部使用离子注入技术注入N型杂质，形成m个等间距且大小相同的N+柱52，该m个N+柱52与m个N-柱51共同形成N型排柱5；
§6.制作源极7和漏极8：
在势垒层3和栅柱6的上部第三次制作掩膜，利用该掩模在势垒层3的两端采用电子束蒸发技术淀积金属，再在N2气氛中进行快速热退火，形成源极7和漏极8；
§7.在势垒层3、栅柱6、源极7和漏极8的上部第四次制作掩膜，利用该掩膜在源极7左侧与漏极8右侧的势垒层3上进行刻蚀，且刻蚀区深度大于势垒层厚度，形成台面9；
§8.在势垒层3、栅柱6、源极7和漏极8、台面9的上部第五次制作掩膜，利用该掩膜在栅柱6的上部采用电子束蒸发技术淀积多层金属组合，且最下层金属的功函数小于5eV，该最下层金属与N型排柱5中每个长方形N柱接触形成的势垒高度小于其与P型层4接触形成的势垒高度，制作栅极10，栅极的长度等于栅柱6的长度；
§9.在栅柱6、源极7和漏极8的上部及其外围区域，采用等离子体增强化学气相淀积技术淀积厚度为210～300nm的保护层11。
本发明器件与传统GaN基HEMT功率开关器件比较，具有以下优点：
第一，本发明器件的技术方案一由于在栅极10下方采用N+型层52、N-型层51和P型层4结构，在栅极为正向偏置时，N-型层51会完全耗尽，形成高阻空间电荷区，该高阻区可分担绝大部分的栅极电压，且通过增加N-型层51的厚度、减小N-型层51的浓度等，可进一步增加该高阻区所分担的栅极电压。此外，在N-型层51和P型层4界面P型层一侧也会形成一定的高阻空间电荷区，该高阻区也可分担一部分栅极电压。因此，本发明器件的技术方案一可显著提高器件的阈值电压。
第二，本发明器件的技术方案二由于在栅极10下方采用了内嵌N型排柱的栅柱，且栅极金属与N型排柱中每个长方形N柱接触形成的势垒高度小于其与P型层接触形成的势垒高度，当栅极为正向偏置时，N型排柱5中每个长方形N柱与其右侧相邻P型层4所形成的PN结均处于反向偏置状态，而且N型排柱5中每个长方形N柱与其下部P型层4所形成的PIN结也均处于反向偏置状态，这些反向偏置的PN结和PIN结均会形成高阻空间电荷区，从而可分担绝大部分的栅极电压，且通过调节N型排柱5中N+柱52的掺杂浓度和深度、N-柱51的掺杂浓度和深度，N型排柱中的长方形N柱的个数、P型层4的掺杂浓度和厚度等参数，可实现器件阈值电压的持续增加。因此，本发明器件的技术方案二可显著提高器件的阈值电压。
附图说明
图1是现有的GaN基HEMT功率开关器件的结构图；
图2是本发明增强型复合栅晶体管技术方案一的结构图；
图3是本发明增强型复合栅晶体管技术方案二的结构图；
图4是本发明技术方案二栅柱沿自左向右的剖视图；
图5是本发明制作技术方案一器件的整体流程示意图；
图6是本发明制作技术方案二器件的整体流程示意图；
图7是对传统器件及本发明制作技术方案一器件仿真所得的转移特性曲线图；
图8是对传统器件及本发明制作技术方案二器件仿真所得的转移特性曲线图。
具体实施方式
以下结合附图的实施例和效果作进一步详细描述。
参照图2，本实例技术方案一的增强型复合栅晶体管包括：衬底1、过渡层2、势垒层3、P型层4、N型层5、栅柱6、源极7、漏极8、台面9、栅极10和保护层11。其中：
所述衬底1采用蓝宝石或碳化硅或硅材料；
所述过渡层2位于衬底1的上部，由若干层相同或不同的GaN基宽禁带半导体材料组成，其厚度为1～10μm；
所述势垒层3位于过渡层2的上部，由若干层相同或不同的GaN基宽禁带半导体材料组成，其厚度为4～60nm；
所述栅柱6的长度L1≥1nm，其由P型层4和N型层5组成，P型层4的厚度为5～300nm、掺杂浓度为5×1016～5×1020cm-3；N型层5由下部的N-型层51和上部的N+型层52组成；N-型层51的掺杂浓度为1×1011～1×1018cm-3，其厚度大于等于P型层4的厚度，其掺杂浓度小于等于P型层4的掺杂浓度；N+型层52的掺杂浓度为1×1018～5×1020cm-3，其厚度小于N-型层51的厚度，其掺杂浓度大于等于N-型层51的掺杂浓度。
所述源极7和漏极8分别位于栅柱6的左右侧，源极7和漏极8的长度均为10～100μm，宽度均为20～200μm。
所述台面9位于势垒层3的两个边缘，该台面深度大于势垒层3的厚度。
所述栅极10位于栅柱7上，其长度小于栅柱7的长度L1。
所述保护层11位于栅柱6的外围区域，其采用SiO2、SiN、Al2O3、Sc2O3、HfO2、TiO2中的任意一种或其它绝缘介质材料。
参照图3，本实例技术方案二给出的增强型复合栅晶体管包括：衬底1、过渡层2、势垒层3、P型层4、N型排柱5、栅柱6、源极7、漏极8、台面9、栅极10和保护层11。其中：
所述衬底1采用蓝宝石或碳化硅或硅材料；
所述过渡层2位于衬底1的上部，由若干层相同或不同的GaN基宽禁带半导体材料组成，其厚度为1～10μm；
所述势垒层3位于过渡层2的上部，它由若干层相同或不同的GaN基宽禁带半导体材料组成，其厚度为4～60nm；
所述栅柱6的长度L2≥4nm，其由P型层4和N型排柱5组成，N型排柱5包括m个等间距且大小相同的长方形N柱，m>0，每一个长方形N柱由下部的N-柱51和上部的N+柱52组成；N-柱51与N+52柱的宽度x1相同，相邻两个N+柱52的间距为x2，第一个N+柱52的左边缘与栅柱6的左边缘重合，第m个N+柱52与栅柱6的右边缘间距为x3，x1＝x2＝x3，且满足(2m)×x1＝L2；P型层4的厚度h1为20～1000nm，N-柱51的深度为y1，N+柱52的深度为y2，y1>y2>0，且y1+y2＜h1，如图4；P型层4的掺杂浓度为5×1016～5×1020cm-3，N+柱52的掺杂浓度为1×1018～5×1020cm-3，N-柱51的掺杂浓度为1×1011～1×1018cm-3，且N-柱51的掺杂浓度均小于P型层4的掺杂浓度和N+柱52的掺杂浓度。
所述源极7和漏极8分别位于栅柱6的左右侧，源极7和漏极8的长度均为10～100μm，宽度均为20～200μm。
所述台面9位于势垒层3的两个边缘，该台面深度大于势垒层3的厚度。
所述栅极10位于栅柱6上，其长度等于栅柱6的长度L2，其采用多层金属组合，且最下层金属的功函数小于5eV，该最下层金属与N型排柱5中每个长方形N柱接触形成的势垒高度小于其与P型层4接触形成的势垒高度。
所述保护层11位于栅柱6的外围区域，其采用SiO2、SiN、Al2O3、Sc2O3、HfO2、TiO2中的任意一种或其它绝缘介质材料。
参照图5，制作技术方案一结构的增强型复合栅晶体管给出如下一、二、三这三种实施例。
实施例一：制作P型层4的厚度为5nm、掺杂浓度为5×1020cm-3，N-型层51的厚度为100nm、掺杂浓度为5×1017cm-3，N+型层52的厚度为50nm、掺杂浓度为5×1020cm-3，栅柱6的长度L1为1nm的增强型复合栅晶体管。
步骤1.在蓝宝石衬底1上外延GaN材料制作过渡层2，如图5a。
1a)使用金属有机物化学气相淀积技术在蓝宝石衬底1上外延厚度为30nm的GaN材料，其工艺条件为：温度为530℃，压强为45Torr，氢气流量为4400sccm，氨气流量为4400sccm，镓源流量为22μmol/min；
1b)使用金属有机物化学气相淀积技术在GaN材料上外延厚度为0.97μm的GaN材料，形成未掺杂过渡层2，其工艺条件为：温度为960℃，压强为45Torr，氢气流量为4400sccm，氨气流量为4400sccm，镓源流量为120μmol/min。
步骤2.在未掺杂GaN过渡层2上淀积未掺杂的Al0.3Ga0.7N制作势垒层3，如图5b。
使用金属有机物化学气相淀积技术在GaN过渡层2上淀积厚度为4nm，且铝组分为0.3的未掺杂Al0.3Ga0.7N势垒层3，其工艺条件为：温度为980℃，压强为45Torr，氢气流量为4400sccm，氨气流量为4400sccm，镓源流量为35μmol/min，铝源流量为7μmol/min。
步骤3.在势垒层3上外延P型层4，如图5c。
使用金属有机物化学气相淀积技术，在势垒层3上外延厚度为5nm、掺杂浓度为5×1020cm-3的p型GaN半导体材料，形成P型层4。
外延采用的工艺条件是：温度为950℃，压强为40Torr，氢气流量为4000sccm，以高纯Mg源为掺杂剂，氨气流量为4000sccm，镓源流量为100μmol/min。
步骤4.制作N型层5，如图5d。
4a)使用金属有机物化学气相淀积技术，在P型层4上外延厚度为100nm、掺杂浓度为5×1017cm-3的n型GaN半导体材料，形成N-型层51。
外延采用的工艺条件为：温度为950℃，压强为40Torr，氢气流量为4000sccm，以高纯SiH4为掺杂剂，氨气流量为4000sccm，镓源流量为100μmol/min。
4b)使用金属有机物化学气相淀积技术，在N-型层51上外延厚度为50nm、掺杂浓度为5×1020cm-3的n型GaN半导体材料，形成N+型层52，N-型层51与N+型层52共同构成N型层5。
外延采用的工艺条件为：温度为950℃，压强为40Torr，氢气流量为4000sccm，以高纯SiH4为掺杂剂，氨气流量为4000sccm，镓源流量为100μmol/min。
步骤5.制作栅柱6，如图5e。
在N型层5上第一次制作掩膜，使用反应离子刻蚀技术在N型层5的两侧进行刻蚀，形成长度L1为1nm的栅柱6，刻蚀深度为155nm，刻蚀采用的工艺条件是：Cl2流量为15sccm，压强为10mTorr，功率为100W。
步骤6.制作源极7和漏极8，如图5f。
在势垒层3和栅柱6的上部第二次制作掩膜，利用该掩模在左右两边的势垒层3上使用电子束蒸发技术淀积金属，并在N2气氛中进行快速热退火，制作源极7和漏极8，其中所淀积的金属为Ti/Al/Ni/Au金属组合，即自下而上分别为Ti、Al、Ni与Au，其厚度为0.018μm/0.135μm/0.046μm/0.052μm。
淀积金属采用的工艺条件为：真空度小于1.8×10-3Pa，功率为400W，蒸发速率小于
快速热退火采用的工艺条件为：温度为850℃，时间为35s。
步骤7.制作台面9，如图5g。
在势垒层3、栅柱6、源极7和漏极8上第三次制作掩膜，利用该掩膜在源极7左边与漏极8右边的势垒层3上使用反应离子刻蚀技术进行刻蚀，形成台面9，刻蚀深度为80nm。
刻蚀采用的工艺条件为：Cl2流量为15sccm，压强为10mTorr，功率为100W。
步骤8.制作栅极10，如图5h。
在势垒层3、栅柱6、源极7、漏极8和台面9的上部第四次制作掩膜，利用该掩膜在栅柱6上使用电子束蒸发技术淀积金属，制作栅极10，栅极10的长度小于栅柱6的长度L1，其中所淀积的金属为Gd/Au金属组合，即下层为Gd、上层为Au，其厚度为0.045μm/0.20μm。
淀积金属采用的工艺条件为：真空度小于1.8×10-3Pa，功率为200W，蒸发速率小于
步骤9.制作保护层11，如图5i。
使用等离子体增强化学气相淀积技术在栅柱6的外围区域淀积SiO2以制作保护层11，其厚度为0.56μm，从而完成整个器件的制作。
淀积保护层采用的工艺条件为：N2O流量为850sccm，SiH4流量为200sccm，温度为250℃，RF功率为25W，压强为1100mTorr。
实施例二：制作P型层4的厚度为120nm、掺杂浓度为1×1018cm-3，N-型层51的厚度为120nm、掺杂浓度为1×1018cm-3，N+型层52的厚度为30nm、掺杂浓度为1×1018cm-3，栅柱6的长度L1为1000nm的增强型复合栅晶体管。
步骤一.在碳化硅衬底1上外延GaN材料制作过渡层2，如图5a。
1.1)使用金属有机物化学气相淀积技术在温度为1000℃，压强为45Torr，氢气流量为4600sccm，氨气流量为4600sccm，铝源流量为5μmol/min的工艺条件下，在碳化硅衬底1上外延厚度为100nm的未掺杂的AlN材料；
1.2)使用金属有机物化学气相淀积技术在温度为1000℃，压强为45Torr，氢气流量为4600sccm，氨气流量为4600sccm，镓源流量为120μmol/min的工艺条件下，在AlN材料上外延厚度为4.9μm的GaN材料，完成过渡层2的制作。
步骤二.在未掺杂GaN过渡层2上淀积未掺杂的Al0.2Ga0.8N制作势垒层3，如图5b。
使用金属有机物化学气相淀积技术在温度为980℃，压强为45Torr，氢气流量为4600sccm，氨气流量为4600sccm，镓源流量为37μmol/min，铝源流量为7μmol/min的工艺条件下，在GaN过渡层2上淀积厚度为20nm，且铝组分为0.2的未掺杂Al0.2Ga0.8N势垒层3。
步骤三.在势垒层3上外延P型层4，如图5c。
使用分子束外延淀积技术在以高纯Mg源为掺杂剂，真空度小于等于1.0×10- 10mbar，射频功率为400W，反应剂采用N2、高纯Ga源的工艺条件下，在势垒层3上外延厚度为120nm、掺杂浓度为1×1018cm-3的p型GaN半导体材料，形成P型层4。
步骤四.制作N型层5，如图5d。
4.1)使用分子束外延淀积技术在以高纯Si源为掺杂剂，真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源的工艺条件下，在P型层4上外延厚度为120nm、掺杂浓度为1×1018cm-3的n型GaN半导体材料，形成N-型层51。
4.2)使用分子束外延淀积技术在以高纯Si源为掺杂剂，真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源的工艺条件下，在N-型层51上外延厚度为30nm、掺杂浓度为1×1018cm-3的n型GaN半导体材料，形成N+型层52，N-型层51与N+型层52共同构成N型层5。
步骤五.制作栅柱6，如图5e。
在N型层5上第一次制作掩膜，使用反应离子刻蚀技术在Cl2流量为15sccm，压强为10mTorr，功率为100W的工艺条件下，在N型层5的两侧进行刻蚀，形成长度L1为1000nm的栅柱6，刻蚀深度为270nm。
步骤六.制作源极7和漏极8，如图5f。
在势垒层3和栅柱6的上部第二次制作掩膜，利用该掩模在左右两边的势垒层3上使用电子束蒸发技术在真空度小于1.8×10-3Pa，功率为400W，蒸发速率小于
的工艺条件下，淀积金属，并在温度为850℃，时间为35s的工艺条件下，在N2气氛中进行快速热退火，制作源极7和漏极8，其中所淀积的金属为Ti/Al/Mo/Au金属组合，即自下而上分别为Ti、Al、Mo与Au，其厚度为0.015μm/0.132μm/0.048μm/0.056μm。
步骤七.制作台面9，如图5g。
在势垒层3、栅柱6、源极7和漏极8上第三次制作掩膜，利用该掩膜在源极7左边与漏极8右边的势垒层3上使用反应离子刻蚀技术在Cl2流量为15sccm，压强为10mTorr，功率为100W的工艺条件下，向下垂直刻蚀200nm，以形成台面9。
步骤八.制作栅极10，如图5h。
在势垒层3、栅柱6、源极7、漏极8和台面9的上部第四次制作掩膜，利用该掩膜在栅柱6上使用电子束蒸发技术在真空度小于1.8×10-3Pa，功率为200W，蒸发速率小于
的工艺条件下，淀积Zr/Pt金属组合，即下层为Zr、上层为Pt，其厚度为0.18μm/0.32μm，形成栅极10，栅极10的长度小于栅柱6的长度L1。
步骤九.制作保护层11，如图5i。
使用等离子体增强化学气相淀积技术在N2O流量为850sccm，SiH4流量为200sccm，温度为250℃，RF功率为25W，压强为1100mTorr的工艺条件下，在栅柱6的外围区域淀积SiO2以制作保护层11，其厚度为0.7μm，从而完成整个器件的制作。
实施例三：制作P型层4的厚度为300nm、掺杂浓度为51016cm-3，N-型层51的厚度为350nm、掺杂浓度为1×1011cm-3，N+型层52的厚度为100nm、掺杂浓度为5×1019cm-3，栅柱6的长度L1为10μm的增强型复合栅晶体管。
步骤A.在硅衬底1上自下而上外延AlN与GaN材料制作过渡层2，如图5a。
A1)设温度为800℃，压强为40Torr，氢气流量为4000sccm，氨气流量为4000sccm，铝源流量为25μmol/min的工艺条件，使用金属有机物化学气相淀积技术在硅衬底1上外延厚度为400nm的AlN材料；
A2)设温度为980℃，压强为45Torr，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为120μmol/min的工艺条件，使用金属有机物化学气相淀积技术在AlN材料上外延厚度为9.6μm的GaN材料，完成过渡层2制作。
步骤B.在未掺杂GaN过渡层2上淀积未掺杂的Al0.1Ga0.9N制作势垒层3，如图5b。
设温度为980℃，压强为45Torr，氢气流量为4200sccm，氨气流量为4200sccm，镓源流量为33μmol/min，铝源流量为7μmol/min的工艺条件，使用金属有机物化学气相淀积技术在GaN过渡层2上淀积厚度为60nm，且铝组分为0.1的未掺杂Al0.1Ga0.9N势垒层3。
步骤C.在势垒层3上外延P型层4，如图5c。
设温度为950℃，压强为40Torr，氢气流量为4000sccm，以高纯Mg源为掺杂剂，氨气流量为4000sccm，镓源流量为100μmol/min的工艺条件，使用金属有机物化学气相淀积技术，在势垒层3上外延厚度为300nm、掺杂浓度为5×1016cm-3的p型GaN半导体材料，形成P型层4。
步骤D.制作N型层5，如图5d。
D1)设真空度小于等于1.0×10-10mbar，射频功率为300W，反应剂采用N2、高纯Ga源，使用分子束外延淀积技术，在P型层4上外延厚度为350nm、掺杂浓度为1×1011cm-3的n型GaN半导体材料，形成N-型层51。
D2)设真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源，以高纯Si源为掺杂剂的工艺条件，使用分子束外延淀积技术，在N-型层51上外延厚度为100nm、掺杂浓度为5×1019cm-3的n型GaN半导体材料，形成N+型层52，N-型层51与N+型层52共同构成N型层5。
步骤E.制作栅柱6，如图5e。
设Cl2流量为15sccm，压强为10mTorr，功率为100W的工艺条件，在N型层5上第一次制作掩膜，使用反应离子刻蚀技术在N型层5的两侧进行刻蚀，形成长度L1为10μm的栅柱6，刻蚀深度为750μm。
步骤F.制作源极7和漏极8，如图5f。
设真空度小于1.8×10-3Pa，功率为400W，蒸发速率小于
的工艺条件，在势垒层3和栅柱6的上部第二次制作掩膜，利用该掩模在左右两边的势垒层3上使用电子束蒸发技术淀积金属，并设温度为850℃，时间为35s的工艺条件，在N2气氛中进行快速热退火，制作源极7和漏极8，其中所淀积的金属为Ti/Al/Ti/Au金属组合，即自下而上分别为Ti、Al、Ti与Au，其厚度为0.012μm/0.136μm/0.041μm/0.059μm。
步骤G.制作台面9，如图5g。
设Cl2流量为15sccm，压强为10mTorr，功率为100W的工艺条件，在势垒层3、栅柱6、源极7和漏极8上第三次制作掩膜，利用该掩膜在源极7左边与漏极8右边的势垒层3上使用反应离子刻蚀技术进行刻蚀，形成台面9，刻蚀深度为400nm。
步骤H.制作栅极10，如图5h。
设真空度小于1.8×10-3Pa，功率为200W，蒸发速率小于
的工艺条件，在势垒层3、栅柱6、源极7、漏极8和台面9的上部第四次制作掩膜，利用该掩膜在栅柱6上使用电子束蒸发技术淀积金属，制作栅极10，栅极10的长度小于栅柱6的长度L1，其中所淀积的金属为Ta/Ni金属组合，即下层为Ta、上层为Ni，其厚度为0.25μm/0.38μm。
步骤I.制作保护层11，如图5i。
设温度为250℃，RF功率为25W，压强为1100mTorr，N2O流量为850sccm，SiH4流量为200sccm的工艺条件，使用等离子体增强化学气相淀积技术在栅柱6的外围区域淀积SiO2以制作保护层11，其厚度为1μm，从而完成整个器件的制作。
参照图6，制作技术方案二结构的增强型复合栅晶体管给出如下四、五、六这三种实施例。
实施例四：制作P型层4的厚度h1为20nm、掺杂浓度为5×1020cm-3，N-型柱51的深度y1为10nm、掺杂浓度为1×1018cm-3，N+柱52的深度y2为8nm、掺杂浓度为5×1020cm-3，长方形N柱的数目m为1个，栅柱6的长度L2为4nm的增强型复合栅晶体管。
步骤1.在蓝宝石衬底1上外延GaN材料制作过渡层2，如图6a。
本步骤与实施例一的步骤1相同。
步骤2.在未掺杂GaN过渡层2上淀积未掺杂的Al0.3Ga0.7N制作势垒层3，如图6b。
本步骤与实施例一的步骤2相同。
步骤3.在势垒层3上外延P型层4，如图6c。
使用金属有机物化学气相淀积技术，在势垒层3上外延厚度h1为20nm、掺杂浓度为5×1020cm-3的p型GaN半导体材料，形成P型层4。
外延采用的工艺条件是：温度为950℃，压强为40Torr，氢气流量为4000sccm，以高纯Mg源为掺杂剂，氨气流量为4000sccm，镓源流量为100μmol/min。
步骤4.制作栅柱6，如图6d。
在P型层4上第一次制作掩膜，使用反应离子刻蚀技术在P型层4的两侧进行刻蚀，形成长度L2为4nm的栅柱6，刻蚀深度为20nm，刻蚀采用的工艺条件是：Cl2流量为15sccm，压强为10mTorr，功率为100W。
步骤5.制作N型排柱5，如图6e。
5a)在栅柱6上第二次制作掩膜，使用离子注入技术在栅柱6内掺入浓度为1×1018cm-3的N型杂质，形成深度y1+y2为18nm、宽度x1为2nm的1个N-柱51，离子注入采用的工艺条件是：注入N型杂质为Si。
5b)继续利用5a)中的掩膜，使用离子注入技术在栅柱6内掺入浓度为5×1020cm-3的N型杂质，形成深度y2为8nm、宽度为2nm的1个N+柱52，这1个N+柱52与1个N-柱51共同形成N型排柱5，离子注入采用的工艺条件是：注入N型杂质为Si。
步骤6.制作源极7和漏极8，如图6f。
在势垒层3和栅柱6的上部第三次制作掩膜，利用该掩模在左右两边的势垒层3上使用电子束蒸发技术淀积金属，并在N2气氛中进行快速热退火，制作源极7和漏极8，其中所淀积的金属为Ti/Al/Ni/Au金属组合，即自下而上分别为Ti、Al、Ni与Au，其厚度为0.018μm/0.135μm/0.046μm/0.052μm。
淀积金属采用的工艺条件为：真空度小于1.8×10-3Pa，功率为400W，蒸发速率小于
快速热退火采用的工艺条件为：温度为850℃，时间为35s。
步骤7.制作台面9，如图6g。
在势垒层3、栅柱6、源极7和漏极8上第四次制作掩膜，利用该掩膜在源极7左边与漏极8右边的势垒层3上使用反应离子刻蚀技术进行刻蚀，形成台面9，刻蚀深度为80nm。
刻蚀采用的工艺条件为：Cl2流量为15sccm，压强为10mTorr，功率为100W。
步骤8.制作栅极10，如图6h。
在势垒层3、栅柱6、源极7、漏极8和台面9的上部第五次制作掩膜，利用该掩膜在栅柱6上使用电子束蒸发技术淀积金属，制作栅极10，栅极10的长度等于栅柱6的长度L2，其中所淀积的金属为Gd/Au金属组合，即下层为Gd、上层为Au，其厚度为0.045μm/0.27μm。
淀积金属采用的工艺条件为：真空度小于1.8×10-3Pa，功率为200W，蒸发速率小于
步骤9.制作保护层11，如图6i。
本步骤与实施例一的步骤9相同。
实施例五：制作P型层4的厚度h1为200nm、掺杂浓度为1×1019cm-3，N-型柱51的深度y1为100nm、掺杂浓度为1×1017cm-3，N+柱52的深度y2为80nm、掺杂浓度为5×1019cm-3，长方形N柱的数目m为3个，栅柱6的长度L2为1800nm的增强型复合栅晶体管。
步骤一.在碳化硅衬底1上外延GaN材料制作过渡层2，如图6a。
本步骤与实施例二的步骤一相同。
步骤二.在未掺杂GaN过渡层2上淀积未掺杂的Al0.2Ga0.8N制作势垒层3，如图6b。
本步骤与实施例二的步骤二相同。
步骤三.在势垒层3上外延P型层4，如图6c。
使用分子束外延淀积技术在以高纯Mg源为掺杂剂，真空度小于等于1.0×10- 10mbar，射频功率为450W，反应剂采用N2、高纯Ga源的工艺条件下，在势垒层3上外延厚度h1为200nm、掺杂浓度为1×1019cm-3的p型GaN半导体材料，形成P型层4。
步骤四.制作栅柱6，如图6d。
在P型层4上第一次制作掩膜，使用反应离子刻蚀技术在Cl2流量为15sccm，压强为10mTorr，功率为100W的工艺条件下，在P型层4的两侧进行刻蚀，形成长度L2为1800nm的栅柱6，刻蚀深度为200nm。
步骤五.制作N型排柱5，如图6e。
5.1)在栅柱6上第二次制作掩膜，使用离子注入技术在注入N型杂质为Si的工艺条件下，在栅柱6内掺入浓度为1×1017cm-3的N型杂质，形成深度y1+y2为180nm、宽度x1为300nm的3个N-柱51；
5.2)继续利用5.1)中的掩膜，使用离子注入技术在注入N型杂质为Si的工艺条件下，在栅柱6内掺入浓度为5×1019cm-3的N型杂质，形成深度y2为80nm、宽度为300nm的3个N+柱52，这3个N+柱52与3个N-柱51共同形成N型排柱5。
步骤六.制作源极7和漏极8，如图6f。
在势垒层3和栅柱6的上部第三次制作掩膜，利用该掩模在左右两边的势垒层3上使用电子束蒸发技术在真空度小于1.8×10-3Pa，功率为400W，蒸发速率小于
的工艺条件下，淀积金属，并在温度为850℃，时间为35s的工艺条件下，在N2气氛中进行快速热退火，制作源极7和漏极8，其中所淀积的金属为Ti/Al/Mo/Au金属组合，即自下而上分别为Ti、Al、Mo与Au，其厚度为0.015μm/0.132μm/0.048μm/0.056μm。
步骤七.制作台面9，如图6g。
在势垒层3、栅柱6、源极7和漏极8上第四次制作掩膜，利用该掩膜在源极7左边与漏极8右边的势垒层3上使用反应离子刻蚀技术在Cl2流量为15sccm，压强为10mTorr，功率为100W的工艺条件下，向下垂直刻蚀200nm，以形成台面9。
步骤八.制作栅极10，如图6h。
在势垒层3、栅柱6、源极7、漏极8和台面9的上部第五次制作掩膜，利用该掩膜在栅柱6上使用电子束蒸发技术在真空度小于1.8×10-3Pa，功率为200W，蒸发速率小于
的工艺条件下，淀积Zr/Pt金属组合，下层Zr的厚度为0.18μm，上层Pt的厚度0.32μm，形成栅极10，栅极10的长度等于栅柱6的长度L2。
步骤九.制作保护层11，如图6i。
本步骤与实施例二的步骤九相同。
实施例六：制作P型层4的厚度h1为400nm、掺杂浓度为5×1016cm-3，N-型柱51的深度y1为50nm、掺杂浓度为1×1011cm-3，N+柱52的深度y2为300nm、掺杂浓度为1×1018cm-3，长方形N柱的数目m为5个，栅柱6的长度L2为5000nm的增强型复合栅晶体管。
步骤A.在硅衬底1上自下而上外延AlN与GaN材料制作过渡层2，如图6a。
本步骤与实施例三的步骤A相同。
步骤B.在未掺杂GaN过渡层2上淀积未掺杂的Al0.1Ga0.9N制作势垒层3，如图6b。
本步骤与实施例三的步骤B相同。
步骤C.在势垒层3上外延P型层4，如图6c。
设温度为950℃，压强为40Torr，氢气流量为3800sccm，以高纯Mg源为掺杂剂，氨气流量为3800sccm，镓源流量为120μmol/min的工艺条件，使用金属有机物化学气相淀积技术，在势垒层3上外延厚度h1为400nm、掺杂浓度为5×1016cm-3的p型GaN半导体材料，形成P型层4。
步骤D.制作栅柱6，如图6d。
设Cl2流量为15sccm，压强为10mTorr，功率为100W的工艺条件，在P型层4上第一次制作掩膜，使用反应离子刻蚀技术在P型层4的两侧进行刻蚀，形成长度L2为5000nm的栅柱6，刻蚀深度为400nm。
步骤E.制作N型排柱5，如图6e。
E1)设注入N型杂质为Si的工艺条件，在栅柱6上第二次制作掩膜，使用离子注入技术在栅柱6内掺入浓度为1×1011cm-3的N型杂质，形成深度y1+y2为350nm、宽度x1为500nm的5个N-柱51。
E2)继续利用E1)中的掩膜，设注入N型杂质为Si的工艺条件，使用离子注入技术在栅柱6内掺入浓度为1×1018cm-3的N型杂质，形成深度y2为300nm、宽度为500nm的5个N+柱52，这5个N+柱52与5个N-柱51共同形成N型排柱5。
步骤F.制作源极7和漏极8，如图6f。
设真空度小于1.8×10-3Pa，功率为400W，蒸发速率小于
的工艺条件，在势垒层3和栅柱6的上部第三次制作掩膜，利用该掩模在左右两边的势垒层3上使用电子束蒸发技术淀积金属，并设温度为850℃，时间为35s的工艺条件，在N2气氛中进行快速热退火，制作源极7和漏极8，其中所淀积的金属为Ti/Al/Ti/Au金属组合，即自下而上分别为Ti、Al、Ti与Au，其厚度为0.012μm/0.136μm/0.041μm/0.059μm。
步骤G.制作台面9，如图6g。
设Cl2流量为15sccm，压强为10mTorr，功率为100W的工艺条件，在势垒层3、栅柱6、源极7和漏极8上第四次制作掩膜，利用该掩膜在源极7左边与漏极8右边的势垒层3上使用反应离子刻蚀技术进行刻蚀，形成台面9，刻蚀深度为400nm。
步骤H.制作栅极10，如图6h。
设真空度小于1.8×10-3Pa，功率为200W，蒸发速率小于
的工艺条件，在势垒层3、栅柱6、源极7、漏极8和台面9的上部第五次制作掩膜，利用该掩膜在栅柱6上使用电子束蒸发技术淀积金属，制作栅极10，栅极10的长度等于栅柱6的长度L2，其中所淀积的金属为Ta/Ni金属组合，即下层为Ta、上层为Ni，其厚度为0.25μm/0.38μm。
步骤I.制作保护层11，如图6i。
本步骤与实施例三的步骤I相同。
本发明的效果可通过以下仿真进一步说明。
仿真1：对传统器件及本发明制作技术方案一中实施例2的器件分别进行转移特性仿真，结果如图7。
由图7可以看出，传统器件的阈值电压为1V，而本发明制作技术方案一器件的阈值电压为10.5V，说明本发明制作技术方案一器件的阈值电压明显大于传统器件的阈值电压。
仿真2：对传统器件及本发明制作技术方案二中实施例5的器件分别进行转移特性仿真，结果如图8。
由图8可以看出，传统器件的阈值电压为1V，而本发明制作技术方案二器件的阈值电压为13.5V，说明本发明制作技术方案二器件的阈值电压明显大于传统器件的阈值电压。
以上描述仅是本发明的六个具体实施例，并不构成对本发明的限制，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，能够在不背离本发明的原理和范围的情况下，根据本发明的方法进行形式和细节上的各种修正和改变，但是这些基于本发明的修正和改变仍在本发明的权利要求保护范围之内。
Claims (15)
1.一种增强型复合栅晶体管，自下而上包括：衬底(1)、过渡层(2)、势垒层(3)、保护层(11)；势垒层(3)的侧面刻有台面(9)，势垒层(3)上部设有栅柱(6)；栅柱(6)的左右侧分别淀积有源极(7)和漏极(8)，其上部淀积有栅极(10)，其特征在于：
所述栅柱(6)由P型层(4)和N型层(5)组成，且外围设有保护层(11)；
所述N型层(5)由下部的N-型层(51)和上部的N+型层(52)组成；
所述P型层(4)与N-型层(51)形成PN结。
2.根据权利要求1所述的器件，其特征在于P型层(4)的厚度为5～300nm、掺杂浓度为5×1016～5×1020cm-3。
3.根据权利要求1所述的器件，其特征在于N-型层(51)的掺杂浓度为1×1011～1×1018cm-3，其厚度大于等于P型层(4)的厚度，其掺杂浓度小于等于P型层(4)的掺杂浓度。
4.根据权利要求1所述的器件，其特征在于N+型层(52)的掺杂浓度为1×1018～5×1020cm-3，其厚度小于N-型层(51)的厚度，其掺杂浓度大于等于N-型层(51)的掺杂浓度。
5.根据权利要求1所述的器件，其特征在于所述栅柱(6)的长度L1≥1nm，栅极(10)的长度小于栅柱(6)的长度L1。
6.一种制作权利要求1增强型复合栅晶体管的方法，其特征在于，包括如下步骤：
A)在衬底(1)上采用金属有机物化学气相淀积技术外延GaN基宽禁带半导体材料，形成厚度为1～10μm的过渡层(2)；
B)在过渡层(2)上采用金属有机物化学气相淀积技术外延GaN基宽禁带半导体材料，形成厚度为4～60nm的势垒层(3)；
C)在势垒层(3)上采用外延淀积技术外延P型GaN半导体材料，形成厚度为5～300nm、掺杂浓度为5×1016～5×1020cm-3的P型层(4)；
D)制作N型层(5)：
D1)在P型层(4)上采用外延淀积技术外延N型GaN半导体材料，形成厚度大于等于P型层(4)的厚度、掺杂浓度为1×1011～1×1018cm-3的N-型层(51)；
D2)在N-型层(51)上采用外延淀积技术外延N型GaN半导体材料，形成厚度小于N-型层(51)的厚度、掺杂浓度为1×1018～5×1020cm-3的N+型层(52),N-型层(51)与N+型层(52)共同构成N型层(5)；
E)在N型层(5)上第一次制作掩膜，利用该掩膜在N型层(5)的两侧进行刻蚀，且刻蚀至势垒层(3)上表面为止，形成长度L1≥1nm的栅柱(6)；
F)制作源极(7)和漏极(8)：
在势垒层(3)和栅柱(6)的上部第二次制作掩膜，利用该掩模在势垒层(3)的两端均采用电子束蒸发技术淀积金属，再在N2气氛中进行快速热退火，形成源极(7)和漏极(8)；
G)在势垒层(3)、栅柱(6)、源极(7)和漏极(8)的上部第三次制作掩膜，利用该掩膜在源极(7)左侧与漏极(8)右侧的势垒层(3)上进行刻蚀，且刻蚀区深度大于势垒层厚度，形成台面(9)；
H)在势垒层(3)、栅柱(6)、源极(7)和漏极(8)、台面(9)的上部第四次制作掩膜，利用该掩膜在栅柱(6)的上部采用电子束蒸发技术淀积金属，制作栅极(10)，栅极的长度小于栅柱(6)的长度；
I)在栅柱(6)、源极(7)和漏极(8)的上部及其外围区域，采用等离子体增强化学气相淀积技术淀积厚度为210～300nm的保护层(11)，完成器件制作。
7.根据权利要求6所述的方法，其特征在于：
所述电子束蒸发技术，其工艺条件为：真空度小于1.8×10-3Pa，功率为200～1000W，蒸发速率小于
所述等离子体增强化学气相淀积技术，其工艺条件为N2O流量为850sccm，SiH4流量为200sccm，温度为250℃，RF功率为20～100W，压力为1100mT。
8.一种增强型复合栅晶体管，自下而上包括：衬底(1)、过渡层(2)、势垒层(3)、保护层(11)；势垒层(3)的侧面刻有台面(9)，势垒层(3)上部的设有栅柱(6)；栅柱(6) 的左右侧分别淀积有源极(7)和漏极(8)，其上部淀积有栅极(10)，其特征在于：
所述栅柱(6)由P型层(4)和N型排柱(5)组成，且外围设有保护层(11)，该N型排柱(5)包括m个等间距且大小相同的长方形N柱，m>0，每一个长方形N柱是由下部的长方形N-柱(51)和上部的长方形N+柱(52)组成。
9.根据权利要求8所述的器件，其特征在于所述栅柱(6)的长度L2≥4nm，栅极(10)的长度等于栅柱(6)的长度L2。
10.根据权利要求8所述的器件，其特征在于所述栅柱(6)中的N-柱(51)与N+柱(52)的宽度x1相同；相邻两个N+柱(52)的间距为x2，第一个N+柱(52)的左边缘与栅柱(6)的左边缘重合，第m个N+柱(52)与栅柱(6)的右边缘间距为x3，x1＝x2＝x3，且(2m)×x1＝L2。
11.根据权利要求8所述的器件，其特征在于所述P型层(4)的厚度h1为20～1000nm，N-柱(51)的深度为y1，N+柱(52)的深度为y2，y1>0，y2>0，且y1+y2＜h1。
12.根据权利要求8所述的器件，其特征在于：
所述P型层(4)的掺杂浓度为5×1016～5×1020cm-3，N+柱(52)的掺杂浓度为1×1018～5×1020cm-3，N-柱(51)的掺杂浓度为1×1011～1×1018cm-3，且N-柱(51)的掺杂浓度均小于P型层(4)的掺杂浓度和N+柱(52)的掺杂浓度。
13.根据权利要求8所述的器件，其特征在于，所述栅极(10)采用多层金属组合，且最下层金属的功函数小于5eV，该最下层金属与N型排柱(5)中每个长方形N柱接触形成的势垒高度小于其与P型层(4)接触形成的势垒高度。
14.一种制作权利要求8增强型复合栅晶体管的方法，其特征在于，包括如下步骤：
§1.在衬底(1)上采用金属有机物化学气相淀积技术外延GaN基宽禁带半导体材料，形成厚度为1～10μm的过渡层(2)；
§2.在过渡层(2)上采用金属有机物化学气相淀积技术外延GaN基宽禁带半导体材料，形成厚度为4～60nm的势垒层(3)；
§3.在势垒层(3)上采用外延淀积技术外延P型GaN半导体材料，形成厚度为20～1000nm、掺杂浓度为5×1016～5×1020cm-3的P型层(4)；
§4.在P型层(4)上第一次制作掩膜，利用该掩膜在P型层(4)的两侧进行刻蚀，且刻蚀至势垒层(3)上表面为止，形成长度L2≥4nm的栅柱(6)；
§5.制作N型排柱(5)：
§5.1)在栅柱(6)上第二次制作掩膜，利用该掩膜在P型层(4)内部使用离子注入技术注入N型杂质，形成m个等间距且大小相同的N-柱(51)；
§5.2)继续利用§5.1)中的掩膜，再次在P型层(4)内部使用离子注入技术注入N型杂质，形成m个等间距且大小相同的N+柱(52)，该m个N+柱(52)与m个N-柱(51)共同形成N型排柱(5)；
§6.制作源极(7)和漏极(8)：
在势垒层(3)和栅柱(6)的上部第三次制作掩膜，利用该掩模在势垒层(3)的两端采用电子束蒸发技术淀积金属，再在N2气氛中进行快速热退火，形成源极(7)和漏极(8)；
§7.在势垒层(3)、栅柱(6)、源极(7)和漏极(8)的上部第四次制作掩膜，利用该掩膜在源极(7)左侧与漏极(8)右侧的势垒层(3)上进行刻蚀，且刻蚀区深度大于势垒层厚度，形成台面(9)；
§8.在势垒层(3)、栅柱(6)、源极(7)和漏极(8)、台面(9)的上部第五次制作掩膜，利用该掩膜在栅柱(6)的上部采用电子束蒸发技术淀积多层金属组合，且最下层金属的功函数小于5eV，该最下层金属与N型排柱(5)中每个长方形N柱接触形成的势垒高度小于其与P型层(4)接触形成的势垒高度，制作栅极(10)，栅极(10)的长度等于栅柱(6)的长度；
§9.在栅柱(6)、源极(7)和漏极(8)的上部及其外围区域，采用等离子体增强化学气相淀积技术淀积厚度为210～300nm的保护层(11)。
15.根据权利要求14所述的方法，其特征在于：
所述电子束蒸发技术，其工艺条件为：真空度小于1.8×10-3Pa，功率为200～1000W，蒸发速率小于
所述等离子体增强化学气相淀积技术，其工艺条件为N2O流量为850sccm，SiH4流量为200sccm，温度为250℃，RF功率为20～100W，压力为1100mT。
所述离子注入技术，其工艺条件为注入N型杂质Si。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010735319.4A CN111863951A (zh) | 2020-07-28 | 2020-07-28 | 增强型复合栅晶体管及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010735319.4A CN111863951A (zh) | 2020-07-28 | 2020-07-28 | 增强型复合栅晶体管及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111863951A true CN111863951A (zh) | 2020-10-30 |
Family
ID=72947733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010735319.4A Pending CN111863951A (zh) | 2020-07-28 | 2020-07-28 | 增强型复合栅晶体管及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111863951A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112736130A (zh) * | 2020-12-31 | 2021-04-30 | 西安电子科技大学 | 氮化镓基高电子迁移率晶体管及其制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180106026A (ko) * | 2017-03-17 | 2018-10-01 | 전북대학교산학협력단 | 게이트 누설 전류가 감소된 고 전자 이동도 트랜지스터 |
| CN110021661A (zh) * | 2019-04-26 | 2019-07-16 | 江苏能华微电子科技发展有限公司 | 半导体器件及其制作方法 |
| CN110299407A (zh) * | 2019-06-29 | 2019-10-01 | 厦门市三安集成电路有限公司 | 功率器件及其制备方法 |
-
2020
- 2020-07-28 CN CN202010735319.4A patent/CN111863951A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180106026A (ko) * | 2017-03-17 | 2018-10-01 | 전북대학교산학협력단 | 게이트 누설 전류가 감소된 고 전자 이동도 트랜지스터 |
| CN110021661A (zh) * | 2019-04-26 | 2019-07-16 | 江苏能华微电子科技发展有限公司 | 半导体器件及其制作方法 |
| CN110299407A (zh) * | 2019-06-29 | 2019-10-01 | 厦门市三安集成电路有限公司 | 功率器件及其制备方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112736130A (zh) * | 2020-12-31 | 2021-04-30 | 西安电子科技大学 | 氮化镓基高电子迁移率晶体管及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112768505B (zh) | 异质结功率器件及其制作方法 | |
| CN111834455B (zh) | 增强型高电子迁移率晶体管及其制作方法 | |
| CN106033724A (zh) | Iii族氮化物增强型hemt及其制备方法 | |
| CN107680998A (zh) | 一种GaN基p型栅HFET器件及其制备方法 | |
| CN111863961B (zh) | 异质结场效应晶体管 | |
| CN111863950B (zh) | 结型栅-漏功率器件 | |
| CN111863953B (zh) | 功率开关器件及其制作方法 | |
| CN113903802A (zh) | 基于阵列条的增强型开关晶体管及其制作方法 | |
| CN101414624B (zh) | Г栅异质结场效应晶体管及其制作方法 | |
| CN107146811B (zh) | 基于阻挡层调制结构的电流孔径功率晶体管及其制作方法 | |
| CN111863951A (zh) | 增强型复合栅晶体管及其制作方法 | |
| CN108598147B (zh) | 渐变组分漂移层垂直型功率二极管及其制作方法 | |
| CN101414628B (zh) | 凹槽г栅高电子迁移率晶体管及其制作方法 | |
| CN107170797B (zh) | 基于漏场板的电流孔径异质结晶体管及其制作方法 | |
| CN107170798B (zh) | 基于栅场板和漏场板的垂直型功率器件及其制作方法 | |
| CN115458596A (zh) | 基于Fin-JFET栅结构HEMT及其制作方法 | |
| CN112736130A (zh) | 氮化镓基高电子迁移率晶体管及其制作方法 | |
| CN111863952A (zh) | 常关型氮化镓基器件及其制作方法 | |
| CN107170804B (zh) | 复合源场板电流孔径异质结场效应晶体管 | |
| CN106847910B (zh) | 一种GaN基半导体器件及其制备方法 | |
| CN112768508B (zh) | 背栅全控型AlGaN/GaN异质结增强型功率HEMT器件及制备方法 | |
| CN114121945B (zh) | 复合调制功率开关器件 | |
| CN115274845B (zh) | 一种凹陷式Fin-MESFET栅结构HEMT及制作方法 | |
| CN113871480A (zh) | 常关型沟道调制器件及其制作方法 | |
| CN107170795B (zh) | 源-漏复合场板垂直型电力电子器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20201030 |
|
| WD01 | Invention patent application deemed withdrawn after publication |