CN112768505B - 异质结功率器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种异质结功率器件及其制作方法，主要解决现有氮化镓基器件存在电流崩塌现象和击穿电压低的问题，其包括：衬底(1)、过渡层(2)、势垒层(3)、源槽(7)、漏槽(8)、源极(9)、漏接触(10)、浮岛金属(11)、漏岛金属(12)、栅极(14)和钝化层(16)。势垒层上从左到右依次设有栅岛(4)、浮岛(5)和漏岛(6)；浮岛(5)由2n‑1个独立P型半导体块组成，漏岛(6)由m个P型半导体长方体块组成，每个长方体块之间设有凹槽(13)；该凹槽的内部、前后及右侧均淀积有金属，形成肖特基接触(15)。本发明能抑制电流崩塌，提高击穿电压，正向阻断与反向阻断好，可用于电力电子系统的基本器件。
Description
技术领域
本发明属于微电子技术领域，特别涉及一种异质结功率器件，可用于作为电力电子系统的基本器件。
技术背景
电力电子系统广泛应用于航空航天、工业设备、电动汽车、家用电器等众多领域，功率器件作为电力电子系统的重要元件，是实现能量转换与控制的重要工具。因此，功率器件的性能和可靠性对整个电力电子系统的各项技术指标和性能有着决定性影响。
当前，Si基、GaAs基半导体功率器件性能已逼近其理论极限。为了能突破当前半导体功率器件的研发瓶颈，进一步提升功率系统的性能，异质结功率器件凭借耐高温性能好、开关速度快、导通电阻低、工作频率高、耐高压的优势,脱颖而出，能满足下一代功率电子装备对功率器件更大功率、更高频率、更小体积和更恶劣高温工作的要求，具有广阔的应用前景。
传统GaN基HEMT功率器件是基于GaN基异质结结构，其包括：衬底1、过渡层2、势垒层3、栅柱5和保护层8；势垒层3上面的左侧淀积有源极5，势垒层3上面右侧淀积有漏极6，源极5和漏极6之间的势垒层3上面外延有P型层4，P型层4上淀积有栅极7，保护层8完全覆盖势垒层3、P型层4、源极5、漏极6和栅极7以上的区域，如图1所示。
在传统GaN基HEMT功率器件工作时，器件栅极与漏极之间的半导体中电场分布极不均匀，栅极靠近漏极附近会形成极高的电场，导致器件发生电流崩塌等可靠性问题，严重影响器件的实际应用，参见Trapping Effects on Leakage and Current Collapse inAlGaN/GaN HEMTs,Electronic Materials,2020,49(10):5687-5697。为了有效抑制电流崩塌效应，研究者们开展了众多富有成效的研究与探索。Liu Jing等人通过在GaN基功率器件引入势垒层局部凹槽结构，降低了栅边缘漏侧的电场峰值，在20V漏压应力偏置下，有效抑制了电流崩塌效应，参见Current collapse suppression in AlGaN/GaN high electronmobility transistor with groove structure,Acta Phys.Sin,2019(24)248501。但是凹槽的引入会损失部分二维电子气，导致器件导通电阻增大。为了改善器件特性，T.Nishitani等人采用栅-源双场板结构，通过场板削弱栅极靠近漏极边缘电场，在100V漏极偏置下有效抑制了电流崩塌，参见Improved Current Collapse in AlGaN/GaNMOSHEMTs with dual Field-Plates,IEEE International Meeting for Future ofElectron Devices,Kansai(IMFEDK),21-22June 2018。然而，场板结构会增加器件电容，进而衰减器件的频率特性。Sheng Gao等人在器件中引入NiOX/SiNX或Al2O3/SiNX钝化层，在200V应力偏置下有效抑制了电流崩塌，参见Breakdown Enhancement and CurrentCollapse Suppression in AlGaN/GaN HEMT by NiOx/SiNx and Al2O3/SiNx as GateDielectric Layer and Passivation Layer.IEEE Electron Device Letters,2019,40(12):1921-1924。但是钝化工艺的重复性较差，且只能在相对低的偏置电压下抑制电流崩塌，当器件处于高压偏置时，电流崩塌依然非常严重。
发明内容
本发明的目的在于针对上述现有技术的不足，提供一种异质结功率器件及其制作方法，以抑制器件的电流崩塌效应，提升器件的击穿电压，减小器件的正向开启压降，提高器件的可靠性。
为实现上述目的，本发明的技术方案是这样实现的：
1.一种异质结功率器件，自下而上包括：衬底1、过渡层2和势垒层3，势垒层3的左侧边缘设有源槽7，其上部淀积有源极9，势垒层3的右侧边缘设有漏槽8，其上部淀积有漏接触10，势垒层3的上部设有栅岛4，其上部淀积有栅极14，其特征在于：
所述栅岛4右边的势垒层3上依次设有浮岛5和漏岛6，浮岛5的上部淀积有浮岛金属11，漏岛6的上部淀积有漏岛金属12；
所述浮岛5包括2n-1个大小相同的独立P型半导体块，且以第n个独立P型半导体块为中心呈左右对应放置，n≥1；
所述漏岛6的高度与栅岛4的高度g相同，其包括m个P型半导体长方体块，所有相邻的两个P型半导体长方体块之间均设有相同的凹槽13，即凹槽的个数为m-1个，m≥2；
所述凹槽13的内部、前后及右侧均淀积有肖特基接触15，其部分覆盖前后的漏岛6和右侧的漏接触10；
所述势垒层3、栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11、栅极14和肖特基接触15的上部均包裹钝化层16。
作为优选，所述衬底1采用蓝宝石或碳化硅或硅或石墨烯材料；所述势垒层3的高度h为5～100nm。
作为优选，所述浮岛5中每个独立P型半导体块的宽度t、高度f均相同，t取值为0.2～10μm，f取值为1～400nm，且f小于栅岛4的高度g；各独立P型半导体块的掺杂浓度均为4×1015～5×1020cm-3。
作为优选，所述浮岛5以第n个独立P型半导体块为中心，其左侧的第一个独立P型半导体块与栅岛4的间距为M1，第二个独立P型半导体块与第一个独立P型半导体块的间距为M2，以此类推，左侧第n个独立P型半导体块与第n-1个独立P型半导体块的间距为Mn，且0.1μm≤M1<M2<...<Mn≤10μm；在第n个独立P型半导体块右侧，其第1个独立P型半导体块与漏岛6的间距为N1，第2个独立P型半导体块与第1个独立P型半导体块的间距为N2，以此类推，右侧第n个独立P型半导体块与第n-1个独立P型半导体块的间距为Nn，且0.1μm≤N1<N2<...<Nn≤10μm，n≥1。
作为优选，所述漏岛6和栅岛4的高度g均为5～500nm，其中每个P型半导体长方体块的长度a均为0.1μm～40μm，宽度b均为0.2μm～50μm，其间距j均为0.1μm～40μm；各P型半导体长方体块的掺杂浓度均为4×1015～5×1020cm-3。
作为优选，所述浮岛金属11和漏岛金属12相同，均采用多层金属组合，且最下层金属的功函数小于或等于5eV。
作为优选，所述凹槽13中每个凹槽的宽度c均为0.2μm～10μm，长度d均为0.1μm～40μm，且d≤j，深度e均为1～150nm。
2.一种制作异质结功率器件的方法，其特征在于，包括如下步骤：
A)在衬底1上采用金属有机物化学气相淀积技术外延GaN基宽禁带半导体材料，形成厚度为1～9μm的过渡层2；
B)在过渡层2上采用金属有机物化学气相淀积技术外延GaN基宽禁带半导体材料，形成厚度为5～100nm的势垒层3；
C)在势垒层3上采用金属有机物化学气相淀积技术外延P型GaN半导体材料，形成厚度为5～500nm、掺杂浓度为4×1015～5×1020cm-3的P型层；
D)制作栅岛4、浮岛5和漏岛6：
D1)在P型层上第一次制作掩膜，利用该掩膜在左右两侧和中间的P型层进行刻蚀，且刻蚀深度为i，i＝g-f；
D2)在P型层第二次制作掩膜，利用该掩膜和第一次制作的掩膜同时进行刻蚀，刻蚀深度至势垒层3上表面，形成栅岛4、浮岛5和漏岛6；
E)制作源极9和漏接触10：
E1)在势垒层3、栅岛4、浮岛5和漏岛6上第三次制作掩膜，利用该掩膜在势垒层3的左侧和右侧进行刻蚀，分别形成源槽7和漏槽8；
E2)继续利用该掩模在左右两边的势垒层3上采用电子束蒸发技术淀积Ti/Al/Ni/Au或Ti/Al/Mo/Au或Ti/Al/Ti/Au多层金属，并在N2气氛中进行快速热退火，完成源极9和漏接触10的制作；
F)在势垒层3、栅岛4、源极9和漏接触10上第四次制作掩膜，利用该掩膜在浮岛5和漏岛6上采用电子束蒸发技术淀积Ta/Ni/Au或Ti/Mo/Au或Cu/Ni/Au多层金属，且最下层金属的功函数小于或等于5eV，完成浮岛金属11和漏岛金属12的制作；
G)在势垒层3、栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11和漏岛金属12上第五次制作掩膜，利用该掩膜在漏岛6的m个P型半导体长方体块之间的势垒层3上进行刻蚀，形成m-1个宽度c均为0.2μm～10μm，长度d均为0.1μm～40μm，深度e均为1～150nm的凹槽13；
H)在势垒层3、栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11和漏岛金属12上第六次制作掩膜，利用该掩膜在栅岛4的上部采用电子束蒸发技术淀积Gd/Au或Zr/Pt或Ta/Ni多层金属，完成栅极14的制作；
I)在势垒层3、栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11、漏岛金属12和栅极14上第七次制作掩膜，利用该掩膜在凹槽13的内部和其前后及右侧采用电子束蒸发技术淀积Ni或W或Mo单层金属，该金属的左端和漏岛金属12的左端对齐且全部覆盖漏岛金属12，其右侧部分覆盖漏接触10，完成肖特基接触15的制作；
J)在势垒层3、在栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11、漏岛金属12、栅极14和肖特基接触15的上部及其外围区域，采用等离子体增强化学气相淀积技术淀积厚度大于等于350nm的钝化层16，完成整个器件的制作。
本发明器件与传统GaN基HEMT功率器件比较，具有以下优点：
第一，本发明器件由于采用了漏岛结构，当器件处于正向漏极高压偏置时，漏岛与势垒层构成的pn结处于正向导通状态，该pn结会向器件体内注入空穴，从而抑制器件内部缺陷对电子的俘获作用，因此可以有效抑制器件的电流崩塌效应；而当器件施加负向漏极高压偏置时，漏岛与势垒层构成的pn结处于反向关断状态，可以扩展漏极附近的空间电荷区，从而提升器件的反向耐压能力。
第二，本发明器件由于采用了浮岛结构，当器件处于正向阻断状态，即漏极施加正向高压偏置时，器件栅岛与势垒层构成的pn结反偏形成的空间电荷区会向漏极一侧扩展，并且随着漏极偏置电压的增加，该空间电荷区会扩展到浮岛中自栅岛至漏极方向的第一个独立P型半导体块，导致该第一个独立P型半导体块与势垒层所构成的反向偏置pn结的空间电荷区进一步向着漏极方向扩展，进而导致栅岛至漏极方向的第二个独立P型半导体块至第n个独立P型半导体块与势垒层所构成的反向偏置pn结的空间电荷区连接在一起，因此可提高器件的正向阻断电压；当器件处于反向阻断状态，即漏极施加负向高压偏置时，器件漏岛与势垒层构成的pn结反偏形成的空间电荷区会向栅岛一侧扩展，且随着漏极偏置电压的增加，该空间电荷区会扩展到浮岛中自漏极至栅岛方向的第一个独立P型半导体块，使得该第一个独立P型半导体块与势垒层所构成的反向偏置pn结的空间电荷区进一步向着栅岛方向扩展，进而形成漏极至栅岛方向的第二个独立P型半导体块至第n个独立P型半导体块与势垒层所构成的反向偏置pn结的空间电荷区连接在一起的结构，提高了器件的反向阻断电压。
第三，本发明器件中采用了浮岛、漏岛、凹槽13、肖特基接触结构，当器件正向开启时，电流主要从凹槽13中的肖特基接触导通，通过改变肖特基接触金属功函数可以有效减小器件开启压降；当器件漏极施加负向高压偏置时，肖特基接触与势垒层形成反向偏置的pn结，且漏岛与势垒层也形成了反向偏置的pn结，这两种pn结所形成的耗尽区会形成交叠，从而可以更加有效地抑制器件反向漏电，提升器件的击穿电压。此外，浮岛对其下方沟道中载流子几乎没有耗尽作用，因此不会增加器件的导通电阻。
附图说明
图1是传统GaN基HEMT功率晶体管的结构图；
图2是本发明异质结功率器件的结构图；
图3是本发明异质结功率器件的俯视图；
图4是图3沿CD的剖面图；
图5是本发明制作异质结功率器件的整体流程示意图；
图6是对本发明和传统晶体管的电流崩塌特性仿真结果图；
图7是对本发明和传统晶体管的击穿特性仿真结果图。
具体实施方式
以下结合附图对本发明的实施例和效果作进一步详细描述。
参照图2和图4，其中，图2为图3俯视图中沿AB的剖面图，本实例给出的异质结功率器件包括：衬底1、过渡层2、势垒层3、栅岛4、浮岛5、漏岛6、源槽7、漏槽8、源极9、漏接触10、浮岛金属11、漏岛金属12、凹槽13、栅极14、肖特基接触15和钝化层16，其中：
所述衬底1采用蓝宝石或碳化硅或硅或石墨烯材料。
所述过渡层2位于衬底1的上部，它由若干层相同或不同的GaN基宽禁带半导体材料组成，其厚度为1～9μm。
所述势垒层3位于过渡层2的上部，它由若干层相同或不同的GaN基宽禁带半导体材料组成，其厚度为5～100nm。
所述栅岛4、浮岛5和漏岛6从左到右依次位于势垒层3的上部，栅岛4的高度g为5～500nm。
该浮岛5由2n-1个相同的独立P型半导体块组成，n≥1，它以第n个独立P型半导体块为中心，其左侧的第一个独立P型半导体块与栅岛4的间距为M1，第二个独立P型半导体块与第一个独立P型半导体块的间距为M2，以此类推，左侧第n个独立P型半导体块与第n-1个独立P型半导体块的间距为Mn，且0.1μm≤M1<M2<...<Mn≤10μm；在第n个独立P型半导体块右侧，其第1个独立P型半导体块与漏岛6的间距为N1，第2个独立P型半导体块与第1个独立P型半导体块的间距为N2，以此类推，右侧第n个独立P型半导体块与第n-1个独立P型半导体块的间距为Nn，且0.1μm≤N1<N2<...<Nn≤10μm，各个独立P型半导体块的宽度t、高度f均相同，t为0.2～10μm，f为1～400nm，且f小于栅岛4的高度g。
该漏岛6由m个相同的P型半导体长方体块组成，m≥1，各个长方体块的长度a为0.1μm～40μm，宽度b为0.2μm～50μm，高度与浮岛5中每个独立P型半导体块的高度f相同，且间距均为j，j取0.1μm～40μm，如图3所示。
所述源槽7位于势垒层3的左边缘，其上部淀积有源极9，源极9的宽度为L1为5～500μm，高度H1为5～600nm；漏槽8位于势垒层3的右边缘，其上部淀积有漏接触10，漏接触10的宽度L2为5～500μm，高度H2为5～600nm。
所述浮岛金属11位于浮岛5的上部，其高度k为0.1～1μm；漏岛金属12位于漏岛6的上部，其高度与浮岛金属高度k相同；浮岛金属11和漏岛金属12均采用多层金属组合，且最下层金属功函数小于或等于5eV，该金属采用但不限于Ta/Ni/Au、Ti/Mo/Au和Cu/Ni/Au。
所述凹槽13位于漏岛6的m个P型半导体长方体块之间，其深度e为1～150nm，凹槽13内部、前后及右侧淀积金属形成肖特基接触15，该金属采用但不限于Ni、W和Mo中的任意一种，其下部部分宽度与凹槽13的宽度c相同，其上部部分与漏岛6和漏接触10部分交叠。
所述栅极14位于栅岛4的上部，其采用多层金属组合，该多层金属采用但不限于Gd/Au、Zr/Pt和Ta/Ni。
所述钝化层16，厚度大于等于350nm，其完全覆盖势垒层3、栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11、漏岛金属12、栅极14和肖特基接触15的上部及其外围区域，该钝化层16采用SiO2、SiN、Al2O3、Sc2O3、HfO2和TiO2中的任意一种或其它绝缘介质材料。
参照图5，本发明制作的异质结功率器件给出如下三种实施例。
实施例一：采用蓝宝石衬底制作浮岛5和漏岛6的高度f为1nm，掺杂浓度为4×1015cm-3，浮岛5中的独立P型半导体块的数目为1个，漏岛6中的半导体长方体块的数目为2个，凹槽数目为1个的异质结功率器件。
步骤1.在蓝宝石衬底1上外延GaN材料制作过渡层2，如图5a。
1a)使用金属有机物化学气相淀积技术在蓝宝石衬底1上外延厚度为30nm的GaN材料，其工艺条件为：温度为530℃，压强为45Torr，氢气流量为4500sccm，氨气流量为4500sccm，镓源流量为20μmol/min；
1b)使用金属有机物化学气相淀积技术在GaN材料上外延厚度为0.97μm的GaN材料，形成未掺杂过渡层2，其工艺条件为：温度为960℃，压强为45Torr，氢气流量为4400sccm，氨气流量为4400sccm，镓源流量为120μmol/min。
步骤2.在未掺杂GaN过渡层2上淀积未掺杂的Al0.3Ga0.7N制作势垒层3，如图5b。
使用金属有机物化学气相淀积技术在GaN过渡层2上淀积厚度为5nm，且铝组分为0.3的未掺杂Al0.3Ga0.7N势垒层3，其工艺条件为：温度为980℃，压强为45Torr，氢气流量为4400sccm，氨气流量为4400sccm，镓源流量为35μmol/min，铝源流量为7μmol/min。
步骤3.在势垒层3上外延P型层，如图5c。
使用分子束外延技术，在势垒层3上外延厚度为5nm、掺杂浓度为4×1015cm-3的p型GaN半导体材料，形成P型层。
分子束外延采用的工艺条件为：真空度小于等于1.0×10-10mbar，射频功率为400W，反应剂采用N2、高纯Ga源。
步骤4.制作高度为5nm的栅岛4、一个高度为1nm的浮岛5和两个高度为5nm的漏岛6，如图5d和5e。
4a)在P型层上第一次制作掩膜，使用反应离子刻蚀技术在P型层的左右两侧和中间进行刻蚀，且刻蚀深度i为4nm，刻蚀采用的工艺条件为：Cl2流量为15sccm，压强为10mTorr，功率为100W；
4b)在P型层上第二次制作掩膜，利用该掩膜和4a)步骤中的掩膜同时进行刻蚀，且刻蚀至势垒层3上表面为止，同时形成高度为5nm的栅岛4、高度为1nm的浮岛5和高度为5nm的漏岛6，浮岛5和栅岛4的间距M1为0.2μm，浮岛5和漏岛6的间距N1为3μm，漏岛6中的两个P型半导体长方体块和一个凹槽间隔放置，每个P型半导体长方体块长度a均为0.1μm，长度b均为0.2μm，其间距j均为0.1μm，刻蚀采用的工艺条件为：Cl2流量为15sccm，压强为10mTorr，功率为100W。
步骤5.制作源极9和漏接触10，如图5f和5g。
5a)在势垒层3、栅岛4、浮岛5和漏岛6上第三次制作掩膜，利用该掩膜在势垒层3的左侧和右侧进行刻蚀，且刻蚀至过渡层2的上表面为止，分别形成深度均为5nm的源槽7和漏槽8，刻蚀采用的工艺条件为：Cl2流量为15sccm，压强为10mTorr，功率为100W；
5b)继续利用该掩模在左右两边的势垒层3上采用电子束蒸发技术淀积多层金属，其中淀积的金属采用Ti/Al/Ni/Au金属组合，即自下而上分别为Ti、Al、Ni和Au，其厚度为0.001μm/0.001μm/0.001μm/0.002μm，并在N2气氛中进行快速热退火，完成源极9和漏接触10的制作；
淀积金属采用的工艺条件为：真空度为1.7×10-3Pa，功率为200W，蒸发速率为
快速热退火采用的工艺条件为：温度为850℃，时间为35s。
步骤6.制作浮岛金属11和漏岛金属12，如图5h。
在势垒层3、栅岛4、源极9和漏接触10上第四次制作掩膜，利用该掩膜在浮岛5和漏岛6上采用电子束蒸发技术淀积多层金属，其中淀积的金属采用Ta/Ni/Au金属组合，即自下而上分别为Ta、Ni和Au，其厚度为0.012μm/0.053μm/0.035μm，完成浮岛金属11和漏岛金属12的制作；
淀积金属采用的工艺条件为：真空度为1.7×10-3Pa，功率为400W，蒸发速率为
步骤7.制作凹槽13，如图5i。
在势垒层3、栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11和漏岛金属12上第五次制作掩膜，利用该掩膜在漏岛6的两个P型半导体长方体块之间的势垒层3上进行刻蚀，凹槽宽度c为0.2μm，长度d为0.1μm，深度e为1nm，形成一个凹槽13；
刻蚀采用的工艺条件为：CF4流量为45sccm，O2流量为5sccm，压强为15mTorr，功率为300W。
步骤8.制作栅极14，如图5j。
在势垒层3、栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11和漏岛金属12上第六次制作掩膜，利用该掩膜在栅岛4的上部采用电子束蒸发技术淀积多层金属组合，制作栅极14，其中所淀积的金属为Gd/Au金属组合，即下层为Gd、上层为Au，其厚度为0.045μm/0.20μm；
淀积金属采用的工艺条件为：真空度为1.6×10-3Pa，功率为200W，蒸发速率为
步骤9.制作肖特基接触15，如图5k。
在势垒层3、栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11、漏岛金属12和栅极14上第七次制作掩膜，利用该掩膜在凹槽13的内部和其前后及右侧采用电子束蒸发技术淀积金属，该金属的左端与漏岛金属12的左端对齐且全部覆盖漏岛金属12，其中淀积的金属为Ni，厚度为0.347μm，制作肖特基接触15；
淀积金属采用的工艺条件为：真空度为1.5×10-3Pa，功率为300W，蒸发速率为
步骤10.制作钝化层16，如图5l。
在势垒层3、栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11、漏岛金属12、栅极14和肖特基接触15的上部及其外围区域，采用等离子体增强化学气相淀积技术淀积厚度为350nm的钝化层16；
淀积钝化层16采用的工艺条件为：N2O流量为840sccm，SiH4流量为300sccm，温度为250℃，RF功率为10W，压力为2000mT，完成整个器件的制作。
实施例二：采用碳化硅衬底制作浮岛5和漏岛6的高度f为200nm，掺杂浓度为5×1017cm-3，浮岛5中的独立P型半导体块的数目为5个，漏岛6中的半导体长方体块的数目为3个，凹槽数目为2个的异质结功率器件。
步骤一.在碳化硅衬底1上自下而上外延AlN与GaN材料制作过渡层2，如图5a。
1.1)使用金属有机物化学气相淀积技术在温度为1000℃，压强为45Torr，氢气流量为4600sccm，氨气流量为4600sccm，铝源流量为5μmol/min的工艺条件下，在碳化硅衬底1上外延厚度为100nm的未掺杂的AlN材料；
1.2)使用金属有机物化学气相淀积技术在温度为1000℃，压强为45Torr，氢气流量为4600sccm，氨气流量为4600sccm，镓源流量为120μmol/min的工艺条件下，在AlN材料上外延厚度为4.9μm的GaN材料，完成过渡层2的制作。
步骤二.在GaN过渡层2上淀积未掺杂的Al0.2Ga0.8N制作势垒层3，如图5b。
使用金属有机物化学气相淀积技术在温度为980℃，压强为45Torr，氢气流量为4600sccm，氨气流量为4600sccm，镓源流量为37μmol/min，铝源流量为7μmol/min的工艺条件下，在GaN过渡层2上淀积厚度为20nm，铝组分为0.2的未掺杂Al0.2Ga0.8N势垒层3。
步骤三.在势垒层3上外延P型层，如图5c。
使用分子束外延技术在真空度小于等于1.0×10-10mbar，射频功率为350W，反应剂采用N2、高纯Ga源的工艺条件下，在势垒层3上外延厚度为400nm、掺杂浓度为5×1017cm-3的p型GaN半导体材料，形成P型层。
步骤四.在势垒层3上制作栅岛4、四个浮岛5和三个漏岛6，如图5d和5e。
4.1)在P型层上第一次制作掩膜，使用反应离子刻蚀技术在Cl2流量为15sccm，压强为10mTorr，功率为50W的工艺条件下，对P型层的左右两侧和中间进行刻蚀，刻蚀深度i为200nm；
4.2)利用该掩膜和4.1)步骤中的掩膜同时使用反应离子刻蚀技术在Cl2流量为15sccm，压强为10mTorr，功率为50W的工艺条件下，对P型层进行刻蚀，同时形成高度为500nm的栅岛4、五个相同的高度均为200nm且宽度均为5μm的浮岛5和三个相同的高度均为400nm的漏岛6，其中：
浮岛5中的五个独立P型半导体块以第三个为中心，呈左右对应放置，在第三个独立P型半导体块的左侧，第一个独立P型半导体块与栅岛4的间距M1为1μm，第二个独立P型半导体块与第一个独立P型半导体块的间距M2为3μm，第三个独立P型半导体块与第二个独立P型半导体块的间距M3为5μm；在第三个P型半导体块右侧，第1个独立P型半导体块与漏岛6的间距N1为2μm，第2个独立P型半导体块与第1个独立P型半导体块的间距N2为3μm，第3个独立P型半导体块与第2个独立P型半导体块的间距N3为4μm；
漏岛6中的三个P型半导体长方体块以第二个为对称中心，呈前后对称放置，每个P型半导体长方体块长度a均为20μm，宽度b均为30μm，其间距j均为30μm。
步骤五.制作源极9和漏接触10，如图5f和5g。
5.1)在P型层上第三次制作掩膜，使用反应离子刻蚀技术在Cl2流量为15sccm，压强为10mTorr，功率为90W的工艺条件下，对P型层的两侧进行刻蚀，且刻蚀至过渡层2的上表面为止，分别形成深度均为20nm的源槽7和漏槽8；
5.2)继续利用5.1)中的掩膜，再次采用电子束蒸发技术在真空度为1.4×10-3Pa，功率为300W，蒸发速率为
的工艺条件下，淀积多层金属，并在温度为850℃，时间为35s的工艺条件下，在N2气氛中进行快速热退火，制作源极9和漏接触10，其中所淀积的金属为Ti/Al/Mo/Au金属组合，即自下而上分别为Ti、Al、Mo与Au，其高度为0.016μm/0.131μm/0.047μm/0.056μm。
步骤六.制作浮岛金属11和漏岛金属12，如图5h。
在势垒层3、栅岛4、源极9和漏接触10上第四次制作掩膜，采用电子束蒸发技术在真空度为1.7×10-3Pa，功率为600W，蒸发速率为
的工艺条件下，淀积多层金属，制作浮岛金属11和漏岛金属12，其中所淀积的金属为Ti/Mo/Au金属组合，即自下而上分别为Ti、Mo与Au，其厚度为0.153μm/0.216μm/0.131μm。
步骤七.制作凹槽13，如图5i。
在势垒层3、栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11和漏岛金属12上第五次制作掩膜，利用该掩膜在漏岛6的三个P型半导体长方体块之间的势垒层3内使用反应离子刻蚀技术，在CF4流量为45sccm，O2流量为5sccm，压强为15mT，功率为450W的工艺条件下，刻蚀形成两个相同的凹槽13，每个凹槽13的宽度c均为5μm，长度d均为20μm，深度e均为50nm。
步骤八.制作栅极14，如图5j。
在势垒层3、栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11和漏岛金属12上第六次制作掩膜，利用该掩膜在栅岛4上使用电子束蒸发技术在真空度为1.6×10-3Pa，功率为600W，蒸发速率为
的工艺条件下，淀积多层金属，制作栅极14，其中所淀积的金属为Zr/Pt金属组合，即下层为Zr、上层为Pt，其厚度为0.18μm/0.32μm。
步骤九.制作肖特基接触15，如图5k。
在势垒层3、栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11、漏岛金属12和栅极14上第七次制作掩膜，利用该掩膜在凹槽13的内部和其前后及右侧使用电子束蒸发技术，在真空度为1.7×10-3Pa，功率为200W，蒸发速率为
的工艺条件下淀积金属，该金属的左端与漏岛金属12的左端对齐且全部覆盖漏岛金属12，其中淀积的金属采用W，厚度为1.25μm，制作肖特基接触15。
步骤十.制作钝化层16，如图5l。
在势垒层3、栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11、漏岛金属12、栅极14和肖特基接触15的上部及其外围区域，采用等离子体增强化学气相淀积技术在N2O流量为850sccm，SiH4流量为350sccm，温度为300℃，RF功率为50W和压力为2500mT的工艺条件下，淀积厚度为1500nm的SiN钝化层16，从而完成整个器件的制作。
实施例三：采用硅衬底制作浮岛5和漏岛6的高度f为400nm，掺杂浓度为5×1020cm-3，浮岛5中的独立P型半导体块的数目为7个，漏岛6中的半导体长方体块的数目为7个，凹槽的数目为6个的异质结功率器件。
步骤A.在硅衬底1上自下而上外延AlN与GaN材料制作过渡层2，如图5a。
A1)使用金属有机物化学气相淀积技术在硅衬底1上外延厚度为400nm的AlN材料，其工艺条件为：温度为800℃，压强为40Torr，氢气流量为4000sccm，氨气流量为4000sccm，铝源流量为25μmol/min；
A2)使用金属有机物化学气相淀积技术在AlN材料上外延厚度为8.6μm的GaN材料，完成过渡层2制作，其工艺条件为：温度为980℃，压强为45Torr，氢气流量为4000sccm，氨气流量为4000sccm，镓源流量为120μmol/min。
步骤B.在GaN过渡层2上淀积未掺杂的Al0.1Ga0.9N制作势垒层3，如图5b。
使用金属有机物化学气相淀积技术在GaN过渡层2上淀积厚度为100nm，且铝组分为0.1的未掺杂Al0.1Ga0.9N势垒层3；其淀积的工艺条件如下：
温度为980℃，压强为45Torr，氢气流量为4500sccm，氨气流量为4500sccm，镓源流量为36μmol/min，铝源流量为7μmol/min。
步骤C.在势垒层3上外延P型层，如图5c。
使用分子束外延技术，在势垒层3上外延厚度为500nm、掺杂浓度为5×1020cm-3的p型GaN半导体材料，形成P型层，其工艺条件如下：
真空度小于等于1.0×10-10mbar，射频功率为450W，反应剂采用N2、高纯Ga源。
步骤D.在势垒层3上制作栅岛4、七个浮岛5和七个漏岛6，如图5d和5e。
D1)在Al0.2Ga0.8N势垒层3上第一次制作掩膜，在势垒层3的左右两侧和中间进行刻蚀，刻蚀深度i为100nm；
D2)在Al0.2Ga0.8N势垒层3上第二次制作掩膜，使用反应离子刻蚀技术在P型层上进行刻蚀，同时形成高度为500nm的栅岛4、七个高度为400nm的浮岛5和七个高度为500nm的漏岛6，其中：
浮岛5中的七个独立P型半导体块以第四个为中心，呈左右对应放置，在第四个独立P型半导体块的左侧，第一个独立P型半导体块与栅岛4的间距M1为0.1μm，第二个独立P型半导体块与第一个独立P型半导体块的间距M2为5μm，第三个独立P型半导体块与第二个独立P型半导体块的间距M3为7μm，第四个独立P型半导体块与第三个独立P型半导体块的间距M4为10μm；在第四个独立P型半导体块右侧，第1个独立P型半导体块与漏岛6的间距N1为0.1μm，第2个独立P型半导体块与第1个独立P型半导体块的间距N2为4μm，第3个独立P型半导体块与第2个独立P型半导体块的间距N3为8μm，第四个独立P型半导体块与第3个独立P型半导体块的间距N4为10μm；
漏岛6中的七个P型半导体长方体块以第四个为对称中心，呈前后对称放置，每个P型半导体长方体块长度a均为40μm，宽度b均为50μm，其间距j均为40μm；
反应离子刻蚀技术的工艺条件是：Cl2流量为15sccm，压强为10mTorr，功率为70W。
步骤E.制作源极9和漏接触10，如图5f和5g。
E1)在势垒层3上第三次制作掩膜，使用反应离子刻蚀技术在势垒层3的两侧进行刻蚀，且刻蚀至过渡层2的上表面为止，形成深度均为100nm的源槽7和漏槽8；
E2)继续利用上一次的掩膜，再次采用电子束蒸发技术淀积多层金属，并在N2气氛中进行快速热退火，制作源极9和漏接触10，其中所淀积的金属为Ti/Al/Ti/Au金属组合，即自下而上分别为Ti、Al、Ti与Au，其厚度依次为0.111μm/0.236μm/0.094μm/0.159μm；
刻蚀采用的工艺条件是：Cl2流量为15sccm，压强为10mTorr，功率为70W；电子束蒸发技术的工艺条件是：真空度为1.5×10-3Pa，功率为900W，蒸发速率为
快速热退火采用的工艺条件是：温度为850℃，时间为35s。
步骤F.制作浮岛金属11和漏岛金属12，如图5h。
在势垒层3、栅岛4、源极9和漏接触10上第四次制作掩膜，使用电子束蒸发技术在浮岛5和漏岛6的上部淀积多层金属，其中所淀积的金属为Cu/Ni/Au金属组合，即自下而上分别为Cu、Ni与Au，其厚度为0.206μm/0.531μm/0.263μm；
电子束蒸发技术采用的工艺条件是：真空度为1.6×10-3Pa，功率为700W，蒸发速率为
步骤G.制作凹槽13，如图5i。
在势垒层3、栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11和漏岛金属12上第五次制作掩膜，利用该掩膜在漏岛6的七个P型半导体长方体块之间的势垒层3内使用反应离子刻蚀技术进行刻蚀，以制作六个相同的凹槽13，每个凹槽13的宽度c均为10μm，长度d均为40μm，深度e均为150nm；
刻蚀采用的工艺条件是：CF4流量为45sccm，O2流量为5sccm，压强为15mTorr，功率为250W。
步骤H.制作栅极14，如图5j。
在势垒层3、栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11和漏岛金属12上第六次制作掩膜，利用该掩膜在栅岛4上使用电子束蒸发技术淀积多层金属，制作栅极14，其中所淀积的金属为Ta/Ni金属组合，即下层为Ta、上层为Ni，其厚度为0.25μm/0.38μm；
淀积金属采用的工艺条件是：真空度为1.7×10-3Pa，功率为900W，蒸发速率为
步骤I.制作肖特基接触15，如图5k。
在势垒层3、栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11、漏岛金属12和栅极14上第七次制作掩膜，利用该掩膜在凹槽13的内部和其前后及右侧使用电子束蒸发技术淀积金属，该金属的左端与漏岛金属12的左端对齐且全部覆盖漏岛金属12，制作肖特基接触15，其中淀积的金属Mo，厚度为1.78μm；
淀积金属采用的工艺条件：真空度为1.6×10-3Pa，功率为900W，蒸发速率为
步骤J.制作钝化层16，如图5l。
在势垒层3、栅岛4、浮岛5、漏岛6、源极9、漏接触10、浮岛金属11、漏岛金属12、栅极14和肖特基接触15的上部及其外围区域，采用等离子体增强化学气相淀积技术淀积厚度为2000nm的SiO2钝化层16；
淀积钝化层16采用的工艺条件：N2O流量为940sccm，SiH4流量为350sccm，温度为350℃，RF功率为100W，压力为3000mT，从而完成整个器件的制作。
本发明的效果可通过以下仿真进一步说明。
一、仿真参数
设置传统GaN基HEMT功率开关器件与本发明器件采用相同的主体结构参数，本发明器件采用9个浮岛，每个浮岛宽度均为2μm。
二、仿真内容
仿真1：对传统器件和本发明器件分别进行电流崩塌特性仿真，结果如图6。
由图6可以看出，传统器件存在显著的电流崩塌现象，而本发明器件可有效抑制电流崩塌效应，说明本发明器件抑制电流崩塌的效果明显好于传统器件的抑制效果。
仿真2：对传统器件和本发明器件分别进行击穿特性仿真，结果如图7。
由图7可以看出，传统器件只能实现正向阻断，且器件发生击穿，即漏极电流迅速增加，时的漏源电压为260V，而本发明器件可实现正向阻断和反向阻断，且正向阻断时器件的击穿电压为1376V，反向阻断时器件的击穿电压为1381V，说明本发明器件可实现双向阻断特性，且击穿电压远大于传统器件。
以上描述仅是本发明的三个具体实施例，并不构成对本发明的限制，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，能够在不背离本发明的原理和范围的情况下，根据本发明的方法进行形式和细节上的各种修正和改变，但是这些基于本发明的修正和改变仍在本发明的权利要求保护范围之内。
Claims (9)
1.一种异质结功率器件，自下而上包括：衬底(1)、过渡层(2)和势垒层(3)，势垒层(3)的左侧边缘设有源槽(7)，其上部淀积有源极(9)，势垒层(3)的右侧边缘设有漏槽(8)，其上部淀积有漏接触(10)，势垒层(3)的上部设有栅岛(4)，其上部淀积有栅极(14)，其特征在于：
所述栅岛(4)右边的势垒层(3)上依次设有浮岛(5)和漏岛(6)，浮岛(5)的上部淀积有浮岛金属(11)，漏岛(6)的上部淀积有漏岛金属(12)；
所述浮岛(5)包括2n-1个大小相同的独立P型半导体块，且以第n个独立P型半导体块为中心呈左右对应放置，其左侧的第一个独立P型半导体块与栅岛(4)的间距为M1，第二个独立P型半导体块与第一个独立P型半导体块的间距为M2，以此类推，左侧第n个独立P型半导体块与第n-1个独立P型半导体块的间距为Mn，且0.1μm≤M1<M2<...<Mn≤10μm；在第n个独立P型半导体块右侧，其第1个独立P型半导体块与漏岛(6)的间距为N1，第2个独立P型半导体块与第1个独立P型半导体块的间距为N2，以此类推，右侧第n个独立P型半导体块与第n-1个独立P型半导体块的间距为Nn，且0.1μm≤N1<N2<...<Nn≤10μm，n>1；
所述漏岛(6)的高度与栅岛(4)的高度g相同，其包括m个P型半导体长方体块，通过对漏岛(6)的m个P型半导体长方体块之间的势垒层(3)进行刻蚀形成凹槽(13)，所有凹槽(13)均相同，凹槽的个数为m-1个，m≥2；
所述凹槽(13)的内部、前后及右侧均淀积有肖特基接触(15)，其部分覆盖前后的漏岛(6)和右侧的漏接触(10)；
所述势垒层(3)、栅岛(4)、浮岛(5)、漏岛(6)、源极(9)、漏接触(10)、浮岛金属(11)、栅极(14)和肖特基接触(15)的上部均包裹钝化层(16)。
2.根据权利要求1所述的器件，其特征在于：
所述衬底(1)采用蓝宝石或碳化硅或硅或石墨烯材料；
所述势垒层(3)的高度h为5～100nm。
3.根据权利要求1所述的器件，其特征在于，所述浮岛(5)中每个独立P型半导体块的宽度t、高度f均相同，t取值为0.2～10μm，f取值为1～400nm，且f小于栅岛(4)的高度g；各独立P型半导体块的掺杂浓度均为4×1015～5×1020cm-3。
4.根据权利要求1所述的器件，其特征在于，所述漏岛(6)和栅岛(4)的高度g均为5～500nm，其中每个P型半导体长方体块的长度a均为0.1μm～40μm，宽度b均为0.2μm～50μm，其间距j均为0.1μm～40μm；各P型半导体长方体块的掺杂浓度均为4×1015～5×1020cm-3。
5.根据权利要求1所述的器件，其特征在于，所述浮岛金属(11)和漏岛金属(12)相同，均采用多层金属组合，且最下层金属的功函数小于或等于5eV。
6.根据权利要求4所述的器件，其特征在于，所述凹槽(13)中每个凹槽的宽度c均为0.2μm～10μm，长度d均为0.1μm～40μm，且d≤j，深度e均为1～150nm。
7.一种制作异质结功率器件的方法，其特征在于，包括如下步骤：
A)在衬底(1)上采用金属有机物化学气相淀积技术外延GaN基宽禁带半导体材料，形成厚度为1～9μm的过渡层(2)；
B)在过渡层(2)上采用金属有机物化学气相淀积技术外延GaN基宽禁带半导体材料，形成厚度为5～100nm的势垒层(3)；
C)在势垒层(3)上采用金属有机物化学气相淀积技术外延P型GaN半导体材料，形成厚度为5～500nm、掺杂浓度为4×1015～5×1020cm-3的P型层；
D)制作栅岛(4)、浮岛(5)和漏岛(6)：
D1)在P型层上第一次制作掩膜，利用该掩膜在左右两侧和中间的P型层进行刻蚀，且刻蚀深度为i，i＝g-f；其中，f表示浮岛(5)中每个独立P型半导体块的高度，g表示栅岛(4)的高度；
D2)在P型层第二次制作掩膜，利用该第二次制作的掩膜和第一次制作的掩膜同时进行刻蚀，刻蚀深度至势垒层(3)上表面，形成栅岛(4)、浮岛(5)和漏岛(6)，其中，浮岛(5)以第n个独立P型半导体块为中心，其左侧的第一个独立P型半导体块与栅岛(4)的间距为M1，第二个独立P型半导体块与第一个独立P型半导体块的间距为M2，以此类推，左侧第n个独立P型半导体块与第n-1个独立P型半导体块的间距为Mn，且0.1μm≤M1<M2<...<Mn≤10μm；在第n个独立P型半导体块右侧，其第1个独立P型半导体块与漏岛(6)的间距为N1，第2个独立P型半导体块与第1个独立P型半导体块的间距为N2，以此类推，右侧第n个独立P型半导体块与第n-1个独立P型半导体块的间距为Nn，且0.1μm≤N1<N2<...<Nn≤10μm，n>1；
E)制作源极(9)和漏接触(10)：
E1)在势垒层(3)、栅岛(4)、浮岛(5)和漏岛(6)上第三次制作掩膜，利用该第三次制作的掩膜在势垒层(3)的左侧和右侧进行刻蚀，分别形成源槽(7)和漏槽(8)；
E2)继续利用第三次制作的掩模在左右两边的势垒层(3)上采用电子束蒸发技术淀积Ti/Al/Ni/Au或Ti/Al/Mo/Au或Ti/Al/Ti/Au多层金属，并在N2气氛中进行快速热退火，完成源极(9)和漏接触(10)的制作；
F)在势垒层(3)、栅岛(4)、源极(9)和漏接触(10)上第四次制作掩膜，利用该第四次制作的掩膜在浮岛(5)和漏岛(6)上采用电子束蒸发技术淀积Ta/Ni/Au或Ti/Mo/Au或Cu/Ni/Au多层金属，且最下层金属的功函数小于或等于5eV，完成浮岛金属(11)和漏岛金属(12)的制作；
G)在势垒层(3)、栅岛(4)、浮岛(5)、漏岛(6)、源极(9)、漏接触(10)、浮岛金属(11)和漏岛金属(12)上第五次制作掩膜，利用该第五次制作的掩膜在漏岛(6)的m个P型半导体长方体块之间的势垒层(3)上进行刻蚀，形成m-1个宽度c均为0.2μm～10μm，长度d均为0.1μm～40μm，深度e均为1～150nm的凹槽(13)；
H)在势垒层(3)、栅岛(4)、浮岛(5)、漏岛(6)、源极(9)、漏接触(10)、浮岛金属(11)和漏岛金属(12)上第六次制作掩膜，利用该第六次制作的掩膜在栅岛(4)的上部采用电子束蒸发技术淀积Gd/Au或Zr/Pt或Ta/Ni多层金属，完成栅极(14)的制作；
I)在势垒层(3)、栅岛(4)、浮岛(5)、漏岛(6)、源极(9)、漏接触(10)、浮岛金属(11)、漏岛金属(12)和栅极(14)上第七次制作掩膜，利用该第七次制作的掩膜在凹槽(13)的内部和其前后及右侧采用电子束蒸发技术淀积Ni或W或Mo单层金属，该单层金属的左端和漏岛金属(12)的左端对齐且全部覆盖漏岛金属(12)，其右侧部分覆盖漏接触(10)，完成肖特基接触(15)的制作；
J)在势垒层(3)、在栅岛(4)、浮岛(5)、漏岛(6)、源极(9)、漏接触(10)、浮岛金属(11)、漏岛金属(12)、栅极(14)和肖特基接触(15)的上部及其外围区域，采用等离子体增强化学气相淀积技术淀积厚度大于等于350nm的钝化层(16)，完成整个器件的制作。
8.根据权利要求7所述的方法，其特征在于：所述电子束蒸发技术，其工艺条件如下：
真空度小于1.8×10-3Pa，
功率为200～900W，
蒸发速率小于
9.根据权利要求7所述的方法，其特征在于：所述等离子体增强化学气相淀积技术，其工艺条件如下：
N2O流量为840sccm，
SiH4流量为300sccm，
温度为250℃，
RF功率为10～100W，
压力为2000mT。
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