JP2008270794A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2008270794A
JP2008270794A JP2008085705A JP2008085705A JP2008270794A JP 2008270794 A JP2008270794 A JP 2008270794A JP 2008085705 A JP2008085705 A JP 2008085705A JP 2008085705 A JP2008085705 A JP 2008085705A JP 2008270794 A JP2008270794 A JP 2008270794A
Authority
JP
Japan
Prior art keywords
layer
semiconductor
semiconductor device
opening
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008085705A
Other languages
English (en)
Inventor
Tomohiro Murata
智洋 村田
Masayuki Kuroda
正行 黒田
Tetsuzo Ueda
哲三 上田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2008085705A priority Critical patent/JP2008270794A/ja
Publication of JP2008270794A publication Critical patent/JP2008270794A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155—Comprising only semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/432—Heterojunction gate for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】III族窒化物半導体からなるトランジスタにおける相互コンダクタンスを向上しながら、ソース抵抗を小さくできるようにする。
【解決手段】半導体装置は、ＡｌＧａＮからなる障壁層１０４と、該障壁層１０４の上に形成され、ＡｌＧａＮ／ＧａＮの超格子層１０５を含み且つ障壁層１０４を露出するゲートリセス１０８を有するキャップ層１０７と、該キャップ層１０７の上にゲートリセス１０８を挟んで対向するように形成されたソース電極１１０及びドレイン電極１１１とを有している。少なくとも障壁層１０４におけるゲートリセス１０８からの露出部分の上には絶縁膜１０９が形成され、ゲートリセス１０８の底面上には、絶縁膜１０９を介在させてゲート電極１１２が形成されている。
【選択図】図１

Description

本発明は、III族窒化物半導体からなる半導体装置及びその製造方法に関し、特にＭＩＳ（metal insulator semiconductor）型ゲート電極を有する半導体装置及びその製造方法に関する。
窒化ガリウム（ＧａＮ）に代表され、一般式が（ＩｎｘＡｌ１−ｘ）ｙＧａ１−ｙＮ（但し、ｘ，ｙは、０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１である。）の混晶である窒化物半導体は、その物理的特徴である広いバンドギャップと直接遷移型バンド構造とを利用した可視域又は紫外域の発光素子への応用のみならず、破壊電界及び飽和電子速度が大きいという特徴を利用した電子デバイスへの応用が期待されている。
特に、エピタキシャル成長したＡｌｘＧａ１−ｘＮとＧａＮとの界面に現われる２次元電子ガス（2 Dimensional Electron Gas；以下、２ＤＥＧと略称する。）を利用するヘテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor；以下、ＨＦＥＴと略称する。）は、ＧａＮが、大きなバンドギャップを有することにより、高耐圧化が可能となり、また、大きなシートキャリア濃度及び大きなキャリア移動度を有することにより、大電流化が容易であることから、高出力高周波デバイスとして期待され、研究開発が盛んに行なわれている。
例えば、図１８に示すように、サファイアからなる基板１の上に、ＡｌＮからなるバッファ層２を介在させてＧａＮ層３が形成され、該ＧａＮ層３の上には厚さが１．３ｎｍのスペーサ層４を介在させて、厚さが８ｎｍのＡｌＧａＮからなる障壁層５が形成されている。障壁層５の上には互いに間隔をおいてソース電極６とドレイン電極７とが形成され、障壁層５の上におけるソース電極６とドレイン電極７との間の領域には、窒化シリコン（ＳｉＮ）からなる絶縁膜８を介在させたゲート電極９が形成されている。
このように、従来例に係るＡｌＧａＮ／ＧａＮからなるへテロ接合を含むＭＩＳ型のＨＦＥＴは、障壁層５を８ｎｍにまで薄くし且つＡｌ組成を４０％にまで高めることにより、最大発振周波数ｆｍａｘとして１９２ＧＨｚを得られることが報告されている（例えば、非特許文献１を参照。）。
前記従来の半導体装置によると、ＡｌＧａＮからなる障壁層５を８ｎｍにまで薄くすることにより、高い相互コンダクタンス（ｇｍ）を実現しながら、窒化シリコンからなる絶縁膜８を障壁層５の上におけるソース電極６とドレイン電極７との間の領域に形成し、２ＤＥＧチャネル近傍のポテンシャルを変調して電子濃度を増大させている。これにより、ソース抵抗が低減され、その結果、高い高周波性能を実現している。
M.Higashiwaki, T. Matsui and T. Mimura, "AlGaN/GaN MIS-FETs With fT of 163 GHz Using Cat-CVD SiN Gate-Insulating and Passivation Layers", IEEE Electron Dev. Lett. Vol.27 (2006) pp.16-18 T. Murata, M. Hikita, Y. Hirose, Y. Uemoto, K. Inoue, T. Tanaka, D. Ueda, "Source Resistance Reduction of AlGaN-GaN HFETs with Novel Superlattice Cap Layer," IEEE Trans. Electron Devices, vol.52, pp.1042-1047, 2005 特開２００２−２８９８３７号公報
しかしながら、前記従来のＭＩＳ型ＨＦＥＴからなる半導体装置には以下のような問題がある。
前述したように、高周波特性を向上するには、相互コンダクタンスの向上とソース抵抗の低減とが重要である。しかし、相互コンダクタンスの向上を図るために障壁層５を薄膜化すると、ゲート電極９からソース電極６までのチャネル内電子濃度が下がってしまい、ソース抵抗を含む寄生抵抗が高くなる。ソース電極６とゲート電極９との間隔を近づけることによりソース抵抗を低減することは可能ではあるが、電極形成プロセス上の制約からソース電極６とゲート電極９との間隔を狭くするには限界がある。
従って、前記従来の半導体装置では、ソース抵抗の低減が不十分であるという問題がある。
また、本願発明者らは、ソース電極と障壁層との間にソース抵抗を低減するキャップ層を設ける構成に対して、相互コンダクタンスの向上を図るべく種々の検討を行なった。トランジスタの相互コンダクタンスを向上させるには、障壁層をできる限り薄くすることが望まれる。従って、障壁層の上に形成したキャップ層には、障壁層を露出する開口部を設け、該障壁層における開口部からの露出部分の厚さ（すなわち、リセスエッチ後の障壁層の残存膜厚）を薄くする構成が考えられる。
しかしながら、本願発明者らは、障壁層の開口部からの露出部分の厚さを薄くすると、とりわけ開口部におけるソース電極側の端部からゲート電極までの領域の直下に存在するチャネル領域の電子濃度と、開口部におけるドレイン電極側の端部からゲート電極までの領域の直下に存在するチャネル領域の電子濃度とが、開口部から露出する障壁層の膜厚を薄くすると低下してしまうという問題があることを突き止めた。
本発明は、前記従来の問題及び新たな問題を解決し、III族窒化物半導体からなるトランジスタにおける相互コンダクタンスを向上しながら、ソース抵抗を小さくできるようにすることを目的とする。
前記の目的を達成するため、本発明は、半導体装置を、少なくともソース電極と障壁層との間に低抵抗なキャップ層を設けると共に、障壁層におけるゲート電極の形成領域であって、キャップ層からの露出部分の上に絶縁膜を設ける構成とする。
具体的に、本発明に係る半導体装置は、第１のIII族窒化物半導体からなる第１の半導体層と、第１の半導体層の上に形成され、第２のIII族窒化物半導体からなり且つ第１の半導体層を露出する開口部を有するキャップ層と、キャップ層の上に開口部を挟んで対向するように形成されたソース電極及びドレイン電極と、少なくとも第１の半導体層における開口部からの露出部分の上に形成された絶縁膜と、開口部の底面上に絶縁膜を介在させて形成されたゲート電極とを備えていることを特徴とする。
本発明の半導体装置によると、キャップ層に低抵抗な半導体材料を用いた場合に、低抵抗なキャップ層によりソース電極をゲート電極に近づけたことと等価となるため、ソース抵抗を低減することができる。その上、障壁層におけるゲート電極の形成領域であって、キャップ層の開口部からの露出部分の上に絶縁膜を設けるため、開口部におけるソース電極側の端部からゲート電極までの領域の直下に存在するチャネル領域の電子濃度と、開口部におけるドレイン電極側の端部からゲート電極までの領域の直下に存在するチャネル領域の電子濃度とが増大する。これにより、半導体装置の相互コンダンスを向上させることができる。
本発明の半導体装置において、絶縁膜はキャップ層における開口部から露出する壁面上にも形成されていることが好ましい。
本発明の半導体装置において、キャップ層は、第３のIII族窒化物半導体からなる第３の半導体層と、第３のIII族窒化物半導体よりも大きいバンドギャップを持つ第４のIII族窒化物半導体からなる第４の半導体層とを積層してなる積層構造を含むことが好ましい。
この場合に、第３の半導体層は窒化ガリウムであり、第４の半導体層は窒化アルミニウムガリウムであることが好ましい。
このようにすると、上記の非特許文献２に記載されているように、例えばＡｌＧａＮとＧａＮとの積層構造中に発生する多重２次元電子ガスの効果により、第１の半導体層の主面に沿う方向の抵抗を下げることができる。これと同時に、第１の半導体層とキャップ層との界面に発生する負の分極電荷に起因したポテンシャル障壁を積層構造の内部に蓄積した高濃度の電子の効果により低減することができるため、第１の半導体層の主面に垂直な方向の抵抗を下げることができるので、ソース抵抗を低減することができる。
また、本発明の半導体装置において、キャップ層は、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）からなる半導体層を含むことが好ましい。
このようにすると、上記の特許文献１に記載されているように、ＩｎＡｌＧａＮからなる４元混晶の各組成を適当に調整することにより、ＩｎＡｌＧａＮの格子定数をＧａＮの格子定数と整合させることができる。これと同時に、ＩｎＡｌＧａＮに発生する分極の大きさを、第１の半導体層の表面に発生する分極電荷の大きさと等しいか、それよりも大きくすることができる。その結果、ソース電極から第１の半導体層までの間に電子に対するポテンシャル障壁が発生しないため、ソース抵抗を低減することができる。
本発明の半導体装置において、第１の半導体層は、ＡｌｘＧａ１−ｘＮ層（但し、ｘは０＜ｘ≦１である。）と該ＡｌｘＧａ１−ｘＮ層と接するＧａＮ層とを含むことが好ましい。
このようにすると、ＡｌｘＧａ１−ｘＮ層とＧａＮ層との界面に発生する高濃度の２ＤＥＧをチャネルとして利用できるため、ソース抵抗を低減することができる。
本発明の半導体装置において、絶縁膜は窒化シリコンからなることが好ましい。
このようにすると、２ＤＥＧチャネル内のポテンシャルを変調して電子濃度が向上するため、ソース抵抗を低減することができる。
本発明の半導体装置において、絶縁膜は結晶化した窒化シリコンからなることが好ましい。
このようにすると、絶縁膜として、膜厚が薄くても緻密なゲート絶縁膜を形成できるため、ゲート絶縁性を確保しながら、相互コンダクタンス（ｇｍ）が大きいトランジスタを実現できる。
本発明の半導体装置において、ゲート電極は絶縁膜と接する下部がその上部よりも細く形成されていることが好ましい。
このようにすると、絶縁膜と接する下部の寸法であるゲート長の微細化を図りながら、ゲート断面積を大きくすることができるため、ゲート抵抗の増大を防ぐことができるので高周波特性を改善することができる。
本発明の半導体装置において、絶縁膜は２層以上の積層膜であることが好ましい。
この場合に、積層膜は上層膜の誘電率が下層膜の誘電率よりも小さいことが好ましい。
この場合に、下層膜は窒化シリコン（ＳｉＮ）からなり、前記上層膜は酸化シリコン（ＳｉＯ２）からなることが好ましい。
このようにすると、以下の２つの効果がある。第１に、絶縁膜（ゲート絶縁膜）の絶縁性能が強化される。一般にゲート絶縁膜は数ｎｍ程度と極めて薄いため、絶縁膜にピンホール状の穴が開いてしまうことがある。この絶縁膜の上に形成されるゲート電極の材料にチタン（Ｔｉ）等の、ＧａＮに対してオーミック接触が可能な金属を用いた場合には、この穴を通してリーク電流が流れ、絶縁性能を低下させる原因となる。そこで、１層目の絶縁膜の上に２層目の絶縁膜を形成して絶縁膜全体を補強することにより、絶縁膜における絶縁性能の低下を防ぐことができる。第２に、寄生ゲート容量を低減することが可能となる。窒化シリコンは、第１の半導体層（障壁層）の表面のポテンシャルを変調してチャネルとなる２ＤＥＧの電子濃度を向上させる効果や、電流コラプスの抑制効果を期待できるものの、比誘電率ｋが７から８と比較的に高いことから、ゲート容量が高くなってしまうという問題がある。そこで、窒化シリコンの上層膜として窒化シリコンよりも比誘電率が小さい酸化シリコン（ｋ＝４）を堆積することにより、窒化シリコンを厚膜化して本発明の２層の絶縁膜と同一の膜厚とした場合と比べて、ゲート容量を低減することができる。
また、この場合に、絶縁膜を構成する積層膜は、ゲート電極の下部と接する領域が第１の半導体層を露出しない程度に掘り込まれてなる凹部を有していることが好ましい。
このようにすると、ゲート長がゲート電極自体の寸法ではなく、ゲート電極の下側に掘り込まれてなる凹部の幅寸法で決定されるため、微細化が困難であるゲート電極自体を縮小化することなく、実効ゲート長を微細化することができる。
本発明の半導体装置において、キャップ層における前記開口部に対して外側の領域は、第１の半導体層に達する深さにまで掘り込まれていることが好ましい。
このように、オーミック電極であるソース電極及びドレイン電極を、チャネルとなる第１の半導体層と直接に接触させることによりコンタクト抵抗を低減できるため、ソース抵抗をより一層低減することができる。
本発明の半導体装置において、開口部におけるドレイン電極側の端部からゲート電極までの距離は、開口部におけるソース電極側の端部からゲート電極までの距離よりも大きいことが好ましい。
このようにすると、キャップ層をゲート電極に近づけることによりソース抵抗が低減するという効果に加え、ゲート電極とドレイン電極との間の耐圧を向上できるため、さらなる高出力動作を実現することができる。
本発明の半導体装置において、開口部の壁面からゲート電極の下端部の側面までの距離は、１００ｎｍ以下であることが好ましい。
このようにすると、ゲート電極とオーミック電極との間の寄生抵抗を大幅に低減することができる。
本発明に係る半導体装置の製造方法は、基板上に第１のIII族窒化物半導体からなる第１の半導体層を形成する工程と、第１の半導体層の上に、第２のIII族窒化物半導体からなるキャップ層を形成する工程と、キャップ層の上にエッチングマスク層を形成し、形成したエッチングマスク層にキャップ層を露出する第１の開口部を形成する工程と、第１の開口部を有するエッチングマスク層をマスクとしてキャップ層に対してエッチングを行うことにより、第１の開口部よりも開口幅が大きい第２の開口部を形成すると共に、第１の半導体層を露出する工程と、第１の開口部を通して、少なくとも第１の半導体層における第２の開口部からの露出部分の上に絶縁膜を形成する工程と、第１の開口部を通して、第２の開口部の底面に形成された絶縁膜の上に、ゲート電極を形成する工程とを備え、第２の開口部の壁面からゲート電極の下端部の側面までの距離は１００ｎｍ以下であることを特徴とする。
本発明の半導体装置の製造方法によると、第１の開口部を有するエッチングマスク層をマスクとしてキャップ層に対してエッチングを行うことにより、第１の半導体層を露出すると共に、第１の開口部よりも開口幅が大きい第２の開口部を形成する。その後、第１の開口部を通して第２の開口部の底面に形成された絶縁膜の上にゲート電極を形成する。これにより、ゲートリセスである第２の開口部とゲート電極とを自己整合的に形成することができる。すなわち、ゲート電極とキャップ層とをリソグラフィにおけるマスクの合わせ精度に規制されることなく近づけることができるため、ゲート電極とオーミック電極との間の寄生抵抗を極限にまで低減することができる。
本発明の半導体装置の製造方法において、キャップ層は、第３のIII族窒化物半導体からなる第３の半導体層と、第３のIII族窒化物半導体よりも大きいバンドギャップを持つ第４のIII族窒化物半導体からなる第４の半導体層とを積層してなる積層構造を含むことが好ましい。
本発明に係る半導体装置及びその製造方法によると、III族窒化物半導体からなるトランジスタにおける相互コンダクタンスを向上しながら、ソース抵抗を小さくできるため、より高い高周波帯域でのトランジスタ動作が可能となる。
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
図１は本発明の第１の実施形態に係る半導体装置であって、ＭＩＳ型ＨＦＥＴの断面構成を示している。
図１に示すように、サファイア（単結晶Ａｌ２Ｏ３）からなる基板１０１の主面上には、窒化アルミニウム（ＡｌＮ）又は低温成長した窒化ガリウム（ＧａＮ）からなるバッファ層１０２と、ＧａＮからなる活性層１０３と、窒化アルミニウムガリウム（Ａｌ０．２６Ｇａ０．７４Ｎ）からなる障壁層１０４と、厚さが５．６ｎｍのｎ型のＡｌ０．２６Ｇａ０．７４Ｎ層及び厚さが１．４ｎｍのｎ型ＧａＮ層を７周期分繰り返して積層された超格子層１０５と、厚さが２０ｎｍのｎ型ＧａＮ層１０６とが順次エピタキシャル成長により形成されている。ここで、超格子層１０５とｎ型ＧａＮ層１０６とによりキャップ層１０７が構成される。なお、２ＤＥＧチャネルの電子移動度の向上を図るために、活性層１０３及び障壁層１０４の間に、厚さが１ｎｍ程度のＡｌＮからなるスペーサ層を形成してもよい。
キャップ層１０７には、障壁層１０４を露出するゲート電極形成領域であるゲートリセス１０８が選択的に形成されている。ゲートリセス１０８の底面及び壁面上並びにキャップ層１０７の上面の一部には、厚さが４ｎｍ程度の窒化シリコンからなる絶縁膜１０９が形成されている。ここで、障壁層１０４の上でゲート絶縁膜となる絶縁膜１０９を極めて薄くしているのは、１００ｎｍを超える程に厚すぎると相互コンダクタンス（ｇｍ）が低下したり、トランジスタの閾値電圧が深くなる、すなわち閾値電圧の負の絶対値が大きくなる等の性能の低下が起こるためである。従って、絶縁膜１０９の膜厚は、１ｎｍ以上且つ１００ｎｍ以下が好ましい。１ｎｍ未満では、絶縁膜１０９にピンホール等が生じやすくなる等の膜の均一性に問題が生じるからである。より好ましくは、絶縁膜１０９の膜厚は、１ｎｍ以上且つ１０ｎｍ以下である。また、絶縁膜１０９は、ゲートリセス１０８の壁面上及びキャップ層１０７の上ではパッシベーション膜として機能する。
キャップ層１０７における絶縁膜１０９からの露出部分の上には、ゲートリセス１０８を挟んで対向するように、それぞれチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層膜からなるソース電極１１０及びドレイン電極１１１が形成されている。
絶縁膜１０９におけるゲートリセス１０８の底面上には、チタン（Ｔｉ）とアルミニウム（Ａｌ）からなるゲート電極１１２が形成されている。ゲート電極１１２の断面形状は、ゲートリセス１０８内に収まる下部は、ゲートリセス１０８の両壁面からそれぞれ間隔をおくように細く形成され、ゲートリセス１０８に収まらない上部は、その下部よりも大きい、いわゆるＴ字型ゲートである。このようにすると、ゲート長が短くなることによりゲート容量を低減できると共に、ゲート電極１１２の上部が大きくなることによりゲート直列抵抗を低減できる。その結果、半導体装置における最大発振周波数ｆｍａｘを向上できるので好ましい。
図２に第１の実施形態に係る半導体装置における電流電圧（ＩＶ）特性を示し、図３に第１の実施形態に係る半導体装置における電流利得（the current gain）と最大安定利得（the maximum stable gain）／最大有効利得（the maximum available gain）との周波数依存性を示す。図３において、｜ｈ２１｜２は電流利得を表わし、ＭＳＧは最大安定利得を表わし、ＭＡＧは最大有能利得を表す。
図２からは、本実施形態に係る半導体装置が優れたＩＶ特性を示すことが分かり、図３からは、第１の実施形態に係る半導体装置の最大発振周波数ｆｍａｘが１３０ＧＨｚであり、電流利得遮断周波数ｆＴが１０５ＧＨｚであることが分かる。
以上説明したように、第１の実施形態においては、ｎ型ＧａＮ層１０６及び超格子層１０５からなる低抵抗なキャップ層１０７を、リソグラフィの精度でゲート電極１１２の近傍にまで近づけることができるため、ソース抵抗を低減することができる。
また、本実施形態において、キャップ層１０７として、ｎ型ＧａＮ層１０６及びＡｌＧａＮ／ＧａＮからなる超格子層１０５を用いている。この構成により、以下に示すような低抵抗化の効果を有する。
すなわち、非特許文献２に記載されているように、超格子層１０５を含むキャップ層１０７は、超格子層１０５の内部に発生する多重２次元電子ガスの効果により、基板面に平行な方向の抵抗を下げることができる。これと同時に、障壁層１０４とキャップ層１０７との界面に発生する負の分極電荷に起因するポテンシャル障壁を、超格子層１０５の内部に蓄積された高濃度の電子の効果によって低減することができるため、基板面に垂直な方向の抵抗をも下げることができる。この結果、ソース抵抗を低減することができる。
以下、前記のように構成された半導体装置（ＭＩＳ型ＨＦＥＴ）の製造方法について図面を参照しながら説明する。
図４（ａ）〜図４（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
まず、図４（ａ）に示すように、例えば有機金属化学気相成長（ＭＯＣＶＤ：metal organic chemical vapor deposition）法により、サファイアからなる基板１０１の主面上に、ＡｌＮ又は低温成長したＧａＮからなるバッファ層１０２、ＧａＮからなる活性層１０３、Ａｌ０．２６Ｇａ０．７４Ｎからなる障壁層１０４、ｎ型にドープしたＡｌ０．２６Ｇａ０．７４Ｎ層とｎ型にドープしたＧａＮ層とを７周期分繰り返して積層した超格子層１０５及びｎ型にドープしたｎ型ＧａＮ層１０６を順次エピタキシャル成長して形成する。
次に、図４（ｂ）に示すように、リソグラフィ法、及び塩素（Ｃｌ２）ガスをエッチングガスの主成分とするドライエッチング法により、ｎ型ＧａＮ層１０６、超格子層１０５及び障壁層１０４の一部を選択的に掘り込んでゲートリセス１０８を形成することにより、障壁層１０４におけるゲート電極形成領域を露出する。その後、図示はしていないが、イオン注入法等により、ソース電極及びドレイン電極の各形成領域の外側部分に対して素子間分離を行なう。
次に、図４（ｃ）に示すように、例えばＭＯＣＶＤ法又はプラズマ化学気相成長（ｐ−ＣＶＤ）法により、ゲートリセス１０８の底面及び壁面上を含めｎ型ＧａＮ層１０６上の全面に、例えば膜厚が４ｎｍ程度の窒化シリコンからなる絶縁膜１０９を堆積する。その後、リソグラフィ法及びドライエッチング法により、絶縁膜１０９におけるゲートリセス１０８を挟んで対向する領域であって、ソース電極及びドレイン電極の各オーミック電極形成領域を除去してｎ型ＧａＮ層１０６を選択的に露出する。その後、各オーミック電極形成領域を露出するレジストマスク（図示せず）の上に、真空蒸着法等により、それぞれＴｉとＡｌとを蒸着する。続いて、レジストマスクを除去する、いわゆるリフトオフ法により、ＴｉとＡｌとからなるソース電極１１０及びドレイン電極１１１を形成する。その後、所定の加熱処理により、ソース電極１１０及びドレイン電極１１１とその下側のｎ型ＧａＮ層１０６とをそれぞれ合金化する。
次に、図４（ｄ）に示すように、ゲートリセス１０８内に細い開口部と、その上に続く太い開口部とを有する複数層からなるマスクパターンを形成し、その後、マスクパターンの開口部にＴｉとＡｌとが充填されるように蒸着する。続いてリフトオフ法により、マスクパターンを除去することにより、ＴｉとＡｌとからなり、下部が細く上部が太い断面Ｔ字型状のゲート電極１１２が形成される。
なお、図５に示すように、第１の実施形態の一変形例であって、素子分離領域として、図４（ｂ）に示すゲートリセス１０８を形成する工程において、オーミック電極形成領域の一部をｎ型ＧａＮ層１０６から活性層１０３にまで達するオーミックリセス１１３を形成することが好ましい。
このようにすると、本変形例に係る半導体装置は、ｎ型ＧａＮ層１０６の表面及び側面、超格子層１０５の側面、並びに障壁層１０４と活性層１０３との界面に発生する２ＤＥＧチャネルの側面に、オーミック電極がそれぞれ直接に接するため、コンタクト抵抗をさらに低減することができる。また、ｎ型ＧａＮ層１０６及び超格子層１０５からなる低抵抗のキャップ層１０７と、活性層１０３に形成される２ＤＥＧチャネル層とが、素子分離領域には存在しなくなるため、半導体装置に接続される配線の配線容量を低減することができる。
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
図６は本発明の第２の実施形態に係る半導体装置であって、ＭＩＳ型ＨＦＥＴの断面構成を示している。図６において、図１に示す構成部材と同一の構成部材には同一の符号を付与することにより説明を省略する。
図６に示すように、第２の実施形態に係る半導体装置は、ゲート電極１１２と障壁層１０４との間に形成する絶縁膜１０９が、例えばＭＯＣＶＤ法により形成され、厚さが３ｎｍ程度の窒化シリコン（ＳｉＮ）からなる下部絶縁膜１０９Ａと、例えばｐ−ＣＶＤ法により形成され、厚さが４ｎｍ程度の窒化シリコン（ＳｉＮ）からなる上部絶縁膜１０９Ｂとから構成されていることを特徴とする。
このように、ゲート絶縁膜となる絶縁膜１０９を２重構造とすることにより、以下のような効果を奏する。
まず、絶縁膜１０９の絶縁性能が強化されるという効果がある。一般にゲート絶縁膜は数ｎｍ程度と極めて薄く形成されることから、絶縁膜１０９にピンホール状の穴が生じてしまうことがある。ゲート電極１１２の材料にチタン（Ｔｉ）等の、窒化ガリウム（ＧａＮ）に対してオーミック接触が可能な金属を用いた場合には、この穴を通してリーク電流が流れるため、絶縁性能を低下させる原因となる。そこで、２層目の上部絶縁膜１０９Ｂを形成して、絶縁膜１０９を補強することにより、該絶縁膜１０９の絶縁性能の低下を防ぐことができる。
また、図６に示す上部絶縁膜１０９Ｂには、例えばｐ−ＣＶＤ法により成膜した、厚さが４ｎｍの酸化シリコン（ＳｉＯ２）を用いてもよい。このような構成とすることにより、前述した絶縁膜全体を強化する効果に加えて、以下に示す寄生容量を低減する効果をも期待できる。
窒化シリコンからなる下部絶縁膜１０９Ａは、ＡｌＧａＮからなる障壁層１０４の表面のポテンシャルを変調してチャネルとなる２次元電子ガス（２ＤＥＧ）の濃度を向上させる効果や、電流コラプスの抑制効果を期待できる。しかしながら、窒化シリコンは比誘電率ｋが７から８程度と比較的に高いことから、ゲート容量が高くなってしまうという問題がある。従って、２層目の上部絶縁膜１０９Ｂに比誘電率ｋが４程度の酸化シリコンを用いることにより、ゲート電極１１２と障壁層１０４との寄生ゲート容量を低減することができる。このため、上部絶縁膜１０９Ｂには、下部絶縁膜１０９Ａよりも小さい誘電率を持つ絶縁膜を用いることが望ましい。
また、図７に示すように、第２の実施形態の一変形例であって、素子分離領域として、オーミック電極形成領域の一部をｎ型ＧａＮ層１０６から活性層１０３に達するオーミックリセス１１３を形成することが好ましい。
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
図８は本発明の第３の実施形態に係る半導体装置であって、ＭＩＳ型ＨＦＥＴの断面構成を示している。図８において、図６に示す構成部材と同一の構成部材には同一の符号を付与することにより説明を省略する。
図８に示すように、第３の実施形態に係る半導体装置は、絶縁膜１０９を構成する上部絶縁膜１０９Ｂにおけるゲートリセス１０８の底面上に、下部絶縁膜１０９Ａを露出する凹部１０９ｂが形成されている。この上部絶縁膜１０９Ｂに形成された凹部１０９ｂにゲート電極１１２の下端部１１２ａが嵌め込まれている。ここで、凹部１０９ｂのゲート長方向の開口幅は、ゲート電極１１２における上部絶縁膜１０９Ｂの上側部分の幅よりも小さくなるように形成されている。
このような構成とすることにより、ゲート電極１１２として実効的に機能する凹部１０９ｂ内の下端部１１２ａの下側の絶縁膜１０９が薄くなるため、相互コンダクタンス（ｇｍ）の低下を防ぐことができる。
その上、ゲート電極１１２を、上部絶縁膜１０９Ｂの凹部１０９ｂを埋めるように形成することにより、ゲート電極１１２の上部絶縁膜１０９Ｂに対する接触面積を大きくできるため、ゲート電極１１２の上部絶縁膜１０９Ｂに対する密着性を向上することができる。さらには、凹部１０９ｂに充填されたゲート電極１１２の下端部１１２ａが実効的なゲート電極して機能するため、実効的なゲート長の微細化をも実現することができる。
また、ゲート電極１１２における凹部１０９ｂの外側で且つ上部絶縁膜１０９Ｂの上に被さる部分による寄生ゲート容量は、上部絶縁膜１０９Ｂの誘電率が下部絶縁膜１０９Ａの誘電率に比べて小さい場合、すなわち本実施形態のように、上部絶縁膜１０９Ｂを構成する酸化シリコンの比誘電率が下部絶縁膜１０９Ａを構成する窒化シリコンと比べて小さいことから、低く抑えることができる。
以下、上部絶縁膜１０９Ｂ及びその凹部１０９ｂの形成方法を図面を参照しながら説明する。ここでは、第２の実施形態との相違点のみを説明する。
図９に示すように、キャップ層１０７に障壁層１０４を露出するゲートリセス１０８を形成した後、ＭＯＣＶＤ法により、ゲートリセス１０８の底面及び壁面上並びにキャップ層１０７の上に、窒化シリコンからなる下部絶縁膜１０９Ａを堆積する。続いて、ｐ−ＣＶＤ法により、下部絶縁膜１０９Ａの上に酸化シリコンからなる上部絶縁膜１０９Ｂを堆積する。その後、フルオロカーボンを主成分とするドライエッチングにより、上部絶縁膜１０９Ｂにゲート電極１１２の下端部を嵌め込む凹部１０９ｂを形成する。ここで、凹部１０９ｂの底面は必ずしも下部絶縁膜１０９Ａの表面で止まる必要はなく、障壁層１０４が露出しない限り下部絶縁膜１０９Ａの内部にまで達してもよい。また、下部絶縁膜１０９Ａの表面に達することなく、上部絶縁膜１０９Ｂの内部で止まってもよい。なお、凹部１０９ｂの形成には、ドライエッチングに限られず、フッ酸（ＨＦ）又はその混合液を用いたウェットエッチングにより行なうことも可能である。この場合、ＭＯＣＶＤ法により形成した窒化シリコンからなる下部絶縁膜１０９Ｂは、ウェットエッチングで侵されにくい性質を有しているため、上部絶縁膜１０９Ｂのみを選択的に開口することができる。その後は、ゲートリセス１０８内の凹部１０９ｂにゲート電極１１２の下端部１１２ａが埋め込まれるように、下部が細く上部が太い断面Ｔ字型状のゲート電極を形成して、図８に示す半導体装置を得る。
なお、下部絶縁膜１０９Ａは、ＭＯＣＶＤ法により成膜したＳｉＮ膜に限られず、ｐ−ＣＶＤ法により成膜したＳｉＮ膜でもよい。
また、上部絶縁膜１０９Ｂは、ＳｉＯ２膜に限られずＳｉＮ膜でもよい。
また、図１０に示すように、第３の実施形態の一変形例であって、素子分離領域として、オーミック電極形成領域の一部をｎ型ＧａＮ層１０６から活性層１０３に達するオーミックリセス１１３を形成することが好ましい。
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
図１１は本発明の第４の実施形態に係る半導体装置であって、ＭＩＳ型ＨＦＥＴの断面構成を示している。図１１において、図１に示す構成部材と同一の構成部材には同一の符号を付与することにより説明を省略する。
図１１に示すように、第４の実施形態に係る半導体装置は、ゲートリセス１０８におけるドレイン電極１１１側の端部からゲート電極１１２の側面までの距離ｄ１が、ゲートリセス１０８におけるソース電極１１０側の端部からゲート電極の側面までの距離ｄ２よりも大きいことを特徴とする
このような構成とすることにより、第４の実施形態に係る半導体装置は、キャップ層１０７がゲート電極１１２に近づくことによりソース抵抗が低減される上に、ゲート電極１１２とドレイン電極１１１との間の耐圧を向上できるため、さらなる高出力動作を実現することができる。
なお、図１２に示すように、第４の実施形態の一変形例であって、素子分離領域として、オーミック電極形成領域の一部をｎ型ＧａＮ層１０６から活性層１０３に達するオーミックリセス１１３を形成することが好ましい。
なお、第１〜第４の各実施形態及びその変形例において、キャップ層１０７として、特許文献１に記載されているような、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）からなる４元混晶を用いてもよい。ここでは、ＩｎＡｌＧａＮからなる４元混晶からなるキャップ層１０７を４元キャップ層と呼ぶ。４元キャップ層は４元の各組成を適当に制御して該キャップ層１０７の分極電荷量を調節することにより、ＡｌＧａＮからなる障壁層１０４とキャップ層１０７との界面に発生する負の固定電荷を抑止することができる。その結果、半導体装置（ＭＩＳ型ＨＦＥＴ）のソース抵抗を低減することができる。
また、各実施形態及びその変形例におけるキャップ層１０７として、超格子層１０５と４元キャップ層とを組み合わせてもよい。
また、各実施形態及びその変形例において、窒化シリコンからなる絶縁膜１０９又は下部絶縁膜１０９Ａは結晶化していてもよい。結晶化された窒化シリコンは、例えばＭＯＣＶＤ法により、温度が９００℃で且つ圧力が約１．３３×１０４Ｐａ（＝１００Ｔｏｒｒ）のシラン（ＳｉＨ４）及びアンモニア（ＮＨ３）の雰囲気下で成膜することができる。
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
図１３は本発明の第５の実施形態に係る半導体装置であって、ＭＩＳ型ＨＦＥＴの断面構成を示している。図１３において、図１に示す構成部材と同一の構成部材には同一の符号を付与することにより説明を省略する。
図１３に示すように、第５の実施形態に係る半導体装置には、ｎ型ＧａＮ層１０６の上に例えば酸化シリコン（ＳｉＯ２）からなるエッチングマスク層１１４が形成されており、ゲート電極１１２は、エッチングマスク層１１４におけるゲートリセス（第２の開口部）１０８の上側部分に設けられたスリット（第１の開口部）１１４ａを通して自己整合的に形成されている。
このように、第５の実施形態においては、ゲート電極１１２とゲートリセス１０８とを自己整合的に形成することにより、ゲート電極１１２とキャップ層１０７とを、リソグラフィにおけるマスクの合わせ精度に制限されることなく近づけることができる。これにより、ゲート電極１１２とオーミック電極であるソース電極１１０及びドレイン電極１１１との間の寄生抵抗を極限にまで低減することができる。
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
図１４（ａ）〜図１４（ｄ）、図１５（ａ）及び図１５（ｂ）は本発明の第５の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
まず、図１４（ａ）に示すように、第１の実施形態と同様に、例えばＭＯＣＶＤ法により、サファイアからなる基板１０１の主面上に、バッファ層１０２、活性層１０３、障壁層１０４、ｎ型ＡｌＧａＮ層とｎ型ＧａＮ層とを７周期分繰り返して積層した超格子層１０５、及びｎ型ＧａＮ層１０６を順次エピタキシャル成長して形成する。
次に、図１４（ｂ）に示すように、リソグラフィ法及び塩素（Ｃｌ２）ガスをエッチングガスの主成分とするドライエッチング法により、ｎ型ＧａＮ層１０６、超格子層１０５、障壁層１０４及び活性層１０３におけるオーミック電極形成領域を選択的に掘り込んでオーミックリセス１１３を形成する。その後、例えばｐ−ＣＶＤ法により、オーミックリセス１１３が形成されたエピタキシャル半導体層の上に、例えば厚さが１００ｎｍの酸化シリコンからなるエッチングマスク層１１４を形成する。なお、オーミックリセス１１３は必ずしも設ける必要はない。
次に、図１４（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、エッチングマスク層１１４におけるゲートリセス形成領域に含まれる部分にスリット１１４ａを選択的に形成する。続いて、スリット１１４ａが形成されたエッチングマスク層１１４をマスクとして、例えば塩素（Ｃｌ２）ガスをエッチングガスの主成分とするドライエッチング法と、続いて、例えば水酸化カリウム（ＫＯＨ）をエッチャントとするウェットエッチング法により、ｎ型ＧａＮ層１０６、超格子層１０５及び障壁層１０４の一部を選択的に掘り込んで、障壁層１０４を露出するゲートリセス１０８を形成する。
次に、図１４（ｄ）に示すように、エッチングマスク層１１４における各オーミック電極形成領域の上側部分を選択的に除去する。その後、各オーミック電極形成領域を露出するレジストマスク（図示せず）の上に、真空蒸着法等により、それぞれＴｉとＡｌとを蒸着する。続いて、リフトオフ及び所定の合金化処理を行うことにより、Ｔｉ／Ａｌからなるオーミック電極であるソース電極１１０及びドレイン電極１１１を形成する。
次に、図１５（ａ）に示すように、ｐ−ＣＶＤ法等により、例えば膜厚が４ｎｍ程度の窒化シリコン（ＳｉＮ）からなる絶縁膜（ゲート絶縁膜）１０９を、エッチングマスク層１１４のスリット１１４ａを通して、ゲートリセス１０８の底面及び壁面上に形成する。
次に、図１５（ｂ）に示すように、リソグラフィ法、真空蒸着法及びリフトオフ法により、エッチングマスク層１１４のスリット１１４ａを通して、Ｔｉ／Ａｌ／Ｔｉからなるゲート電極１１２を形成する。これにより、下部が細く上部が太い断面Ｔ字型状のゲート電極１１２が自己整合的に形成される。
なお、図１５（ｂ）に示す工程よりも後に、エッチングマスク層１１４及び絶縁膜１０９におけるゲート電極１１２の外側部分、より好ましくは、エッチングマスク層１１４及び絶縁膜１０９におけるゲートリセス１０８の上側部分は、寄生容量を低減する上で除去することが好ましい。この場合のエッチングは、ドライエッチングでもウェットエッチングでも構わない。但し、ドライエッチングの場合は、例えば絶縁膜１０９のエッチングマスク層１１４に対するエッチレートを小さくする等のエッチング条件の設定が必要となり、また、ウェットエッチングの場合は、ゲート電極１１２がエッチングされないように、例えば金（Ａｕ）による被膜処理等が必要となる。
図６に第５の実施形態に係る製造方法により作製した半導体装置におけるゲート電極１１２の断面ＳＥＭ（走査型電子顕微鏡）写真を示す。図６に示すように、ゲートリセス内において、ゲート電極１１２とキャップ層１０７との間隔が３０ｎｍまで近づけることができている。なお、絶縁膜１０９は膜厚が薄いため写っていない。
なお、絶縁膜１０９は、ｐ−ＣＶＤ法に代えてＭＯＣＶＤ法により形成してもよい。但し、この場合の絶縁膜１０９の形成は、図１４（ｄ）の工程の前、すなわちオーミック電極を形成するより前に行うことが望ましい。
以上説明したように、第５の実施形態によると、キャップ層１０７の上にスリット１１４ａを設けたエッチングマスク層１１４を形成し、形成したエッチングマスク層１１４を用いてキャップ層１０７にゲートリセス１０８を形成することにより、ゲートリセス１０８とゲート電極１１２とを自己整合的に形成することができる。これにより、ゲート電極１１２とキャップ層１０７とをリソグラフィにおけるマスクの合わせ精度に制限されることなく近づけることができるため、ゲート電極１１２とソース電極１１０及びドレイン電極１１１との間の寄生抵抗を極限にまで低減することができる。
図１７に第５の実施形態に係る半導体装置のドレイン電流とドレイン電圧との関係を示す。ここでは、ゲート長Ｌｇを０．１２μｍとしている。図１７から分かるように、トランジスタ動作及びピンチオフ特性は良好であり、最大ドレイン電流は１．７５Ａ／ｍｍが得られており、従って、最大相互コンダクタンスは４４０ｍＳ／ｍｍが得られている。
なお、エッチングマスク層１１４は、酸化シリコンに限られず、ドライエッチング耐性及びウェットエッチング耐性がある材料であればよい。
本発明に係る半導体装置及びその製造方法は、トランジスタにおける相互コンダクタンスを向上しながらソース抵抗を小さくでき、特に、ＭＩＳ型ゲート電極を有する高周波用の窒化ガリウム系半導体装置及びその製造方法等に有用である。
本発明の第１の実施形態に係る半導体装置を示す断面図である。 本発明の第１の実施形態に係る半導体装置における電流電圧（ＩＶ）特性を示すグラフである。 本発明の第１の実施形態に係る半導体装置における高周波（ＲＦ）特性を示すグラフである。 （ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 本発明の第１の実施形態の一変形例に係る半導体装置を示す断面図である。 本発明の第２の実施形態に係る半導体装置を示す断面図である。 本発明の第２の実施形態の一変形例に係る半導体装置を示す断面図である。 本発明の第３の実施形態に係る半導体装置を示す断面図である。 本発明の第３の実施形態に係る半導体装置の製造方法を示す一工程の断面図である。 本発明の第３の実施形態の一変形例に係る半導体装置を示す断面図である。 本発明の第４の実施形態に係る半導体装置を示す断面図である。 本発明の第４の実施形態の一変形例に係る半導体装置を示す断面図である。 本発明の第５の実施形態に係る半導体装置を示す断面図である。 （ａ）〜（ｄ）は本発明の第５の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第５の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 本発明の第５の実施形態に係る半導体装置におけるゲート電極及びその近傍の断面ＳＥＭ（走査型電子顕微鏡）写真である。 本発明の第５の実施形態に係る半導体装置における電流電圧（ＩＶ）特性を示すグラフである。 従来のＭＩＳ型ＨＦＥＴを示す断面図である。
符号の説明
１０１ 基板
１０２ バッファ層
１０３ 活性層
１０４ 障壁層
１０５ 超格子層
１０６ ｎ型ＧａＮ層
１０７ キャップ層
１０８ ゲートリセス（開口部／第２の開口部）
１０９ 絶縁膜
１０９Ａ 下部絶縁膜
１０９Ｂ 上部絶縁膜
１０９ｂ 凹部
１１０ ソース電極
１１１ ドレイン電極
１１２ ゲート電極
１１２ａ 下端部
１１３ オーミックリセス
１１４ エッチングマスク層
１１４ａ スリット（第１の開口部）

Claims (18)

  1. 第１のIII族窒化物半導体からなる第１の半導体層と、
    前記第１の半導体層の上に形成され、第２のIII族窒化物半導体からなり且つ前記第１の半導体層を露出する開口部を有するキャップ層と、
    前記キャップ層の上に前記開口部を挟んで対向するように形成されたソース電極及びドレイン電極と、
    少なくとも前記第１の半導体層における前記開口部からの露出部分の上に形成された絶縁膜と、
    前記開口部の底面上に前記絶縁膜を介在させて形成されたゲート電極とを備えていることを特徴とする半導体装置。
  2. 前記絶縁膜は、前記キャップ層における前記開口部から露出する壁面上にも形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記キャップ層は、第３のIII族窒化物半導体からなる第３の半導体層と、前記第３のIII族窒化物半導体よりも大きいバンドギャップを持つ第４のIII族窒化物半導体からなる第４の半導体層とを積層してなる積層構造を含むことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第３の半導体層は窒化ガリウムであり、前記第４の半導体層は窒化アルミニウムガリウムであることを特徴とする請求項３に記載の半導体装置。
  5. 前記キャップ層は、窒化インジウムアルミニウムガリウムからなる半導体層を含むことを特徴とする請求項１又は２に記載の半導体装置。
  6. 前記第１の半導体層は、ＡｌｘＧａ１−ｘＮ層（但し、ｘは０＜ｘ≦１である。）と該ＡｌｘＧａ１−ｘＮ層と接するＧａＮ層とを含むことを特徴とする請求項１に記載の半導体装置。
  7. 前記絶縁膜は、窒化シリコンからなることを特徴とする請求項１又は２に記載の半導体装置。
  8. 前記絶縁膜は、結晶化した窒化シリコンからなることを特徴とする請求項１、２及び７のいずれか１項に記載の半導体装置。
  9. 前記ゲート電極は、前記絶縁膜と接する下部がその上部よりも細く形成されていることを特徴とする請求項１に記載の半導体装置。
  10. 前記絶縁膜は、２層以上の積層膜であることを特徴とする請求項１に記載の半導体装置。
  11. 前記積層膜は、上層膜の誘電率が下層膜の誘電率よりも小さいことを特徴とする請求項１０に記載の半導体装置。
  12. 前記積層膜は、前記ゲート電極の下部と接する領域が前記第１の半導体層を露出しない程度に掘り込まれていることを特徴とする請求項１０又は１１に記載の半導体装置。
  13. 前記下層膜は窒化シリコンからなり、前記上層膜は酸化シリコンからなることを特徴とする請求項１１又は１２に記載の半導体装置。
  14. 前記キャップ層における前記開口部に対して外側の領域は、前記第１の半導体層に達する深さにまで掘り込まれてなる凹部を有していることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
  15. 前記開口部における前記ドレイン電極側の端部から前記ゲート電極までの距離は、前記開口部における前記ソース電極側の端部から前記ゲート電極までの距離よりも大きいことを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
  16. 前記開口部の壁面から前記ゲート電極の下端部の側面までの距離は、１００ｎｍ以下であることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
  17. 基板上に第１のIII族窒化物半導体からなる第１の半導体層を形成する工程と、
    前記第１の半導体層の上に、第２のIII族窒化物半導体からなるキャップ層を形成する工程と、
    前記キャップ層の上にエッチングマスク層を形成し、形成した前記エッチングマスク層に前記キャップ層を露出する第１の開口部を形成する工程と、
    前記第１の開口部を有する前記エッチングマスク層をマスクとして前記キャップ層に対してエッチングを行うことにより、前記第１の開口部よりも開口幅が大きい第２の開口部を形成すると共に、前記第１の半導体層を露出する工程と、
    前記第１の開口部を通して、少なくとも前記第１の半導体層における前記第２の開口部からの露出部分の上に絶縁膜を形成する工程と、
    前記第１の開口部を通して、前記第２の開口部の底面に形成された前記絶縁膜の上に、ゲート電極を形成する工程とを備え、
    前記第２の開口部の壁面から前記ゲート電極の下端部の側面までの距離は、１００ｎｍ以下であることを特徴とする半導体装置の製造方法。
  18. 前記キャップ層は、第３のIII族窒化物半導体からなる第３の半導体層と、前記第３のIII族窒化物半導体よりも大きいバンドギャップを持つ第４のIII族窒化物半導体からなる第４の半導体層とを積層してなる積層構造を含むことを特徴とする請求項１７に記載の半導体装置の製造方法。
JP2008085705A 2007-03-29 2008-03-28 半導体装置及びその製造方法 Pending JP2008270794A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008085705A JP2008270794A (ja) 2007-03-29 2008-03-28 半導体装置及びその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007087370 2007-03-29
JP2008085705A JP2008270794A (ja) 2007-03-29 2008-03-28 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2008270794A true JP2008270794A (ja) 2008-11-06

Family

ID=39792662

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008085705A Pending JP2008270794A (ja) 2007-03-29 2008-03-28 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US7800116B2 (ja)
JP (1) JP2008270794A (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192633A (ja) * 2009-02-18 2010-09-02 Furukawa Electric Co Ltd:The ＧａＮ系電界効果トランジスタの製造方法
EP2306500A2 (en) 2009-10-02 2011-04-06 Fujitsu Limited Compound semiconductor device and method of manufacturing the same
WO2011039800A1 (ja) * 2009-09-29 2011-04-07 株式会社 東芝 半導体装置
KR101124017B1 (ko) * 2010-03-26 2012-03-23 삼성전기주식회사 반도체 소자 및 그 제조 방법
JP2012114320A (ja) * 2010-11-26 2012-06-14 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体電界効果トランジスタ
JP2013120871A (ja) * 2011-12-08 2013-06-17 Mitsubishi Electric Corp ヘテロ接合電界効果型トランジスタおよびその製造方法
JP5223040B1 (ja) * 2012-01-31 2013-06-26 パナソニック株式会社 半導体装置及びその製造方法
WO2013114477A1 (ja) * 2012-01-31 2013-08-08 パナソニック株式会社 半導体装置及びその製造方法
JP2013247363A (ja) * 2012-05-25 2013-12-09 Triquint Semiconductor Inc 電荷誘導層を有するｉｉｉ族窒化物トランジスタ
JP2017073525A (ja) * 2015-10-09 2017-04-13 株式会社デンソー 窒化物半導体装置
JP2018032765A (ja) * 2016-08-25 2018-03-01 富士通株式会社 化合物半導体装置、及び化合物半導体装置の製造方法
US10910490B2 (en) 2019-01-08 2021-02-02 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5186661B2 (ja) * 2007-09-28 2013-04-17 富士通株式会社 化合物半導体装置
JP2010135640A (ja) * 2008-12-05 2010-06-17 Panasonic Corp 電界効果トランジスタ
JP5535475B2 (ja) * 2008-12-26 2014-07-02 住友電工デバイス・イノベーション株式会社 半導体装置
TWI420578B (zh) * 2010-01-14 2013-12-21 Great Power Semiconductor Corp 低閘極阻抗之溝槽式功率半導體結構及其製造方法
WO2011114535A1 (ja) * 2010-03-19 2011-09-22 富士通株式会社 化合物半導体装置及びその製造方法
KR101054984B1 (ko) * 2010-03-26 2011-08-05 엘지이노텍 주식회사 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
CN103003929B (zh) 2010-07-14 2015-12-09 富士通株式会社 化合物半导体装置及其制造方法
CN101924129B (zh) * 2010-07-20 2013-01-30 西安能讯微电子有限公司 一种场效应晶体管
US8853709B2 (en) 2011-07-29 2014-10-07 Hrl Laboratories, Llc III-nitride metal insulator semiconductor field effect transistor
KR102065115B1 (ko) * 2010-11-05 2020-01-13 삼성전자주식회사 Ｅ-모드를 갖는 고 전자 이동도 트랜지스터 및 그 제조방법
JP5685917B2 (ja) * 2010-12-10 2015-03-18 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2012231000A (ja) * 2011-04-26 2012-11-22 Toshiba Corp 半導体発光装置
WO2015047421A1 (en) 2013-09-30 2015-04-02 Hrl Laboratories, Llc Normally-off iii-nitride transistors with high threshold-voltage and low on-resistance
TWI508281B (zh) * 2011-08-01 2015-11-11 Murata Manufacturing Co Field effect transistor
US9337332B2 (en) 2012-04-25 2016-05-10 Hrl Laboratories, Llc III-Nitride insulating-gate transistors with passivation
US8901606B2 (en) 2012-04-30 2014-12-02 Avago Technologies General Ip (Singapore) Pte. Ltd. Pseudomorphic high electron mobility transistor (pHEMT) comprising low temperature buffer layer
US9379195B2 (en) * 2012-05-23 2016-06-28 Hrl Laboratories, Llc HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same
US10700201B2 (en) 2012-05-23 2020-06-30 Hrl Laboratories, Llc HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same
US8975664B2 (en) 2012-06-27 2015-03-10 Triquint Semiconductor, Inc. Group III-nitride transistor using a regrown structure
JP5777586B2 (ja) * 2012-09-20 2015-09-09 株式会社東芝 半導体装置及びその製造方法
US8853743B2 (en) * 2012-11-16 2014-10-07 Avago Technologies General Ip (Singapore) Pte. Ltd. Pseudomorphic high electron mobility transistor comprising doped low temperature buffer layer
US9768271B2 (en) 2013-02-22 2017-09-19 Micron Technology, Inc. Methods, devices, and systems related to forming semiconductor power devices with a handle substrate
JP2014192493A (ja) * 2013-03-28 2014-10-06 Toyoda Gosei Co Ltd 半導体装置
JP6301640B2 (ja) * 2013-11-28 2018-03-28 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US10276712B2 (en) 2014-05-29 2019-04-30 Hrl Laboratories, Llc III-nitride field-effect transistor with dual gates
JP2016164906A (ja) * 2015-03-06 2016-09-08 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
US9502535B2 (en) * 2015-04-10 2016-11-22 Cambridge Electronics, Inc. Semiconductor structure and etch technique for monolithic integration of III-N transistors
EP3335242A4 (en) * 2015-08-11 2019-04-10 Cambridge Electronics, Inc. SEMICONDUCTOR STRUCTURE WITH A DISTANCE LAYER
US9812532B1 (en) 2015-08-28 2017-11-07 Hrl Laboratories, Llc III-nitride P-channel transistor
CN105390541A (zh) * 2015-10-30 2016-03-09 江苏能华微电子科技发展有限公司 Hemt外延结构及其制备方法
ITUB20155536A1 (it) * 2015-11-12 2017-05-12 St Microelectronics Srl Transistore hemt di tipo normalmente spento includente una trincea contenente una regione di gate e formante almeno un gradino, e relativo procedimento di fabbricazione
EP3378097A4 (en) 2015-11-19 2019-09-11 HRL Laboratories, LLC NITRIDE-III FIELD EFFECT TRANSISTOR WITH DOUBLE TRIGGER
ITUB20155862A1 (it) * 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
CN105895687B (zh) * 2016-04-18 2019-03-05 中国电子科技集团公司第五十五研究所 一种基于再生长技术降低GaN HEMT器件欧姆接触电阻的方法及GaN HEMT器件
TWI608608B (zh) * 2017-02-20 2017-12-11 新唐科技股份有限公司 電晶體
CN113169049B (zh) * 2018-12-10 2022-07-05 株式会社菲尔尼克斯 半导体基板及其制造方法以及半导体元件的制造方法
CN112216742B (zh) * 2020-08-28 2023-03-14 华灿光电（浙江）有限公司 氮化镓基高电子迁移率晶体管外延片及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004087641A (ja) * 2002-08-26 2004-03-18 Toshiba Corp 半導体装置及びその製造方法
JP2004200248A (ja) * 2002-12-16 2004-07-15 Nec Corp 電界効果トランジスタ
JP2004214471A (ja) * 2003-01-07 2004-07-29 Nec Corp 電界効果トランジスタ
JP2004363346A (ja) * 2003-06-05 2004-12-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006190991A (ja) * 2004-12-09 2006-07-20 Matsushita Electric Ind Co Ltd 電界効果トランジスタ及びその製造方法
JP2007035905A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 窒化物半導体素子

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223901A (ja) 1996-12-04 1998-08-21 Sony Corp 電界効果型トランジスタおよびその製造方法
JPH10223907A (ja) 1997-02-07 1998-08-21 Toshiba Corp 薄膜トランジスタ、液晶表示装置およびそれらの製造方法
JP4220683B2 (ja) 2001-03-27 2009-02-04 パナソニック株式会社 半導体装置
JP2005243802A (ja) 2004-02-25 2005-09-08 Watanabe Shoko:Kk 半導体装置およびその半導体装置応用システム
EP1801865A4 (en) * 2004-08-27 2009-11-04 Nat Inst Inf & Comm Tech GALLIUM-NITRIDE FIELD EFFECT TRANSISTOR AND METHOD FOR PRODUCING THE SAME
JP2006210472A (ja) 2005-01-26 2006-08-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008270521A (ja) * 2007-04-20 2008-11-06 Matsushita Electric Ind Co Ltd 電界効果トランジスタ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004087641A (ja) * 2002-08-26 2004-03-18 Toshiba Corp 半導体装置及びその製造方法
JP2004200248A (ja) * 2002-12-16 2004-07-15 Nec Corp 電界効果トランジスタ
JP2004214471A (ja) * 2003-01-07 2004-07-29 Nec Corp 電界効果トランジスタ
JP2004363346A (ja) * 2003-06-05 2004-12-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006190991A (ja) * 2004-12-09 2006-07-20 Matsushita Electric Ind Co Ltd 電界効果トランジスタ及びその製造方法
JP2007035905A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 窒化物半導体素子

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192633A (ja) * 2009-02-18 2010-09-02 Furukawa Electric Co Ltd:The ＧａＮ系電界効果トランジスタの製造方法
JP5537555B2 (ja) * 2009-09-29 2014-07-02 株式会社東芝 半導体装置
WO2011039800A1 (ja) * 2009-09-29 2011-04-07 株式会社 東芝 半導体装置
US9276099B2 (en) 2009-09-29 2016-03-01 Kabushiki Kaisha Toshiba Semiconductor device
EP2306500A2 (en) 2009-10-02 2011-04-06 Fujitsu Limited Compound semiconductor device and method of manufacturing the same
JP2011082216A (ja) * 2009-10-02 2011-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
US8357602B2 (en) 2009-10-02 2013-01-22 Fujitsu Limited Compound semiconductor device and method of manufacturing the same
US9331190B2 (en) 2009-10-02 2016-05-03 Fujitsu Limited Compound semiconductor device and method of manufacturing the same
KR101124017B1 (ko) * 2010-03-26 2012-03-23 삼성전기주식회사 반도체 소자 및 그 제조 방법
US8525227B2 (en) 2010-03-26 2013-09-03 Samsung Electro-Mechanics Co., Ltd. Semiconductor device and method of manufacturing the same
JP2012114320A (ja) * 2010-11-26 2012-06-14 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体電界効果トランジスタ
JP2013120871A (ja) * 2011-12-08 2013-06-17 Mitsubishi Electric Corp ヘテロ接合電界効果型トランジスタおよびその製造方法
JP5223040B1 (ja) * 2012-01-31 2013-06-26 パナソニック株式会社 半導体装置及びその製造方法
US8729608B2 (en) 2012-01-31 2014-05-20 Panasonic Corporation Semiconductor device and method of manufacturing the device
WO2013114477A1 (ja) * 2012-01-31 2013-08-08 パナソニック株式会社 半導体装置及びその製造方法
JP2013247363A (ja) * 2012-05-25 2013-12-09 Triquint Semiconductor Inc 電荷誘導層を有するｉｉｉ族窒化物トランジスタ
JP2017073525A (ja) * 2015-10-09 2017-04-13 株式会社デンソー 窒化物半導体装置
JP2018032765A (ja) * 2016-08-25 2018-03-01 富士通株式会社 化合物半導体装置、及び化合物半導体装置の製造方法
US10910490B2 (en) 2019-01-08 2021-02-02 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
US20080237605A1 (en) 2008-10-02
US7800116B2 (en) 2010-09-21

Similar Documents

Publication Publication Date Title
JP2008270794A (ja) 半導体装置及びその製造方法
JP5487550B2 (ja) 電界効果半導体装置及びその製造方法
JP5724339B2 (ja) 化合物半導体装置及びその製造方法
JP5348364B2 (ja) ヘテロ接合型電界効果半導体装置
JP5487615B2 (ja) 電界効果半導体装置及びその製造方法
JP4077731B2 (ja) 化合物半導体装置およびその製造方法
TWI487102B (zh) 化合物半導體裝置
US8330167B2 (en) GaN-based field effect transistor and method of manufacturing the same
JP5724347B2 (ja) 化合物半導体装置及びその製造方法
JP5765171B2 (ja) 化合物半導体装置の製造方法
US8405125B2 (en) Semiconductor device and method for producing the same
JP2004221325A (ja) 化合物半導体装置及びその製造方法
JP2008270521A (ja) 電界効果トランジスタ
JP2008103617A (ja) 窒化物系半導体装置
JP5367429B2 (ja) ＧａＮ系電界効果トランジスタ
JP6739918B2 (ja) 窒化物半導体装置およびその製造方法
JP2017073499A (ja) 窒化物半導体装置およびその製造方法
JP2009032796A (ja) 窒化物半導体素子および窒化物半導体素子の製造方法
JP2014072377A (ja) 化合物半導体装置及びその製造方法
JP2009152462A (ja) 窒化物半導体素子および窒化物半導体素子の製造方法
JPWO2010016213A1 (ja) 電界効果トランジスタ
JP2013229458A (ja) ヘテロ接合電界効果型トランジスタおよびその製造方法
JP2010153748A (ja) 電界効果半導体装置の製造方法
JP2010287594A (ja) 電界効果トランジスタ
JP5666992B2 (ja) 電界効果型トランジスタおよびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100730

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120131

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130122

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130325

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130820

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131015

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140401