JP2004363346A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】窒化ガリウム系電界効果トランジスタでリセス構造を導入する際に発生する加工損傷の導入、およびリセス部分のエッチング深さが面内で安定していないことによる閾値電圧の面内バラツキを防止する。
【解決手段】レーザーアブレーション法により、ゲート電極が形成される領域の表面n−GaN接触層を除去する。このとき、照射するレーザーエネルギーをGaN結晶のバンドギャップより大きく、AlGaN結晶のバンドギャップより小さく設定することで、AlGaN層がストッパ層の役割を果たし、表面のGaN層のみを選択的に除去することができ、低損傷でかつ面内で均一な深さをもつリセス構造が作製できる。
【選択図】 図1
【解決手段】レーザーアブレーション法により、ゲート電極が形成される領域の表面n−GaN接触層を除去する。このとき、照射するレーザーエネルギーをGaN結晶のバンドギャップより大きく、AlGaN結晶のバンドギャップより小さく設定することで、AlGaN層がストッパ層の役割を果たし、表面のGaN層のみを選択的に除去することができ、低損傷でかつ面内で均一な深さをもつリセス構造が作製できる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、一般的に(InxAl1−x)yGa1−yN(0≦x≦1、0≦y≦1)で表されるIII族窒化物系化合物半導体よりなる半導体装置の製造方法に関し、III族窒化物系化合物半導体層に対し凹部を形成する技術に関するものである。
【0002】
【従来の技術】
III族窒化物半導体、すなわち窒化ガリウム(GaN)、窒化アルミニウム(AlN)、窒化インジウム(InN)とその混晶物は、その物理的特長である広いバンドギャップと直接遷移型バンド構造を利用した光学素子への応用のみならず、破壊電界と飽和電子速度が大きいという特長を利用した電子デバイスへの応用も検討されている。特に、半絶縁性基板上にエピタキシャル成長したAlxGa1−xN/GaN(0<x≦1)界面に現れる二次元電子ガス(2 Dimentional Electron Gas; 以下2DEGと略す)を利用するヘテロ接合電界効果トランジスタ(Hetero−junction Field Effect Transistor; 以下HFETと略す)は、高出力高周波デバイスとして開発が進められている。AlGaN/GaN 高電子移動度トランジスタ(High Electron Mobility Transistor; 以下HEMTと略称)の高性能化には、寄生抵抗、とりわけパワー、ノイズ特性に大きな影響を及ぼすソース寄生抵抗の低減が必要である。特にGaN系FETにおいては、オーミック電極−GaN結晶間の接触抵抗(Rc)がGaAs系FETに比べ1桁程度も大きく、Rcの低減がソース寄生抵抗の低減に重要である。GaAs系HEMTでは、Rcを低減するために表面接触層(高い不純物濃度をもち、金属−半導体間接触抵抗を低減する役割をもつ層)を導入し、ゲート電極部にはリセス構造を設けたデバイス構造が実用化されている。表面接触層は、オーム性電極に対しては接触抵抗を下げる効果を発揮するが、ゲート・ショットキー電極に対しては、逆バイアス印加時のリーク電流の原因となる。このため、表面接触層をゲート電極となる領域だけエッチングにより除去し、その窪み(リセス)の中にゲート電極を形成する。
【0003】
従来、InGaAs/InAlAs HEMTに関しては、InGaAsとInPでエッチング時の選択比が大きいエッチング液(硫酸または燐酸系エッチング液)を用いることで、一定のリセスエッチ深さを再現良く得ることができることが知られている(特許文献1)。
【0004】
一方、GaN系HFETにドライエッチングにより本リセス構造を適用する試みも報告されている(非特許文献1、2)。本リセス構造を導入した結果、良好な特性が報告されており、最大電流密度1.31A/mm、最大相互コンダクタンス402mS/mmが報告されている。しかしながらGaN系結晶はGaAsに比べ化学的に安定で化学溶液によるエッチング加工が困難である、ドライプロセスによるリセス構造の加工ではゲート下に損傷層が導入される、等の課題があり、これまでGaN HFETにおいてリセス構造が適用された例は数例に留まっているのが実情である。
【0005】
また、従来、レーザアブレーション技術を用いた半導体加工技術として、特許文献2に記載されているレーザーリフトオフ技術(裏面から基板を通してGaN結晶の一部をアブレーションし、基板とエピタキシャル結晶もしくは素子を剥離する)が知られている。
【0006】
【特許文献1】
特開平10−107258号公報
【特許文献2】
特開2003−46201号公報
【非特許文献1】
山田朋幸、見田充郎、海部勝晶、渡辺宣郎、佐野芳明、江川孝志、梅野正義、 ”リセス構造を有するAlGaN/GaN HEMT” FEDジャーナルvol.11、 No.2、 2000年 、pp90−92
【非特許文献2】
I. Adesida, ”High Performance Recessed Gate AlGaN/GaN HEMTs on Sapphire,” Final Program and Abstracts of 5th Topical Workshop on Heterostructure Microelectronics (TWHM2003), pp102−103
【0007】
【発明が解決しようとする課題】
GaN系FETでリセス構造を導入する際に次のような課題があった。
【0008】
(1)GaN結晶が化学的に安定であるため、ウェットエッチングが困難であること。
【0009】
すなわち、従来用いられるドライエッチング法では、ゲート電極が形成される領域の結晶に高エネルギープラズマの衝突による損傷が導入され、FETのゲート特性にリーク電流増大等の悪影響を及ぼしていた。
【0010】
(2)リセス部分のエッチング深さが面内で安定せず、再現性も悪いため、閾値電圧が面内でばらつくとともに再現も悪いこと。
【0011】
すなわち、この閾値電圧(Vth)のバラツキは、集積回路において誤動作の原因となる。Vthの面内分布を抑えるためには、リセス部の深さを面内で一定にする必要があるが、これを実現する方法にGaAs系FETではエッチストッパ層を用いる方法がある。本方法は、エッチング速度の異なる(すなわちエッチング選択比の高い)材料を用いて、リセス形成時のエッチングをエッチ速度の遅い材料で自動的に止めるものである。しかしながら、GaNに対しては、エッチストッパ層となるエッチング選択比が大きい材料がなく、課題となっている。
【0012】
上記課題に鑑み、本発明はGaN系 FETにおいて、レーザアブレーション法により、加工損傷を与えることなく面内均一の深さを有するリセス構造を作製する手段を提供することである。
【0013】
【課題を解決するための手段】
上記課題を解決するために本発明の半導体装置の製造方法は、基板上に複数のIII族窒化物半導体層を形成する工程と、前記III族窒化物半導体層に対し表面側より所定の領域にレーザ照射を行う工程と、最表面側のIII族窒化物半導体層に選択的に凹部を形成するものである。
【0014】
この構成により、III族窒化物半導体層に対し表面側より所定の領域にレーザ照射を行っているので、III族窒化物半導体層に対しリセス部分を容易に設けることができる。
【0015】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を用いてより詳細に述べる。
【0016】
(実施の形態1)
本発明の第1の実施形態をその製造過程とともに模式的に図1に示した。図1において絶縁性または半絶縁性シリコンカーバイト(SiC)、サファイア基板またはシリコン(Si)よりなる基板201上にAlNバッファ層202を堆積し、さらにその上に有機化学気相堆積法(Metal organic chemical vapor deposition:以下MOCVD法と略称)または分子線エピタキシー法(Molecular beam epitaxy法:以下MBE法と略称)でHFET構造(i−GaNチャネル層203、n−AlGaN表面障壁層204)を堆積し、さらにその上にn−GaNもしくはn−InGaN表面接触層205を堆積する。該n−GaNもしくはn−InGaN表面接触層205は、高い導電性を持ち、容易に電極金属とオーム性接触を実現する役割をもつ。さらにその上に分子線エピタキシャル成長(MBE)法、有機金属気相エピタキシャル成長(MOCVD)法または真空蒸着法によりシリコン(Si)膜206を堆積する(図1a)。次に通常のドライエッチング法による素子分離、もしくは該Si膜をマスクとして、熱酸化分離法で素子間分離を行ったのち、ゲート電極が形成される領域に対してレーザ照射(レーザ光207)を行い、レーザアブレーションによって表面のSi層206、およびn−GaNもしくはn−InGaN接触層205を同時に除去し、リセス構造208を形成する(図1b)。このとき、レーザーのエネルギーは少なくともAl組成が0.1以上である表面障壁層AlxGa1−xNのバンドギャップ(Al組成x=0.3で4.0eV)より小さく設定することで、n−GaNもしくはn−InGaN表面接触層205ではレーザーのエネルギー吸収が起こりアブレーションされるが、AlGaN表面障壁層204ではエネルギー吸収が起こりにくくアブレーションされない。表面のSi層206はレーザーの吸収が起き、n−GaN接触層と同時にアブレーションされることでAlGaN/GaNヘテロ接合に入射するレーザー強度を調節し、i−GaNチャネル層203がアブレーションされないようにする働きを担う。この後、通常の真空蒸着、リフトオフ工程、さらに熱処理工程を行い、オーミック電極209、210をn−GaN表面接触層上に形成し、真空蒸着、リフトオフ工程を経てゲート電極211をn−GaNを除去したリセス領域208に形成する(図1c)。
【0017】
上記実施の形態によれば、GaN系 HFETのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【0018】
このとき、照射するレーザ光のエネルギーをGaNもしくはInGaN結晶のバンドギャップより大きく、AlxGa1−xN結晶のバンドギャップ(Al組成x=0.3で4.0eV)より小さく設定することで、バンドギャップの広いAlGaN層では光子の吸収がほとんど起こらないため、表面のGaN層のみを選択的に除去することができる。さらに、アブレーションによる加工は高エネルギー粒子の衝突はないため、低損傷でかつ面内で均一な深さをもつリセス構造が作製できる。
【0019】
なお、ここで表面接触層205の厚さとしては、1nm以上かつ500nm以下であるのが最も好ましく、このようにすればいっそう低損傷でかつ面内で均一な深さをもつリセス構造を作製することができる。
【0020】
また、ここで用いられるSi層の厚さとして、レーザアブレーションに用いられるレーザ光を透過する厚さであればよく、具体的には1nm以上500nm以下であるのが好ましい。
【0021】
(実施の形態2)
本発明の第2の実施形態をその製造過程とともに模式的に図2に示した。図2において絶縁性または半絶縁性SiC、サファイアまたはSiよりなる基板301上にAlNバッファ層302を堆積し、さらにその上にMOCVD法またはMBE法でHFET構造(i−GaNチャネル層303、n−AlGaN表面障壁層(Al組成が0.1以上)304)を堆積し、さらにその上にn−InGaN表面接触層305を堆積する。該n−InGaN表面接触層305は、高い導電性を持ち、容易に電極金属とオーム性接触を実現する役割をもつとともに、バンドギャップがGaNより小さい特徴を有している(図2a)。ドライエッチング法もしくは熱酸化分離法で素子間分離を行ったのち、ゲート電極が形成される領域に対してレーザ照射(レーザ光306)を行い、レーザアブレーションによってn−InGaN接触層305を除去し、リセス領域307を形成する(図2b)。このとき、レーザのエネルギーはInGaN305のバンドギャップより大きく、AlGaN表面障壁層304およびi−GaNチャネル層303のバンドギャップより小さく設定することで、表面のn−InGaN接触層305ではレーザーのエネルギー吸収が起こり、アブレーションされるが、AlGaN表面障壁層304およびi−GaNチャネル層303ではエネルギー吸収が起こらず、アブレーションされない。本実施形態では、第1の実施形態に比べ、表面にSi層等チャネル保護目的のレーザ吸収層を設ける必要がなく、プロセスの工程を削減することができる。この後、通常の真空蒸着、リフトオフ工程、さらに熱処理工程を行い、オーミック電極308、309をn−InGaN表面接触層305上に形成し、真空蒸着、リフトオフ工程を経てゲート電極310をn−InGaNを除去したリセス領域307に形成する(図2c)。
【0022】
上記実施の形態によれば、実施の形態1と同様GaN系HFETのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【0023】
また、ここで、n−InGaN表面接触層305を用いている、すなわち結晶表面側のバンドギャップエネルギーをGaNのバンドギャップ(3.4eV)以下に小さくしているので、表面から該レーザーを照射した場合に、表面GaN層で吸収されなかったレーザ光がさらにAlGaN層を透過してGaNチャネル層に到達して吸収されてアブレーションが起きるというようなことを防止できる。
【0024】
(実施の形態3)
本発明の第3の実施形態をその製造過程とともに模式的に図3に示した。図3において絶縁性または半絶縁性SiC、サファイアまたはSiよりなる基板401上にAlNバッファ層402を堆積し、さらにその上にMOCVD法またはMBE法でHFET構造(i−GaNチャネル層403、n−AlGaN表面障壁層(Al組成が0.1以上)404)を堆積し、さらにその上にn−GaNもしくはn−InGaN表面接触層405を堆積する(図3a)。このとき、n−GaNもしくはn−InGaN表面接触層405は従来のものに比べ厚く堆積している。該n−GaNもしくはn−InGaN表面接触層405は、高い導電性を持ち、容易に電極金属とオーム性接触を実現する役割をもつ。まず、熱酸化分離法で素子間分離を行う。なお、素子間分離は通常用いられるドライエッチング法により行うことも可能である。次に、ゲートが形成される領域にレーザ照射(レーザ光406)を行い、n−GaNもしくはn−InGaN表面接触層405をアブレーションにより除去し、リセス構造407を形成する(図3b)。本レーザアブレーション工程において結晶表面から入射したレーザ光は、n−GaNもしくはn−InGaN表面接触層405を従来のものに比べ厚くしてあることで、該n−GaNもしくはn−InGaN表面接触層405でのみ光子吸収・アブレーションを起こし、i−GaNチャネル層403結晶に影響を及ぼさない。したがって、n−GaNもしくはn−InGaN表面接触層405のみを選択的に除去し、リセス構造407を形成することができる。次にオーミック電極が形成される領域のみをドライエッチングにより表面接触層を良好なオーミック接触が得られる程度までに薄膜化する(図3c)。次に通常の蒸着、リフトオフによりオーミック電極408、409とゲート電極410を形成する(図3d)。
【0025】
上記実施の形態によれば、実施の形態1と同様GaN系HFETのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【0026】
(実施の形態4)
本発明の第4の実施形態をその製造過程とともに模式的に図4に示した。図4において絶縁性または半絶縁性SiC、サファイアまたはSi基板501上にAlNバッファ層502を堆積し、さらにその上にMOCVD法またはMBE法でHFET構造(i−GaNチャネル層503、n−AlGaN表面障壁層(Al組成が0.1以上)504)を堆積し、さらにその上に低温成長法により、高い欠陥密度を有するn+−AlGaN層505を堆積する(図4a)。該n+−AlGaN表面接触層505は、高い導電性を持ち、容易に電極金属とオーム性接触を実現する役割をもつ。ドライエッチング法もしくは熱酸化分離法で素子間分離を行ったのち、ゲート電極が形成される領域にレーザ光506を照射し、レーザアブレーションによりn+−AlGaN表面接触層505を除去してリセス構造507を形成する(図4b)。このとき、表面接触層のn+−AlGaN505は、通常より低い温度で成長しており、高い密度で格子欠陥が存在している。レーザアブレーションに用いるレーザーのエネルギーをAlGaNのバンドギャップより小さく設定すると、表面のn+−AlGaN表面接触層505でのみバンドギャップ中にある、欠陥起因の準位を介して光子吸収が起こるため、n+−AlGaN表面接触層505だけを選択的にアブレーションさせることができる。なお、本実施形態では表面接触層505に高欠陥密度のGaN層もしくは高欠陥密度のInGaN層も用いることができる。次に通常の蒸着、リフトオフによりオーミック電極508、509とゲート電極510を形成する(図4c)。
【0027】
ここで、n+−AlGaN表面接触層505の欠陥密度が107/cm2以上かつ1015/cm2以下であることが好ましく、このようにすればn+−AlGaN表面接触層505に関するアブレーションの選択性を向上させることができる。
【0028】
(実施の形態5)
本発明の第5の実施形態をその製造過程とともに模式的に図5に示した。図5において絶縁性または半絶縁性SiCまたはサファイアよりなる基板601上にAlNバッファ層602を堆積し、さらにその上にMOCVD法またはMBE法でHFET構造(i−GaNチャネル層603、n−AlGaN表面障壁層(Al組成が0.1以上)604)を堆積する。ドライエッチング法もしくは熱酸化分離法で素子間分離を行ったのち、少なくともレーザアブレーションでリセス構造を形成する領域に対して、アンモニアプラズマ605を照射することで、最表面からある一定の深さにダメージ層606が形成される(図5a)。次にゲートとなる領域にAlGaNのバンドギャップより小さいエネルギーをもつレーザ光607を照射すると、欠陥起因の準位を介した光子吸収が起こり、ダメージ層606のみをアブレーションすることができる(図5b、図5c)。本実施形態において、該ダメージ層606は面内で均一な深さに形成されるので、リセス構造608(図5c)を深さの面内均一性は良好であり、またプラズマ処理の条件(出力、時間)を調節することでダメージ層606の深さ(厚さ)を制御できるため、結晶層構造を変えることなくリセス深さを変更することができる。なお、ダメージ層606の形成には、アンモニアプラズマ処理に代えてイオン注入を用いることができる。その後、蒸着、リフトオフによりオーミック電極、ゲート電極を形成する。
【0029】
上記実施の形態によれば、実施の形態1と同様GaN系HFETのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【0030】
なお、本実施形態では表面接触層は無かったが、GaNもしくはInGaN表面接触層を堆積した状態でも、表面接触層の厚さよりも深いダメージ層を形成させることで実施可能である。
【0031】
(実施の形態6)
本発明の第6の実施形態をその製造過程とともに模式的に図6に示した。図6において絶縁性または半絶縁性SiCまたはサファイアよりなる基板701上にAlNバッファ層702を堆積し、さらにその上にMOCVD法またはMBE法でHFET構造(i−GaNチャネル層703、n−AlGaN表面障壁層(Al組成が0.1以上)704)を堆積する。ここで該AlxGa1−xN層のAl組成xを結晶表面側に向かって薄く(xが小さく)なるように連続的に変化させてある(図6a)。ドライエッチング法もしくは熱酸化分離法で素子間分離を行ったのち、レーザ光705を照射し、AlGaN表面障壁層704の一部をアブレーションしリセス構造706を形成する(図6b、図6c)。Al組成xを連続的に変化させることで表面側AlGaNほどバンドギャップエネルギーが小さくなるため、吸収効率の高いバンド端での光子吸収がおおよそ出来なくなる程にバンドギャップが大きくなる深さまでアブレーションが起こり、面内で均一な深さをもつリセス構造706を作製できる(図6c)。すなわち、エッチストッパ層を挿入することなくAlGaN表面障壁層704を面内で均一な深さをもつ溝を作製することができる。また、レーザーの波長を変えることで、同一のエピ試料についてリセスの深さを変えることが可能である。その後、通常の蒸着、リフトオフによりオーミック電極707、708、ゲート電極709形成を行う(図6d)。
【0032】
上記実施の形態によれば、実施の形態1と同様GaN系HFETのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【0033】
なお、本実施形態では表面接触層のない例を示したが、n−GaNまたはn−InGaNの表面接触層をAlGaN表面障壁層上に堆積することも可能である。
【0034】
(実施の形態7)
本発明の第7の実施形態をその製造過程とともに模式的に図7に示した。図7において絶縁性または半絶縁性のSiCまたはサファイアよりなる基板801上にAlNバッファ層802を堆積し、さらにその上にMOCVD法またはMBE法でHFET構造(i−GaNチャネル層803、n−AlGaN表面障壁層(Al組成が0.1以上)804)を堆積し、さらにその上にn−GaN表面接触層805を堆積する。次に真空蒸着法またはスパッタ法により金属薄膜806を形成し、該金属薄膜806の上からゲートが形成される領域にレーザ光807を照射する(図7a)。このとき、レーザアブレーションによりn−GaN表面接触層805が除去される(図7b)が、余剰分の光子は最表面の金属薄膜806で吸収させることで、GaNチャネル層803をアブレーションされるのを防止する。次に、ドライエッチングまたは酸処理により表面の金属薄膜806を除去したのち、通常の蒸着、リフトオフによりオーミック電極809、810およびゲート電極811を形成する(図7c)。
【0035】
上記実施の形態によれば、実施の形態1と同様GaN系HFETのリセス構造808の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【0036】
(実施の形態8)
本発明の第8の実施形態をその製造過程とともに模式的に図8に示した。図8において絶縁性または半絶縁性のSiC、またはサファイアよりなる基板901上にAlNバッファ層902を堆積し、さらにその上にMOCVD法、またはMBE法でHFET構造(i−GaNチャネル層903、n−AlGaN表面障壁層(Al組成が0.1以上)904)を堆積し、さらにその上にn−GaNもしくはn−InGaN表面接触層905を堆積する。ドライエッチング法もしくは熱酸化分離法で素子間分離を行ったのち、真空蒸着法またはスパッタ法によりチタン(Ti)/アルミニウム(Al)金属薄膜906を、デバイスの活性領域となる領域に堆積する。該Ti/Al金属膜は窒化物半導体に対して熱処理を施すことによってオーミック接触を形成できる特徴をもっている。該金属膜906の上からゲートが形成される領域にレーザ光907を照射する(図8a)。このとき、レーザアブレーションによりn−GaNもしくはn−InGaN表面接触層905を除去する(図8b)。続いて、合金処理によりTi/Alオーミック電極909、910を形成する。次にゲート電極911をリセス構造908内に形成する(図8c)。本実施形態では、レーザアブレーション時の表面吸収層とオーミック電極金属層を兼ねるので、金属膜を一度剥がして再度堆積する工程分を削減できる。
【0037】
上記実施の形態によれば、実施の形態1と同様GaN系HFETのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【0038】
なお、ここで金属層の厚さとして、レーザアブレーションに用いられるレーザ光を透過する厚さすなわちリセス部のアブレーションを起こさせるレーザ光強度を残す程度の厚さであればよく、具体的には1nm以上500nm以下であるのが好ましい。
【0039】
【発明の効果】
以上説明したように本発明によれば、GaN HFETにおいて低損傷で面内均一なリセス構造を作製でき、閾値電圧の面内バラツキを抑制できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に関わる半導体装置の製造工程断面図
【図2】本発明の第2の実施形態に関わる半導体装置の製造工程断面図
【図3】本発明の第3の実施形態に関わる半導体装置の製造工程断面図
【図4】本発明の第4の実施形態に関わる半導体装置の製造工程断面図
【図5】本発明の第5の実施形態に関わる半導体装置の製造工程断面図
【図6】本発明の第6の実施形態に関わる半導体装置の製造工程断面図
【図7】本発明の第7の実施形態に関わる半導体装置の製造工程断面図
【図8】本発明の第8の実施形態に関わる半導体装置の製造工程断面図
【符号の説明】
201、301、401、501、601、701、801、901 基板
202、302、402、502、602、702、802、902 AlN バッファ層
203、303、403、503、603、703、803、903 i−GaNチャネル層
204、304、404、504、604、804 n−AlGaN表面障壁層
205、305、405 n−GaNまたはn−InGaN 表面接触層
206 Si薄膜層
207、306、406、506、607、705、807、907 レーザ光
208、307、407、507、608、706、808、908 リセス構造
209、308、408、508、707、809、909 ソース・オーミック電極
210、309、409、509、708、810、910 ドレイン・オーミック電極
211、310、410、510、709、811、911 ゲート電極
505 低温成長n+−AlGaN表面接触層
605 アンモニアプラズマ
606 ダメージ層
704 n−AlxGa1−xN層
805 n−GaN表面接触層
806 金属薄膜
906 Ti/Al金属薄膜
【発明の属する技術分野】
本発明は、一般的に(InxAl1−x)yGa1−yN(0≦x≦1、0≦y≦1)で表されるIII族窒化物系化合物半導体よりなる半導体装置の製造方法に関し、III族窒化物系化合物半導体層に対し凹部を形成する技術に関するものである。
【0002】
【従来の技術】
III族窒化物半導体、すなわち窒化ガリウム(GaN)、窒化アルミニウム(AlN)、窒化インジウム(InN)とその混晶物は、その物理的特長である広いバンドギャップと直接遷移型バンド構造を利用した光学素子への応用のみならず、破壊電界と飽和電子速度が大きいという特長を利用した電子デバイスへの応用も検討されている。特に、半絶縁性基板上にエピタキシャル成長したAlxGa1−xN/GaN(0<x≦1)界面に現れる二次元電子ガス(2 Dimentional Electron Gas; 以下2DEGと略す)を利用するヘテロ接合電界効果トランジスタ(Hetero−junction Field Effect Transistor; 以下HFETと略す)は、高出力高周波デバイスとして開発が進められている。AlGaN/GaN 高電子移動度トランジスタ(High Electron Mobility Transistor; 以下HEMTと略称)の高性能化には、寄生抵抗、とりわけパワー、ノイズ特性に大きな影響を及ぼすソース寄生抵抗の低減が必要である。特にGaN系FETにおいては、オーミック電極−GaN結晶間の接触抵抗(Rc)がGaAs系FETに比べ1桁程度も大きく、Rcの低減がソース寄生抵抗の低減に重要である。GaAs系HEMTでは、Rcを低減するために表面接触層(高い不純物濃度をもち、金属−半導体間接触抵抗を低減する役割をもつ層)を導入し、ゲート電極部にはリセス構造を設けたデバイス構造が実用化されている。表面接触層は、オーム性電極に対しては接触抵抗を下げる効果を発揮するが、ゲート・ショットキー電極に対しては、逆バイアス印加時のリーク電流の原因となる。このため、表面接触層をゲート電極となる領域だけエッチングにより除去し、その窪み(リセス)の中にゲート電極を形成する。
【0003】
従来、InGaAs/InAlAs HEMTに関しては、InGaAsとInPでエッチング時の選択比が大きいエッチング液(硫酸または燐酸系エッチング液)を用いることで、一定のリセスエッチ深さを再現良く得ることができることが知られている(特許文献1)。
【0004】
一方、GaN系HFETにドライエッチングにより本リセス構造を適用する試みも報告されている(非特許文献1、2)。本リセス構造を導入した結果、良好な特性が報告されており、最大電流密度1.31A/mm、最大相互コンダクタンス402mS/mmが報告されている。しかしながらGaN系結晶はGaAsに比べ化学的に安定で化学溶液によるエッチング加工が困難である、ドライプロセスによるリセス構造の加工ではゲート下に損傷層が導入される、等の課題があり、これまでGaN HFETにおいてリセス構造が適用された例は数例に留まっているのが実情である。
【0005】
また、従来、レーザアブレーション技術を用いた半導体加工技術として、特許文献2に記載されているレーザーリフトオフ技術(裏面から基板を通してGaN結晶の一部をアブレーションし、基板とエピタキシャル結晶もしくは素子を剥離する)が知られている。
【0006】
【特許文献1】
特開平10−107258号公報
【特許文献2】
特開2003−46201号公報
【非特許文献1】
山田朋幸、見田充郎、海部勝晶、渡辺宣郎、佐野芳明、江川孝志、梅野正義、 ”リセス構造を有するAlGaN/GaN HEMT” FEDジャーナルvol.11、 No.2、 2000年 、pp90−92
【非特許文献2】
I. Adesida, ”High Performance Recessed Gate AlGaN/GaN HEMTs on Sapphire,” Final Program and Abstracts of 5th Topical Workshop on Heterostructure Microelectronics (TWHM2003), pp102−103
【0007】
【発明が解決しようとする課題】
GaN系FETでリセス構造を導入する際に次のような課題があった。
【0008】
(1)GaN結晶が化学的に安定であるため、ウェットエッチングが困難であること。
【0009】
すなわち、従来用いられるドライエッチング法では、ゲート電極が形成される領域の結晶に高エネルギープラズマの衝突による損傷が導入され、FETのゲート特性にリーク電流増大等の悪影響を及ぼしていた。
【0010】
(2)リセス部分のエッチング深さが面内で安定せず、再現性も悪いため、閾値電圧が面内でばらつくとともに再現も悪いこと。
【0011】
すなわち、この閾値電圧(Vth)のバラツキは、集積回路において誤動作の原因となる。Vthの面内分布を抑えるためには、リセス部の深さを面内で一定にする必要があるが、これを実現する方法にGaAs系FETではエッチストッパ層を用いる方法がある。本方法は、エッチング速度の異なる(すなわちエッチング選択比の高い)材料を用いて、リセス形成時のエッチングをエッチ速度の遅い材料で自動的に止めるものである。しかしながら、GaNに対しては、エッチストッパ層となるエッチング選択比が大きい材料がなく、課題となっている。
【0012】
上記課題に鑑み、本発明はGaN系 FETにおいて、レーザアブレーション法により、加工損傷を与えることなく面内均一の深さを有するリセス構造を作製する手段を提供することである。
【0013】
【課題を解決するための手段】
上記課題を解決するために本発明の半導体装置の製造方法は、基板上に複数のIII族窒化物半導体層を形成する工程と、前記III族窒化物半導体層に対し表面側より所定の領域にレーザ照射を行う工程と、最表面側のIII族窒化物半導体層に選択的に凹部を形成するものである。
【0014】
この構成により、III族窒化物半導体層に対し表面側より所定の領域にレーザ照射を行っているので、III族窒化物半導体層に対しリセス部分を容易に設けることができる。
【0015】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を用いてより詳細に述べる。
【0016】
(実施の形態1)
本発明の第1の実施形態をその製造過程とともに模式的に図1に示した。図1において絶縁性または半絶縁性シリコンカーバイト(SiC)、サファイア基板またはシリコン(Si)よりなる基板201上にAlNバッファ層202を堆積し、さらにその上に有機化学気相堆積法(Metal organic chemical vapor deposition:以下MOCVD法と略称)または分子線エピタキシー法(Molecular beam epitaxy法:以下MBE法と略称)でHFET構造(i−GaNチャネル層203、n−AlGaN表面障壁層204)を堆積し、さらにその上にn−GaNもしくはn−InGaN表面接触層205を堆積する。該n−GaNもしくはn−InGaN表面接触層205は、高い導電性を持ち、容易に電極金属とオーム性接触を実現する役割をもつ。さらにその上に分子線エピタキシャル成長(MBE)法、有機金属気相エピタキシャル成長(MOCVD)法または真空蒸着法によりシリコン(Si)膜206を堆積する(図1a)。次に通常のドライエッチング法による素子分離、もしくは該Si膜をマスクとして、熱酸化分離法で素子間分離を行ったのち、ゲート電極が形成される領域に対してレーザ照射(レーザ光207)を行い、レーザアブレーションによって表面のSi層206、およびn−GaNもしくはn−InGaN接触層205を同時に除去し、リセス構造208を形成する(図1b)。このとき、レーザーのエネルギーは少なくともAl組成が0.1以上である表面障壁層AlxGa1−xNのバンドギャップ(Al組成x=0.3で4.0eV)より小さく設定することで、n−GaNもしくはn−InGaN表面接触層205ではレーザーのエネルギー吸収が起こりアブレーションされるが、AlGaN表面障壁層204ではエネルギー吸収が起こりにくくアブレーションされない。表面のSi層206はレーザーの吸収が起き、n−GaN接触層と同時にアブレーションされることでAlGaN/GaNヘテロ接合に入射するレーザー強度を調節し、i−GaNチャネル層203がアブレーションされないようにする働きを担う。この後、通常の真空蒸着、リフトオフ工程、さらに熱処理工程を行い、オーミック電極209、210をn−GaN表面接触層上に形成し、真空蒸着、リフトオフ工程を経てゲート電極211をn−GaNを除去したリセス領域208に形成する(図1c)。
【0017】
上記実施の形態によれば、GaN系 HFETのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【0018】
このとき、照射するレーザ光のエネルギーをGaNもしくはInGaN結晶のバンドギャップより大きく、AlxGa1−xN結晶のバンドギャップ(Al組成x=0.3で4.0eV)より小さく設定することで、バンドギャップの広いAlGaN層では光子の吸収がほとんど起こらないため、表面のGaN層のみを選択的に除去することができる。さらに、アブレーションによる加工は高エネルギー粒子の衝突はないため、低損傷でかつ面内で均一な深さをもつリセス構造が作製できる。
【0019】
なお、ここで表面接触層205の厚さとしては、1nm以上かつ500nm以下であるのが最も好ましく、このようにすればいっそう低損傷でかつ面内で均一な深さをもつリセス構造を作製することができる。
【0020】
また、ここで用いられるSi層の厚さとして、レーザアブレーションに用いられるレーザ光を透過する厚さであればよく、具体的には1nm以上500nm以下であるのが好ましい。
【0021】
(実施の形態2)
本発明の第2の実施形態をその製造過程とともに模式的に図2に示した。図2において絶縁性または半絶縁性SiC、サファイアまたはSiよりなる基板301上にAlNバッファ層302を堆積し、さらにその上にMOCVD法またはMBE法でHFET構造(i−GaNチャネル層303、n−AlGaN表面障壁層(Al組成が0.1以上)304)を堆積し、さらにその上にn−InGaN表面接触層305を堆積する。該n−InGaN表面接触層305は、高い導電性を持ち、容易に電極金属とオーム性接触を実現する役割をもつとともに、バンドギャップがGaNより小さい特徴を有している(図2a)。ドライエッチング法もしくは熱酸化分離法で素子間分離を行ったのち、ゲート電極が形成される領域に対してレーザ照射(レーザ光306)を行い、レーザアブレーションによってn−InGaN接触層305を除去し、リセス領域307を形成する(図2b)。このとき、レーザのエネルギーはInGaN305のバンドギャップより大きく、AlGaN表面障壁層304およびi−GaNチャネル層303のバンドギャップより小さく設定することで、表面のn−InGaN接触層305ではレーザーのエネルギー吸収が起こり、アブレーションされるが、AlGaN表面障壁層304およびi−GaNチャネル層303ではエネルギー吸収が起こらず、アブレーションされない。本実施形態では、第1の実施形態に比べ、表面にSi層等チャネル保護目的のレーザ吸収層を設ける必要がなく、プロセスの工程を削減することができる。この後、通常の真空蒸着、リフトオフ工程、さらに熱処理工程を行い、オーミック電極308、309をn−InGaN表面接触層305上に形成し、真空蒸着、リフトオフ工程を経てゲート電極310をn−InGaNを除去したリセス領域307に形成する(図2c)。
【0022】
上記実施の形態によれば、実施の形態1と同様GaN系HFETのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【0023】
また、ここで、n−InGaN表面接触層305を用いている、すなわち結晶表面側のバンドギャップエネルギーをGaNのバンドギャップ(3.4eV)以下に小さくしているので、表面から該レーザーを照射した場合に、表面GaN層で吸収されなかったレーザ光がさらにAlGaN層を透過してGaNチャネル層に到達して吸収されてアブレーションが起きるというようなことを防止できる。
【0024】
(実施の形態3)
本発明の第3の実施形態をその製造過程とともに模式的に図3に示した。図3において絶縁性または半絶縁性SiC、サファイアまたはSiよりなる基板401上にAlNバッファ層402を堆積し、さらにその上にMOCVD法またはMBE法でHFET構造(i−GaNチャネル層403、n−AlGaN表面障壁層(Al組成が0.1以上)404)を堆積し、さらにその上にn−GaNもしくはn−InGaN表面接触層405を堆積する(図3a)。このとき、n−GaNもしくはn−InGaN表面接触層405は従来のものに比べ厚く堆積している。該n−GaNもしくはn−InGaN表面接触層405は、高い導電性を持ち、容易に電極金属とオーム性接触を実現する役割をもつ。まず、熱酸化分離法で素子間分離を行う。なお、素子間分離は通常用いられるドライエッチング法により行うことも可能である。次に、ゲートが形成される領域にレーザ照射(レーザ光406)を行い、n−GaNもしくはn−InGaN表面接触層405をアブレーションにより除去し、リセス構造407を形成する(図3b)。本レーザアブレーション工程において結晶表面から入射したレーザ光は、n−GaNもしくはn−InGaN表面接触層405を従来のものに比べ厚くしてあることで、該n−GaNもしくはn−InGaN表面接触層405でのみ光子吸収・アブレーションを起こし、i−GaNチャネル層403結晶に影響を及ぼさない。したがって、n−GaNもしくはn−InGaN表面接触層405のみを選択的に除去し、リセス構造407を形成することができる。次にオーミック電極が形成される領域のみをドライエッチングにより表面接触層を良好なオーミック接触が得られる程度までに薄膜化する(図3c)。次に通常の蒸着、リフトオフによりオーミック電極408、409とゲート電極410を形成する(図3d)。
【0025】
上記実施の形態によれば、実施の形態1と同様GaN系HFETのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【0026】
(実施の形態4)
本発明の第4の実施形態をその製造過程とともに模式的に図4に示した。図4において絶縁性または半絶縁性SiC、サファイアまたはSi基板501上にAlNバッファ層502を堆積し、さらにその上にMOCVD法またはMBE法でHFET構造(i−GaNチャネル層503、n−AlGaN表面障壁層(Al組成が0.1以上)504)を堆積し、さらにその上に低温成長法により、高い欠陥密度を有するn+−AlGaN層505を堆積する(図4a)。該n+−AlGaN表面接触層505は、高い導電性を持ち、容易に電極金属とオーム性接触を実現する役割をもつ。ドライエッチング法もしくは熱酸化分離法で素子間分離を行ったのち、ゲート電極が形成される領域にレーザ光506を照射し、レーザアブレーションによりn+−AlGaN表面接触層505を除去してリセス構造507を形成する(図4b)。このとき、表面接触層のn+−AlGaN505は、通常より低い温度で成長しており、高い密度で格子欠陥が存在している。レーザアブレーションに用いるレーザーのエネルギーをAlGaNのバンドギャップより小さく設定すると、表面のn+−AlGaN表面接触層505でのみバンドギャップ中にある、欠陥起因の準位を介して光子吸収が起こるため、n+−AlGaN表面接触層505だけを選択的にアブレーションさせることができる。なお、本実施形態では表面接触層505に高欠陥密度のGaN層もしくは高欠陥密度のInGaN層も用いることができる。次に通常の蒸着、リフトオフによりオーミック電極508、509とゲート電極510を形成する(図4c)。
【0027】
ここで、n+−AlGaN表面接触層505の欠陥密度が107/cm2以上かつ1015/cm2以下であることが好ましく、このようにすればn+−AlGaN表面接触層505に関するアブレーションの選択性を向上させることができる。
【0028】
(実施の形態5)
本発明の第5の実施形態をその製造過程とともに模式的に図5に示した。図5において絶縁性または半絶縁性SiCまたはサファイアよりなる基板601上にAlNバッファ層602を堆積し、さらにその上にMOCVD法またはMBE法でHFET構造(i−GaNチャネル層603、n−AlGaN表面障壁層(Al組成が0.1以上)604)を堆積する。ドライエッチング法もしくは熱酸化分離法で素子間分離を行ったのち、少なくともレーザアブレーションでリセス構造を形成する領域に対して、アンモニアプラズマ605を照射することで、最表面からある一定の深さにダメージ層606が形成される(図5a)。次にゲートとなる領域にAlGaNのバンドギャップより小さいエネルギーをもつレーザ光607を照射すると、欠陥起因の準位を介した光子吸収が起こり、ダメージ層606のみをアブレーションすることができる(図5b、図5c)。本実施形態において、該ダメージ層606は面内で均一な深さに形成されるので、リセス構造608(図5c)を深さの面内均一性は良好であり、またプラズマ処理の条件(出力、時間)を調節することでダメージ層606の深さ(厚さ)を制御できるため、結晶層構造を変えることなくリセス深さを変更することができる。なお、ダメージ層606の形成には、アンモニアプラズマ処理に代えてイオン注入を用いることができる。その後、蒸着、リフトオフによりオーミック電極、ゲート電極を形成する。
【0029】
上記実施の形態によれば、実施の形態1と同様GaN系HFETのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【0030】
なお、本実施形態では表面接触層は無かったが、GaNもしくはInGaN表面接触層を堆積した状態でも、表面接触層の厚さよりも深いダメージ層を形成させることで実施可能である。
【0031】
(実施の形態6)
本発明の第6の実施形態をその製造過程とともに模式的に図6に示した。図6において絶縁性または半絶縁性SiCまたはサファイアよりなる基板701上にAlNバッファ層702を堆積し、さらにその上にMOCVD法またはMBE法でHFET構造(i−GaNチャネル層703、n−AlGaN表面障壁層(Al組成が0.1以上)704)を堆積する。ここで該AlxGa1−xN層のAl組成xを結晶表面側に向かって薄く(xが小さく)なるように連続的に変化させてある(図6a)。ドライエッチング法もしくは熱酸化分離法で素子間分離を行ったのち、レーザ光705を照射し、AlGaN表面障壁層704の一部をアブレーションしリセス構造706を形成する(図6b、図6c)。Al組成xを連続的に変化させることで表面側AlGaNほどバンドギャップエネルギーが小さくなるため、吸収効率の高いバンド端での光子吸収がおおよそ出来なくなる程にバンドギャップが大きくなる深さまでアブレーションが起こり、面内で均一な深さをもつリセス構造706を作製できる(図6c)。すなわち、エッチストッパ層を挿入することなくAlGaN表面障壁層704を面内で均一な深さをもつ溝を作製することができる。また、レーザーの波長を変えることで、同一のエピ試料についてリセスの深さを変えることが可能である。その後、通常の蒸着、リフトオフによりオーミック電極707、708、ゲート電極709形成を行う(図6d)。
【0032】
上記実施の形態によれば、実施の形態1と同様GaN系HFETのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【0033】
なお、本実施形態では表面接触層のない例を示したが、n−GaNまたはn−InGaNの表面接触層をAlGaN表面障壁層上に堆積することも可能である。
【0034】
(実施の形態7)
本発明の第7の実施形態をその製造過程とともに模式的に図7に示した。図7において絶縁性または半絶縁性のSiCまたはサファイアよりなる基板801上にAlNバッファ層802を堆積し、さらにその上にMOCVD法またはMBE法でHFET構造(i−GaNチャネル層803、n−AlGaN表面障壁層(Al組成が0.1以上)804)を堆積し、さらにその上にn−GaN表面接触層805を堆積する。次に真空蒸着法またはスパッタ法により金属薄膜806を形成し、該金属薄膜806の上からゲートが形成される領域にレーザ光807を照射する(図7a)。このとき、レーザアブレーションによりn−GaN表面接触層805が除去される(図7b)が、余剰分の光子は最表面の金属薄膜806で吸収させることで、GaNチャネル層803をアブレーションされるのを防止する。次に、ドライエッチングまたは酸処理により表面の金属薄膜806を除去したのち、通常の蒸着、リフトオフによりオーミック電極809、810およびゲート電極811を形成する(図7c)。
【0035】
上記実施の形態によれば、実施の形態1と同様GaN系HFETのリセス構造808の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【0036】
(実施の形態8)
本発明の第8の実施形態をその製造過程とともに模式的に図8に示した。図8において絶縁性または半絶縁性のSiC、またはサファイアよりなる基板901上にAlNバッファ層902を堆積し、さらにその上にMOCVD法、またはMBE法でHFET構造(i−GaNチャネル層903、n−AlGaN表面障壁層(Al組成が0.1以上)904)を堆積し、さらにその上にn−GaNもしくはn−InGaN表面接触層905を堆積する。ドライエッチング法もしくは熱酸化分離法で素子間分離を行ったのち、真空蒸着法またはスパッタ法によりチタン(Ti)/アルミニウム(Al)金属薄膜906を、デバイスの活性領域となる領域に堆積する。該Ti/Al金属膜は窒化物半導体に対して熱処理を施すことによってオーミック接触を形成できる特徴をもっている。該金属膜906の上からゲートが形成される領域にレーザ光907を照射する(図8a)。このとき、レーザアブレーションによりn−GaNもしくはn−InGaN表面接触層905を除去する(図8b)。続いて、合金処理によりTi/Alオーミック電極909、910を形成する。次にゲート電極911をリセス構造908内に形成する(図8c)。本実施形態では、レーザアブレーション時の表面吸収層とオーミック電極金属層を兼ねるので、金属膜を一度剥がして再度堆積する工程分を削減できる。
【0037】
上記実施の形態によれば、実施の形態1と同様GaN系HFETのリセス構造の作製にレーザアブレーションを用いることで、従来広く用いられるドライエッチング法において見られるゲート電極が形成される領域に加工損傷が導入されることなく、かつリセス部分のエッチング深さが面内で安定することにより閾値電圧が面内でバラつくことが少なくなる。
【0038】
なお、ここで金属層の厚さとして、レーザアブレーションに用いられるレーザ光を透過する厚さすなわちリセス部のアブレーションを起こさせるレーザ光強度を残す程度の厚さであればよく、具体的には1nm以上500nm以下であるのが好ましい。
【0039】
【発明の効果】
以上説明したように本発明によれば、GaN HFETにおいて低損傷で面内均一なリセス構造を作製でき、閾値電圧の面内バラツキを抑制できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に関わる半導体装置の製造工程断面図
【図2】本発明の第2の実施形態に関わる半導体装置の製造工程断面図
【図3】本発明の第3の実施形態に関わる半導体装置の製造工程断面図
【図4】本発明の第4の実施形態に関わる半導体装置の製造工程断面図
【図5】本発明の第5の実施形態に関わる半導体装置の製造工程断面図
【図6】本発明の第6の実施形態に関わる半導体装置の製造工程断面図
【図7】本発明の第7の実施形態に関わる半導体装置の製造工程断面図
【図8】本発明の第8の実施形態に関わる半導体装置の製造工程断面図
【符号の説明】
201、301、401、501、601、701、801、901 基板
202、302、402、502、602、702、802、902 AlN バッファ層
203、303、403、503、603、703、803、903 i−GaNチャネル層
204、304、404、504、604、804 n−AlGaN表面障壁層
205、305、405 n−GaNまたはn−InGaN 表面接触層
206 Si薄膜層
207、306、406、506、607、705、807、907 レーザ光
208、307、407、507、608、706、808、908 リセス構造
209、308、408、508、707、809、909 ソース・オーミック電極
210、309、409、509、708、810、910 ドレイン・オーミック電極
211、310、410、510、709、811、911 ゲート電極
505 低温成長n+−AlGaN表面接触層
605 アンモニアプラズマ
606 ダメージ層
704 n−AlxGa1−xN層
805 n−GaN表面接触層
806 金属薄膜
906 Ti/Al金属薄膜
Claims (12)
- 基板上に複数のIII族窒化物半導体層を形成する工程と、前記III族窒化物半導体層に対し表面側より所定の領域にレーザ照射を行う工程と、最表面側のIII族窒化物半導体層に選択的に凹部を形成する工程を有することを特徴とする半導体装置の製造方法。
- 前記凹部に対し、さらに電極を設ける工程を有することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記最表面側のIII族窒化物半導体層がInxGa1−xN(0≦x≦1)層であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記InxGa1−xN層の層厚が1nm以上かつ500nm以下であることを特徴とする請求項3記載の半導体装置の製造方法。
- 前記最表面側のIII族窒化物半導体層がAlyGa1−yN(0≦y≦1)層であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記AlyGa1−yN層の欠陥密度が107/cm2以上かつ1015/cm2以下であることを特徴とする請求項5記載の半導体装置の製造方法。
- 前記AlyGa1−yN層のAl組成を表面側で小さく奥側で大きくなるように連続的に変化させたことを特徴とする請求項5記載の半導体装置の製造方法。
- 前記レーザ照射を行う工程の前に、前記III族窒化物半導体層に対し欠陥を形成する工程を設けたことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記III族窒化物半導体層を形成する工程の後かつ前記レーザ照射を行う工程の前に、前記III族窒化物半導体層の上に前記レーザ光を透過する厚さのSi層を形成する工程を有することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記III族窒化物半導体層を形成する工程の後かつ前記レーザ照射を行う工程の前に、前記III族窒化物半導体層の上に金属層を形成する工程を有することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記Si層または前記Si層の厚さは、前記レーザ光を透過する厚さであることを特徴とする請求項9または10記載の半導体装置の製造方法。
- 前記III族窒化物半導体層に対し合金処理を行い、前記金属層と前記III族窒化物半導体層との間でオーミック接合を形成する工程をさらに有することを特徴とする請求項9記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Publication Number | Publication Date |
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JP2004363346A true JP2004363346A (ja) | 2004-12-24 |
Family
ID=34053098
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2003160271A Pending JP2004363346A (ja) | 2003-06-05 | 2003-06-05 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2004363346A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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