JPH10223907A - 薄膜トランジスタ、液晶表示装置およびそれらの製造方法 - Google Patents
薄膜トランジスタ、液晶表示装置およびそれらの製造方法Info
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- JPH10223907A JPH10223907A JP2470097A JP2470097A JPH10223907A JP H10223907 A JPH10223907 A JP H10223907A JP 2470097 A JP2470097 A JP 2470097A JP 2470097 A JP2470097 A JP 2470097A JP H10223907 A JPH10223907 A JP H10223907A
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Abstract
(57)【要約】
【課題】 工程数を増加させることなく低濃度不純物領
域を適切に形成できる薄膜トランジスタを提供する。 【解決手段】 ガラス基板１上に多結晶シリコンのシリ
コン層11、ゲート絶縁膜８、ゲート電極９を形成する。
ゲート電極９をマスクにイオン注入装置によりリンをド
ープし価電子制御してｎ- 型のドープ領域12を形成す
る。ゲート電極９を含むゲート絶縁膜８上に金属層を成
膜し、ランプアニールで金属膜とゲート電極９の多結晶
シリコンとをシリサイド反応させる。ゲート電極９の周
囲にシリサイド反応が起こり、シリサイド膜16を形成す
る。シリサイド膜10をマスクとしてイオン注入装置によ
りリンをドープし、シリサイド膜16でマスクした部分に
リンを注入せず低濃度不純物領域４，５を形成し、マス
クされない部分にリンを注入して価電子制御したｎ+ 型
の高濃度不純物領域６，７を形成する。
域を適切に形成できる薄膜トランジスタを提供する。 【解決手段】 ガラス基板１上に多結晶シリコンのシリ
コン層11、ゲート絶縁膜８、ゲート電極９を形成する。
ゲート電極９をマスクにイオン注入装置によりリンをド
ープし価電子制御してｎ- 型のドープ領域12を形成す
る。ゲート電極９を含むゲート絶縁膜８上に金属層を成
膜し、ランプアニールで金属膜とゲート電極９の多結晶
シリコンとをシリサイド反応させる。ゲート電極９の周
囲にシリサイド反応が起こり、シリサイド膜16を形成す
る。シリサイド膜10をマスクとしてイオン注入装置によ
りリンをドープし、シリサイド膜16でマスクした部分に
リンを注入せず低濃度不純物領域４，５を形成し、マス
クされない部分にリンを注入して価電子制御したｎ+ 型
の高濃度不純物領域６，７を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、工程数を増加させ
ることなく低濃度不純物領域を形成できる薄膜トランジ
スタ、液晶表示装置およびそれらの製造方法に関するも
のである。
ることなく低濃度不純物領域を形成できる薄膜トランジ
スタ、液晶表示装置およびそれらの製造方法に関するも
のである。
【０００２】
【従来の技術】一般に、ＭＯＳＦＥＴはスケーリング則
によってプロセスパラメータをスケールダウンさせ性能
の向上を果たしているが、電源電圧はスケールダウンさ
れないためＭＯＳＦＥＴの素子の微細化に伴いドレイン
領域の近傍に高電界領域を発生しデバイスの信頼性の低
下を招いている。
によってプロセスパラメータをスケールダウンさせ性能
の向上を果たしているが、電源電圧はスケールダウンさ
れないためＭＯＳＦＥＴの素子の微細化に伴いドレイン
領域の近傍に高電界領域を発生しデバイスの信頼性の低
下を招いている。
【０００３】そこで、近年、ドレイン領域の近傍の電界
を緩和するために不純物濃度に勾配をつけたＬＤＤ（Li
ghtly Doped Drain ）を有する薄膜トランジスタ（Thin
Film Transitor ）が、単結晶シリコンデバイスに加
え、液晶表示デバイスのスイッチング素子としての薄膜
トランジスタに用いられている。
を緩和するために不純物濃度に勾配をつけたＬＤＤ（Li
ghtly Doped Drain ）を有する薄膜トランジスタ（Thin
Film Transitor ）が、単結晶シリコンデバイスに加
え、液晶表示デバイスのスイッチング素子としての薄膜
トランジスタに用いられている。
【０００４】ところが、液晶表示デバイスは、薄膜トラ
ンジスタが形成されるアレイ基板に、大面積の絶縁ガラ
ス基板を使用しているため、ＬＤＤ領域を実現する際に
様々な問題が生じている。
ンジスタが形成されるアレイ基板に、大面積の絶縁ガラ
ス基板を使用しているため、ＬＤＤ領域を実現する際に
様々な問題が生じている。
【０００５】そして、従来、たとえば特開平６−１０４
２７９号公報に記載の構成が知られている。この特開平
６−１０４２７９号公報に記載の構成は、ガラス基板上
に半導体活性層、ゲート絶縁層およびアルミニウムのゲ
ート電極を積層形成し、このゲート電極をマスクとして
半導体活性層にイオン注入し、この後、ゲート電極の表
面を改質して酸化アルミニウムとし、この酸化アルミニ
ウムでマスクされた部分の半導体活性層に低濃度不純物
領域を形成するものである。
２７９号公報に記載の構成が知られている。この特開平
６−１０４２７９号公報に記載の構成は、ガラス基板上
に半導体活性層、ゲート絶縁層およびアルミニウムのゲ
ート電極を積層形成し、このゲート電極をマスクとして
半導体活性層にイオン注入し、この後、ゲート電極の表
面を改質して酸化アルミニウムとし、この酸化アルミニ
ウムでマスクされた部分の半導体活性層に低濃度不純物
領域を形成するものである。
【０００６】ところが、この特開平６−１０４２７９号
公報に記載されているように、ゲート電極の表面を改質
するために酸化させると、酸化膜が形成されることとな
りゲート電極の低抵抗化を図ることができなくなる。
公報に記載されているように、ゲート電極の表面を改質
するために酸化させると、酸化膜が形成されることとな
りゲート電極の低抵抗化を図ることができなくなる。
【０００７】また、たとえば特開昭６１−２４１９７４
号公報、特開昭６３−１１５３７７号公報あるいは特開
平２−８１４３９号公報に記載の構成が知られている。
これら特開昭６１−２４１９７４号公報、特開昭６３−
１１５３７７号公報あるいは特開平２−８１４３９号公
報に記載の構成は、ガラス基板上に半導体活性層、ゲー
ト絶縁層およびアルミニウムのゲート電極を積層形成
し、このゲート電極をマスクとして半導体活性層にイオ
ン注入し、この後、ゲート電極の表面にシリサイドを堆
積させ、このシリサイドを異方性エッチングによりサイ
ドウォールを形成し、シリサイドでマスクされた部分の
半導体活性層に低濃度不純物領域を形成するものであ
る。
号公報、特開昭６３−１１５３７７号公報あるいは特開
平２−８１４３９号公報に記載の構成が知られている。
これら特開昭６１−２４１９７４号公報、特開昭６３−
１１５３７７号公報あるいは特開平２−８１４３９号公
報に記載の構成は、ガラス基板上に半導体活性層、ゲー
ト絶縁層およびアルミニウムのゲート電極を積層形成
し、このゲート電極をマスクとして半導体活性層にイオ
ン注入し、この後、ゲート電極の表面にシリサイドを堆
積させ、このシリサイドを異方性エッチングによりサイ
ドウォールを形成し、シリサイドでマスクされた部分の
半導体活性層に低濃度不純物領域を形成するものであ
る。
【０００８】ところが、これら特開昭６１−２４１９７
４号公報、特開昭６３−１１５３７７号公報あるいは特
開平２−８１４３９号公報に記載のように、ゲート表面
にシリサイドを堆積させた後に、このシリサイドを異方
性エッチングによりサイドウォールを形成する構成で
は、製造工程が複雑になる。
４号公報、特開昭６３−１１５３７７号公報あるいは特
開平２−８１４３９号公報に記載のように、ゲート表面
にシリサイドを堆積させた後に、このシリサイドを異方
性エッチングによりサイドウォールを形成する構成で
は、製造工程が複雑になる。
【０００９】
【発明が解決しようとする課題】上述のように、特開平
６−１０４２７９号公報に記載されているように、ゲー
ト電極の表面を改質するために酸化させると、酸化膜が
形成されることとなりゲート電極の低抵抗化を図れな
い。
６−１０４２７９号公報に記載されているように、ゲー
ト電極の表面を改質するために酸化させると、酸化膜が
形成されることとなりゲート電極の低抵抗化を図れな
い。
【００１０】また、特開昭６１−２４１９７４号公報、
特開昭６３−１１５３７７号公報あるいは特開平２−８
１４３９号公報に記載のように、ゲート表面にシリサイ
ドを堆積させた後に、このシリサイドを異方性エッチン
グによりサイドウォールを形成する構成では、製造工程
が複雑になる問題を有している。
特開昭６３−１１５３７７号公報あるいは特開平２−８
１４３９号公報に記載のように、ゲート表面にシリサイ
ドを堆積させた後に、このシリサイドを異方性エッチン
グによりサイドウォールを形成する構成では、製造工程
が複雑になる問題を有している。
【００１１】本発明は、上記問題点に鑑みなされたもの
で、工程数を増加させることなく低濃度不純物領域を適
切に形成できる薄膜トランジスタ、液晶表示装置および
それらの製造方法を提供することを目的とする。
で、工程数を増加させることなく低濃度不純物領域を適
切に形成できる薄膜トランジスタ、液晶表示装置および
それらの製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、半導体活性
層、ゲート絶縁層およびゲート電極が積層形成された薄
膜トランジスタにおいて、前記ゲート電極と反応するこ
とにより形成されたシリサイド膜と、このシリサイド膜
をマスクとして前記半導体活性層に形成された低濃度不
純物領域とを具備したものである。
層、ゲート絶縁層およびゲート電極が積層形成された薄
膜トランジスタにおいて、前記ゲート電極と反応するこ
とにより形成されたシリサイド膜と、このシリサイド膜
をマスクとして前記半導体活性層に形成された低濃度不
純物領域とを具備したものである。
【００１３】そして、ゲート電極と反応することにより
シリサイド膜を形成することにより、ゲート電極が大き
くなり簡単な工程で任意の厚さに制御してシリサイド膜
を形成することができるとともに、シリサイド膜も含め
てマスクとすることにより、マスクされる部分が増加し
てシリサイド膜の厚さに応じて半導体活性層に容易に低
濃度不純領域を形成する。
シリサイド膜を形成することにより、ゲート電極が大き
くなり簡単な工程で任意の厚さに制御してシリサイド膜
を形成することができるとともに、シリサイド膜も含め
てマスクとすることにより、マスクされる部分が増加し
てシリサイド膜の厚さに応じて半導体活性層に容易に低
濃度不純領域を形成する。
【００１４】また、ゲート電極は、シリコン系の半導体
であるものである。
であるものである。
【００１５】さらに、ゲート電極は、多結晶シリコンで
あるものである。
あるものである。
【００１６】またさらに、シリサイド膜は、ゲート電極
を構成するシリコンと、チタン、モリブデン、タングス
テンおよびタンタルの少なくともいずれかとを有するも
のである。
を構成するシリコンと、チタン、モリブデン、タングス
テンおよびタンタルの少なくともいずれかとを有するも
のである。
【００１７】また、ゲート電極は、金属であるものであ
る。
る。
【００１８】さらに、ゲート電極は、元素周期表の８族
の元素を含むものである。
の元素を含むものである。
【００１９】また、本発明は、半導体活性層、ゲート絶
縁層およびシリコン系の半導体のゲート電極を順次積層
形成し、前記ゲート電極をマスクとして前記半導体活性
層に低濃度の不純物を注入し、前記ゲート電極を覆う金
属膜を形成し、前記ゲート電極および前記金属膜を反応
させて前記ゲート電極の周囲にシリサイド膜を形成し、
このシリサイド膜をマスクとして前記半導体活性層に高
濃度の不純物を注入するものである。
縁層およびシリコン系の半導体のゲート電極を順次積層
形成し、前記ゲート電極をマスクとして前記半導体活性
層に低濃度の不純物を注入し、前記ゲート電極を覆う金
属膜を形成し、前記ゲート電極および前記金属膜を反応
させて前記ゲート電極の周囲にシリサイド膜を形成し、
このシリサイド膜をマスクとして前記半導体活性層に高
濃度の不純物を注入するものである。
【００２０】さらに、本発明は、半導体活性層、ゲート
絶縁層および金属のゲート電極を順次積層形成し、前記
ゲート電極をマスクとして前記半導体活性層に低濃度の
不純物を注入し、前記ゲート電極を覆って、シリコン系
の膜を形成し、前記ゲート電極および前記シリコン系の
膜を反応させて前記ゲート電極の周囲にシリサイド膜を
形成し、このシリサイド膜をマスクとして前記半導体活
性層に高濃度の不純物を注入するものである。
絶縁層および金属のゲート電極を順次積層形成し、前記
ゲート電極をマスクとして前記半導体活性層に低濃度の
不純物を注入し、前記ゲート電極を覆って、シリコン系
の膜を形成し、前記ゲート電極および前記シリコン系の
膜を反応させて前記ゲート電極の周囲にシリサイド膜を
形成し、このシリサイド膜をマスクとして前記半導体活
性層に高濃度の不純物を注入するものである。
【００２１】そして、ゲート電極をマスクとして半導体
活性層に低濃度の不純物を注入し、その後、シリコン系
の半導体のゲート電極と金属膜と、あるいは、金属のゲ
ート電極と半導体膜とを反応させてゲート電極の周囲に
任意の厚さのシリサイドを形成し、さらに、シリサイド
膜を含めてマスクとして半導体活性層に高濃度の不純物
を注入することにより、シリサイド膜を形成することが
できるとともに、シリサイドによって抵抗値を大きくす
ることなく大きくなったゲート電極の部分にシリサイド
膜の厚さに対応して低濃度不純領域を形成でき、マスク
されていない部分に高濃度不純物領域を形成できる。
活性層に低濃度の不純物を注入し、その後、シリコン系
の半導体のゲート電極と金属膜と、あるいは、金属のゲ
ート電極と半導体膜とを反応させてゲート電極の周囲に
任意の厚さのシリサイドを形成し、さらに、シリサイド
膜を含めてマスクとして半導体活性層に高濃度の不純物
を注入することにより、シリサイド膜を形成することが
できるとともに、シリサイドによって抵抗値を大きくす
ることなく大きくなったゲート電極の部分にシリサイド
膜の厚さに対応して低濃度不純領域を形成でき、マスク
されていない部分に高濃度不純物領域を形成できる。
【００２２】また、本発明は、複数本のゲート配線、こ
のゲート配線に交差して配設された複数本の信号配線、
および、これらゲート配線および信号配線の交点に配設
された上述の薄膜トランジスタを有するアレイ基板と、
このアレイ基板に対向して配設される対向基板と、前記
アレイ基板および対向基板間に位置して配設される液晶
層とを具備したものである。
のゲート配線に交差して配設された複数本の信号配線、
および、これらゲート配線および信号配線の交点に配設
された上述の薄膜トランジスタを有するアレイ基板と、
このアレイ基板に対向して配設される対向基板と、前記
アレイ基板および対向基板間に位置して配設される液晶
層とを具備したものである。
【００２３】さらに、本発明は、上述の薄膜トランジス
タの製造方法によりアレイ基板上に薄膜トランジスタを
形成し、前記アレイ基板に対向して対向基板を配設し、
前記アレイ基板および対向基板間に液晶を配設して液晶
層を形成するものである。
タの製造方法によりアレイ基板上に薄膜トランジスタを
形成し、前記アレイ基板に対向して対向基板を配設し、
前記アレイ基板および対向基板間に液晶を配設して液晶
層を形成するものである。
【００２４】
【発明の実施の形態】以下、本発明の液晶表示装置の一
実施の形態を図面を参照して説明する。
実施の形態を図面を参照して説明する。
【００２５】図１において、１は透明絶縁性基板である
ガラス基板で、このガラス基板１上には、膜厚５００オ
ングストロームの多結晶シリコンの半導体活性層２が形
成され、この半導体活性層２は中央にチャネル領域３が
形成され、このチャネル領域３に隣り合ってｎ- 型の低
濃度不純物領域４，５が形成され、これら低濃度不純物
領域４，５に隣り合ってｎ+ 型の高濃度不純物領域６，
７が形成されている。
ガラス基板で、このガラス基板１上には、膜厚５００オ
ングストロームの多結晶シリコンの半導体活性層２が形
成され、この半導体活性層２は中央にチャネル領域３が
形成され、このチャネル領域３に隣り合ってｎ- 型の低
濃度不純物領域４，５が形成され、これら低濃度不純物
領域４，５に隣り合ってｎ+ 型の高濃度不純物領域６，
７が形成されている。
【００２６】また、半導体活性層２の表面には、膜厚１
０００オングストロームの酸化シリコン（ＳｉＯ2 ）の
ゲート絶縁層８が形成され、このゲート絶縁層８上には
膜厚２０００オングストロームの多結晶シリコンのゲー
ト電極９が形成され、このゲート電極９の周囲にはＴｉ
Ｓｉ2 などのシリサイド化合物のシリサイド膜10が形成
されている。
０００オングストロームの酸化シリコン（ＳｉＯ2 ）の
ゲート絶縁層８が形成され、このゲート絶縁層８上には
膜厚２０００オングストロームの多結晶シリコンのゲー
ト電極９が形成され、このゲート電極９の周囲にはＴｉ
Ｓｉ2 などのシリサイド化合物のシリサイド膜10が形成
されている。
【００２７】そして、薄膜トランジスタのゲート電極９
に走査信号配線が一体に形成あるいは接続され、一方の
高濃度不純物領域６に信号配線が一体に形成あるいは接
続され、他方の高濃度不純物領域７にＩＴＯなどの透明
画素電極が接続されて形成されマトリクスアレイ基板が
形成されている。
に走査信号配線が一体に形成あるいは接続され、一方の
高濃度不純物領域６に信号配線が一体に形成あるいは接
続され、他方の高濃度不純物領域７にＩＴＯなどの透明
画素電極が接続されて形成されマトリクスアレイ基板が
形成されている。
【００２８】また、このマトリクスアレイ基板には対向
基板が対向して配設され、マトリクスアレイ基板および
対向基板間に液晶が封入挟持されて液晶層が形成され、
液晶表示装置が形成される。
基板が対向して配設され、マトリクスアレイ基板および
対向基板間に液晶が封入挟持されて液晶層が形成され、
液晶表示装置が形成される。
【００２９】次に、この実施の形態の製造工程について
説明する。
説明する。
【００３０】まず、ガラス基板１上に５００オングスト
ロームの膜厚で多結晶シリコンのシリコン層11を形成
し、このシリコン層11上に１０００オングストロームの
膜厚でゲート絶縁層８を形成し、このゲート絶縁層８上
に２０００オングストロームの膜厚で多結晶シリコンの
ゲート電極９をパターニングする。
ロームの膜厚で多結晶シリコンのシリコン層11を形成
し、このシリコン層11上に１０００オングストロームの
膜厚でゲート絶縁層８を形成し、このゲート絶縁層８上
に２０００オングストロームの膜厚で多結晶シリコンの
ゲート電極９をパターニングする。
【００３１】その後、図２に示すように、ゲート電極９
をマスクにイオン注入装置によりリンをドープし価電子
制御して、ゲート電極９でマスクされた部分にチャネル
領域３を形成するとともに、ゲート電極９でマスクされ
ていない部分にｎ- 型のドープ領域12を形成する。
をマスクにイオン注入装置によりリンをドープし価電子
制御して、ゲート電極９でマスクされた部分にチャネル
領域３を形成するとともに、ゲート電極９でマスクされ
ていない部分にｎ- 型のドープ領域12を形成する。
【００３２】さらに、ゲート電極９を含むゲート絶縁層
８上に、ゲート電極９の多結晶シリコンとシリサイドを
形成するためのチタン（Ｔｉ）の金属層15をスパッタに
より２０００オングストロームの膜厚で成膜する。そし
て、６００℃の温度で９０秒間ランプアニールすること
により金属膜15のチタンとゲート電極９の多結晶シリコ
ンとをシリサイド反応させる。この時、図２に示すよう
に、ゲート電極９以外はゲート絶縁層８で覆われている
ので選択的にゲート電極９の周囲にシリサイド反応が起
こり、シリサイド膜16が形成される。なお、ＲＴＡ（Ra
pid Thermal Anneal）法による２段階アニールを用い
る。
８上に、ゲート電極９の多結晶シリコンとシリサイドを
形成するためのチタン（Ｔｉ）の金属層15をスパッタに
より２０００オングストロームの膜厚で成膜する。そし
て、６００℃の温度で９０秒間ランプアニールすること
により金属膜15のチタンとゲート電極９の多結晶シリコ
ンとをシリサイド反応させる。この時、図２に示すよう
に、ゲート電極９以外はゲート絶縁層８で覆われている
ので選択的にゲート電極９の周囲にシリサイド反応が起
こり、シリサイド膜16が形成される。なお、ＲＴＡ（Ra
pid Thermal Anneal）法による２段階アニールを用い
る。
【００３３】そして、シリサイド化した後未反応の金属
層15のチタンを、ＮＨ4 ＯＨ＋Ｈ2０2 ＋Ｈ2 ０混合液
で、エッチング選択性を利用してウェットエッチングし
て選択的に除去する。その後、６００℃の温度で９０秒
間再びランプアニールして完全にシリサイド化する。な
お、未反応のチタンを異方性エッチングする必要がない
ので、製造工程が簡単化する。
層15のチタンを、ＮＨ4 ＯＨ＋Ｈ2０2 ＋Ｈ2 ０混合液
で、エッチング選択性を利用してウェットエッチングし
て選択的に除去する。その後、６００℃の温度で９０秒
間再びランプアニールして完全にシリサイド化する。な
お、未反応のチタンを異方性エッチングする必要がない
ので、製造工程が簡単化する。
【００３４】さらに、図４に示すように、シリサイド膜
10およびこのシリサイド膜10で覆われたゲート電極９を
マスクとしてイオン注入装置によりリンをドープし、シ
リサイド膜16のサイドウォールでマスクされた部分には
リンが注入されず低濃度不純物領域４，５が形成される
とともに、シリサイド膜16でマスクされない部分にはリ
ンが注入され価電子制御したｎ+ 型の高濃度不純物領域
６，７を形成する。
10およびこのシリサイド膜10で覆われたゲート電極９を
マスクとしてイオン注入装置によりリンをドープし、シ
リサイド膜16のサイドウォールでマスクされた部分には
リンが注入されず低濃度不純物領域４，５が形成される
とともに、シリサイド膜16でマスクされない部分にはリ
ンが注入され価電子制御したｎ+ 型の高濃度不純物領域
６，７を形成する。
【００３５】そして、薄膜トランジスタのゲート電極９
に走査信号配線を一体に形成あるいは接続し、一方の高
濃度不純物領域６に信号配線を一体に形成あるいは接続
し、他方の高濃度不純物領域７にＩＴＯなどの透明画素
電極を接続して形成し、マトリクスアレイ基板を形成す
る。
に走査信号配線を一体に形成あるいは接続し、一方の高
濃度不純物領域６に信号配線を一体に形成あるいは接続
し、他方の高濃度不純物領域７にＩＴＯなどの透明画素
電極を接続して形成し、マトリクスアレイ基板を形成す
る。
【００３６】また、このマトリクスアレイ基板に対向基
板を対向して配設し、マトリクスアレイ基板および対向
基板間に液晶を封入挟持して液晶層を形成し、液晶表示
装置を形成する。
板を対向して配設し、マトリクスアレイ基板および対向
基板間に液晶を封入挟持して液晶層を形成し、液晶表示
装置を形成する。
【００３７】上記実施の形態によれば、ゲート電極９で
マスクして低濃度不純物を注入し、シリサイド膜16がゲ
ート電極９の周囲に形成され、ゲート電極９が実質的に
大型化するシリサイド膜16のサイドウォールの部分でマ
スクして高濃度不純物を注入することにより、容易に低
濃度不純物領域４，５および高濃度不純物領域６，７が
形成され、簡単な製造工程で濃度勾配をもつＬＤＤ領域
が形成できる。また、シリサイド膜16もゲート電極９の
多結晶シリコンと金属層15のチタンとを反応させること
により簡単に形成できる。なお、金属層15としては、チ
タンに限らず、たとえばモリブデン、タングステンまた
はタンタルなどの他の金属でもよく、元素周期表IVＡ族
ないしVIＡ族の金属を用いれば、特に有効である。ま
た、シリサイド膜16は、加熱温度あるいは加熱時間を変
化させることにより、任意の厚さに精密に設定すること
ができ、また、低濃度不純物領域４，５はシリサイド膜
10に自己整合的に形成できるので、工程が複雑化しな
い。
マスクして低濃度不純物を注入し、シリサイド膜16がゲ
ート電極９の周囲に形成され、ゲート電極９が実質的に
大型化するシリサイド膜16のサイドウォールの部分でマ
スクして高濃度不純物を注入することにより、容易に低
濃度不純物領域４，５および高濃度不純物領域６，７が
形成され、簡単な製造工程で濃度勾配をもつＬＤＤ領域
が形成できる。また、シリサイド膜16もゲート電極９の
多結晶シリコンと金属層15のチタンとを反応させること
により簡単に形成できる。なお、金属層15としては、チ
タンに限らず、たとえばモリブデン、タングステンまた
はタンタルなどの他の金属でもよく、元素周期表IVＡ族
ないしVIＡ族の金属を用いれば、特に有効である。ま
た、シリサイド膜16は、加熱温度あるいは加熱時間を変
化させることにより、任意の厚さに精密に設定すること
ができ、また、低濃度不純物領域４，５はシリサイド膜
10に自己整合的に形成できるので、工程が複雑化しな
い。
【００３８】さらに、シリサイド膜16は低抵抗なので、
ゲート電極９が実質的に抵抗値が増加することを防止で
きるので、薄膜トランジスタとしての性能が低下するこ
とも防止できる。
ゲート電極９が実質的に抵抗値が増加することを防止で
きるので、薄膜トランジスタとしての性能が低下するこ
とも防止できる。
【００３９】なお、上記実施の形態では、薄膜トランジ
スタについて説明したが、単結晶シリコン基板上の薄膜
電界効果トランジスタにも有効である。
スタについて説明したが、単結晶シリコン基板上の薄膜
電界効果トランジスタにも有効である。
【００４０】次に、他の実施の形態について説明する。
【００４１】他の実施の形態として、ゲート電極にニッ
ケル（Ｎｉ）あるいはプラチナ（Ｐｔ）などの元素周期
表の８Ａ族の金属を用い、金属層に代えてシリコン（ａ
−シリコン）膜を形成して、シリサイド（ＮｉＳｉ2 、
ＰｔＳｉ）膜を形成するようにしても同様の効果を得る
ことができる。なお、シリサイドとしては、シリコン
（Ｓｉ）の組成比を大きくとることができる３００ない
し４００℃程度の低温形成のものが好ましく、ＲＴＡ
（Rapid Thermal Anneal）法による２段階アニールとす
ればよい。
ケル（Ｎｉ）あるいはプラチナ（Ｐｔ）などの元素周期
表の８Ａ族の金属を用い、金属層に代えてシリコン（ａ
−シリコン）膜を形成して、シリサイド（ＮｉＳｉ2 、
ＰｔＳｉ）膜を形成するようにしても同様の効果を得る
ことができる。なお、シリサイドとしては、シリコン
（Ｓｉ）の組成比を大きくとることができる３００ない
し４００℃程度の低温形成のものが好ましく、ＲＴＡ
（Rapid Thermal Anneal）法による２段階アニールとす
ればよい。
【００４２】そして、元素周期表８Ａ族の金属を用いる
ことにより、金属がシリコン膜の方向に大きく拡散する
ため、シリサイド膜のサイドウォールを容易に形成でき
るためである。
ことにより、金属がシリコン膜の方向に大きく拡散する
ため、シリサイド膜のサイドウォールを容易に形成でき
るためである。
【００４３】また、シリサイド膜を形成した後のエッチ
ングには、選択比を大きくとれる塩素系のドライエッチ
ングを用いればよい。
ングには、選択比を大きくとれる塩素系のドライエッチ
ングを用いればよい。
【００４４】
【発明の効果】本発明によれば、ゲート電極と反応する
ことによりシリサイド膜を形成することにより、ゲート
電極が大きくなり簡単な工程で任意の厚さに制御してシ
リサイド膜を形成することができるとともに、シリサイ
ド膜も含めてマスクとすることにより、マスクされる部
分が増加してシリサイド膜の厚さに応じて半導体活性層
に容易に低濃度不純領域を形成でき、性能を低下させる
ことなく、製造工程を簡単にできる。
ことによりシリサイド膜を形成することにより、ゲート
電極が大きくなり簡単な工程で任意の厚さに制御してシ
リサイド膜を形成することができるとともに、シリサイ
ド膜も含めてマスクとすることにより、マスクされる部
分が増加してシリサイド膜の厚さに応じて半導体活性層
に容易に低濃度不純領域を形成でき、性能を低下させる
ことなく、製造工程を簡単にできる。
【図１】本発明の一実施の形態の薄膜トランジスタを示
す断面図である。
す断面図である。
【図２】同上薄膜トランジスタの一製造工程を示す断面
図である。
図である。
【図３】同上図２に示す次の工程を示す断面図である。
【図４】同上図３に示す次の工程を示す断面図である。
２ 半導体活性層 ４，５ 低濃度不純物領域 ６，７ 高濃度不純物領域 ８ ゲート絶縁層 ９ ゲート電極 10 シリサイド膜
Claims (10)
- 【請求項１】 半導体活性層、ゲート絶縁層およびゲー
ト電極が積層形成された薄膜トランジスタにおいて、 前記ゲート電極と反応することにより形成されたシリサ
イド膜と、 このシリサイド膜をマスクとして前記半導体活性層に形
成された低濃度不純物領域とを具備したことを特徴とす
る薄膜トランジスタ。 - 【請求項２】 ゲート電極は、シリコン系の半導体であ
ることを特徴とする請求項１記載の薄膜トランジスタ。 - 【請求項３】 ゲート電極は、多結晶シリコンであるこ
とを特徴とする請求項２記載の薄膜トランジスタ。 - 【請求項４】 シリサイド膜は、ゲート電極を構成する
シリコンと、チタン、モリブデン、タングステンおよび
タンタルの少なくともいずれかとを有することを特徴と
する請求項２または３記載の薄膜トランジスタ。 - 【請求項５】 ゲート電極は、金属であることを特徴と
する請求項１記載の薄膜トランジスタ。 - 【請求項６】 ゲート電極は、元素周期表の８族の元素
を含むことを特徴とする請求項５記載の薄膜トランジス
タ。 - 【請求項７】 半導体活性層、ゲート絶縁層およびシリ
コン系の半導体のゲート電極を順次積層形成し、 前記ゲート電極をマスクとして前記半導体活性層に低濃
度の不純物を注入し、 前記ゲート電極を覆う金属膜を形成し、 前記ゲート電極および前記金属膜を反応させて前記ゲー
ト電極の周囲にシリサイド膜を形成し、 このシリサイド膜をマスクとして前記半導体活性層に高
濃度の不純物を注入することを特徴とする薄膜トランジ
スタの製造方法。 - 【請求項８】 半導体活性層、ゲート絶縁層および金属
のゲート電極を順次積層形成し、 前記ゲート電極をマスクとして前記半導体活性層に低濃
度の不純物を注入し、 前記ゲート電極を覆って、シリコン系の膜を形成し、 前記ゲート電極および前記シリコン系の膜を反応させて
前記ゲート電極の周囲にシリサイド膜を形成し、 このシリサイド膜をマスクとして前記半導体活性層に高
濃度の不純物を注入することを特徴とする薄膜トランジ
スタの製造方法。 - 【請求項９】 複数本のゲート配線、このゲート配線に
交差して配設された複数本の信号配線、および、これら
ゲート配線および信号配線の交点に配設された請求項１
ないし６記載の薄膜トランジスタを有するアレイ基板
と、 このアレイ基板に対向して配設される対向基板と、 前記アレイ基板および対向基板間に位置して配設される
液晶層とを具備したことを特徴とする液晶表示装置。 - 【請求項１０】 請求項７または８記載の薄膜トランジ
スタの製造方法によりアレイ基板上に薄膜トランジスタ
を形成し、 前記アレイ基板に対向して対向基板を配設し、 前記アレイ基板および対向基板間に液晶を配設して液晶
層を形成することを特徴とする液晶表示装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2470097A JPH10223907A (ja) | 1997-02-07 | 1997-02-07 | 薄膜トランジスタ、液晶表示装置およびそれらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2470097A JPH10223907A (ja) | 1997-02-07 | 1997-02-07 | 薄膜トランジスタ、液晶表示装置およびそれらの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10223907A true JPH10223907A (ja) | 1998-08-21 |
Family
ID=12145461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2470097A Pending JPH10223907A (ja) | 1997-02-07 | 1997-02-07 | 薄膜トランジスタ、液晶表示装置およびそれらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10223907A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1001467A2 (en) * | 1998-11-09 | 2000-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| WO2000054339A1 (fr) * | 1999-03-10 | 2000-09-14 | Matsushita Electric Industrial Co., Ltd. | Transistors a couches minces, flan, et procedes de production de ceux-ci |
| JP2001021920A (ja) * | 1999-07-07 | 2001-01-26 | Furontekku:Kk | 薄膜トランジスタ基板および液晶表示装置 |
| GB2396744A (en) * | 1999-03-10 | 2004-06-30 | Matsushita Electric Ind Co Ltd | Ldd tft |
| CN100388507C (zh) * | 2003-11-25 | 2008-05-14 | 三星Sdi株式会社 | 薄膜晶体管及制造方法、使用该薄膜晶体管的平板显示器 |
| US7800116B2 (en) | 2007-03-29 | 2010-09-21 | Panasonic Corporation | Group III-nitride semiconductor device with a cap layer |
-
1997
- 1997-02-07 JP JP2470097A patent/JPH10223907A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP1001467A3 (en) * | 1998-11-09 | 2009-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9214532B2 (en) | 1998-11-09 | 2015-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Ferroelectric liquid crystal display device comprising gate-overlapped lightly doped drain structure |
| WO2000054339A1 (fr) * | 1999-03-10 | 2000-09-14 | Matsushita Electric Industrial Co., Ltd. | Transistors a couches minces, flan, et procedes de production de ceux-ci |
| GB2354882A (en) * | 1999-03-10 | 2001-04-04 | Matsushita Electric Ind Co Ltd | Thin-film transistor,panel and methods for producing them |
| GB2354882B (en) * | 1999-03-10 | 2004-06-02 | Matsushita Electric Ind Co Ltd | Thin film transistor panel and their manufacturing method |
| GB2396744A (en) * | 1999-03-10 | 2004-06-30 | Matsushita Electric Ind Co Ltd | Ldd tft |
| GB2396744B (en) * | 1999-03-10 | 2004-08-18 | Matsushita Electric Ind Co Ltd | A semiconductor element |
| JP2001021920A (ja) * | 1999-07-07 | 2001-01-26 | Furontekku:Kk | 薄膜トランジスタ基板および液晶表示装置 |
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