JP2001021920A - 薄膜トランジスタ基板および液晶表示装置 - Google Patents
薄膜トランジスタ基板および液晶表示装置Info
- Publication number
- JP2001021920A JP2001021920A JP11193720A JP19372099A JP2001021920A JP 2001021920 A JP2001021920 A JP 2001021920A JP 11193720 A JP11193720 A JP 11193720A JP 19372099 A JP19372099 A JP 19372099A JP 2001021920 A JP2001021920 A JP 2001021920A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- source
- drain
- metal
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 70
- 239000010409 thin film Substances 0.000 title claims abstract description 42
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 22
- 239000010408 film Substances 0.000 claims abstract description 100
- 229910052751 metal Inorganic materials 0.000 claims abstract description 59
- 239000002184 metal Substances 0.000 claims abstract description 59
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 33
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 238000002161 passivation Methods 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 19
- 239000003990 capacitor Substances 0.000 claims description 14
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 9
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 9
- 229910052802 copper Inorganic materials 0.000 claims description 9
- 239000010949 copper Substances 0.000 claims description 9
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 9
- 229910052737 gold Inorganic materials 0.000 claims description 9
- 239000010931 gold Substances 0.000 claims description 9
- 229910052709 silver Inorganic materials 0.000 claims description 9
- 239000004332 silver Substances 0.000 claims description 9
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 8
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 8
- 229910052804 chromium Inorganic materials 0.000 claims description 8
- 239000011651 chromium Substances 0.000 claims description 8
- 229910052750 molybdenum Inorganic materials 0.000 claims description 8
- 239000011733 molybdenum Substances 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 239000010937 tungsten Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 230000005684 electric field Effects 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 10
- 239000013078 crystal Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- -1 for example Substances 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- 101000984186 Homo sapiens Leukocyte immunoglobulin-like receptor subfamily B member 4 Proteins 0.000 description 1
- 102100025578 Leukocyte immunoglobulin-like receptor subfamily B member 4 Human genes 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 101000701286 Pseudomonas aeruginosa (strain ATCC 15692 / DSM 22644 / CIP 104116 / JCM 14847 / LMG 12228 / 1C / PRS 101 / PAO1) Alkanesulfonate monooxygenase Proteins 0.000 description 1
- 101000983349 Solanum commersonii Osmotin-like protein OSML13 Proteins 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0224—Electrodes
- H01L31/022466—Electrodes made of transparent conductive layers, e.g. TCO, ITO layers
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
- G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
Abstract
(57)【要約】
【課題】 オン時の電流低下を生じない優れた特性を有
する薄膜トランジスタ基板およびそれを使用した液晶表
示装置を提供する。 【解決手段】 基板１上に多結晶シリコンからなる半導
体層５が設けられ、半導体層５中にソース領域３、ドレ
イン領域４が形成され、チャネル部２上にゲート絶縁膜
６を介してゲート電極９が設けられるとともに、ソース
領域３、ドレイン領域４にそれぞれ接続されたソース電
極１１、ドレイン電極１２が設けられ、ゲート電極９、
ソース電極１１およびドレイン電極１２が、多結晶シリ
コンとの反応によりシリサイド膜を形成する金属からな
る下層７と抵抗制御用の金属からなる上層８の２層から
なり、ソース領域１１、ドレイン領域１２の上面にそれ
ぞれシリサイド膜１７が設けられている。
する薄膜トランジスタ基板およびそれを使用した液晶表
示装置を提供する。 【解決手段】 基板１上に多結晶シリコンからなる半導
体層５が設けられ、半導体層５中にソース領域３、ドレ
イン領域４が形成され、チャネル部２上にゲート絶縁膜
６を介してゲート電極９が設けられるとともに、ソース
領域３、ドレイン領域４にそれぞれ接続されたソース電
極１１、ドレイン電極１２が設けられ、ゲート電極９、
ソース電極１１およびドレイン電極１２が、多結晶シリ
コンとの反応によりシリサイド膜を形成する金属からな
る下層７と抵抗制御用の金属からなる上層８の２層から
なり、ソース領域１１、ドレイン領域１２の上面にそれ
ぞれシリサイド膜１７が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
基板およびそれを使用した液晶表示装置に係わる。
基板およびそれを使用した液晶表示装置に係わる。
【０００２】
【従来の技術】図７は、従来のトップゲート型薄膜トラ
ンジスタ基板の一例を示すものである。この図に示す従
来の薄膜トランジスタ基板は、例えばガラス等の基板１
０１上に多結晶シリコンからなる半導体層１０５が設け
られ、その中央部上にゲート絶縁膜１０６が設けられ、
このゲート絶縁膜１０６上にゲート電極１０９が設けら
れている。半導体層１０５の両側端部には、不純物が注
入されたｎ型低抵抗半導体層からなるソース領域１０３
およびドレイン領域１０４が設けられており、これらソ
ース領域１０３とドレイン領域１０４とに挟まれた部分
がチャネル部１０２となっている。ソース領域１０３お
よびドレイン領域１０４は、それぞれソース電極１１１
およびドレイン電極１１２に接続している。ソース領域
１０３およびドレイン領域１０４は、ソース電極１１１
およびドレイン電極１１２をなす金属と良好な電気的接
続を確保するため、ｎ型不純物が１０16原子／立方セン
チ以上の高濃度で注入されている必要があった。
ンジスタ基板の一例を示すものである。この図に示す従
来の薄膜トランジスタ基板は、例えばガラス等の基板１
０１上に多結晶シリコンからなる半導体層１０５が設け
られ、その中央部上にゲート絶縁膜１０６が設けられ、
このゲート絶縁膜１０６上にゲート電極１０９が設けら
れている。半導体層１０５の両側端部には、不純物が注
入されたｎ型低抵抗半導体層からなるソース領域１０３
およびドレイン領域１０４が設けられており、これらソ
ース領域１０３とドレイン領域１０４とに挟まれた部分
がチャネル部１０２となっている。ソース領域１０３お
よびドレイン領域１０４は、それぞれソース電極１１１
およびドレイン電極１１２に接続している。ソース領域
１０３およびドレイン領域１０４は、ソース電極１１１
およびドレイン電極１１２をなす金属と良好な電気的接
続を確保するため、ｎ型不純物が１０16原子／立方セン
チ以上の高濃度で注入されている必要があった。
【０００３】ゲート電極１０９および半導体層１０５を
覆うようにパッシベーション膜１１０が設けられてい
る。このパッシベーション膜１１０を貫通してソース電
極１１１に達するソース電極コンタクトホール１１６が
設けられ、ソース電極コンタクトホール１１６を通して
ソース電極１１１に接続するソース配線１１３が設けら
れている。
覆うようにパッシベーション膜１１０が設けられてい
る。このパッシベーション膜１１０を貫通してソース電
極１１１に達するソース電極コンタクトホール１１６が
設けられ、ソース電極コンタクトホール１１６を通して
ソース電極１１１に接続するソース配線１１３が設けら
れている。
【０００４】ドレイン電極１１２は、透明導電体からな
る画素電極１１５に接続されている。また、ドレイン電
極１１２との間で補助容量を構成する容量電極１１４が
ドレイン電極１１２上方に、パッシベーション膜１１０
を介して設けられている。
る画素電極１１５に接続されている。また、ドレイン電
極１１２との間で補助容量を構成する容量電極１１４が
ドレイン電極１１２上方に、パッシベーション膜１１０
を介して設けられている。
【０００５】
【発明が解決しようとする課題】図７の薄膜トランジス
タ基板の場合、ソース電極金属およびドレイン電極金属
との良好な電気的接続を確保するため、ソース領域１０
３およびドレイン領域１０４にｎ型不純物が１０16原子
／立方センチ以上の高濃度で注入されるようイオン注入
していた。この際、半導体層１０５のチャネル部１０２
の両側部は、ゲート絶縁膜１０６で覆われていないた
め、不純物イオンが高濃度で半導体層中に注入され、金
属との良好な電気的接続を有するソース領域１０３およ
びドレイン領域１０４となる。
タ基板の場合、ソース電極金属およびドレイン電極金属
との良好な電気的接続を確保するため、ソース領域１０
３およびドレイン領域１０４にｎ型不純物が１０16原子
／立方センチ以上の高濃度で注入されるようイオン注入
していた。この際、半導体層１０５のチャネル部１０２
の両側部は、ゲート絶縁膜１０６で覆われていないた
め、不純物イオンが高濃度で半導体層中に注入され、金
属との良好な電気的接続を有するソース領域１０３およ
びドレイン領域１０４となる。
【０００６】ところが、このような高濃度で不純物イオ
ンを注入する条件は、イオンが注入される層の表面に、
イオン注入時のダメージによる結晶欠陥を生じさせ、薄
膜トランジスタのオン時の電流（Ｉon）を低下させる原
因となっていた。本発明の目的は、上述の結晶欠陥発生
を防止し、オン時の電流低下を生じない優れた特性を有
する薄膜トランジスタ基板およびそれを使用した液晶表
示装置を提供することにある。
ンを注入する条件は、イオンが注入される層の表面に、
イオン注入時のダメージによる結晶欠陥を生じさせ、薄
膜トランジスタのオン時の電流（Ｉon）を低下させる原
因となっていた。本発明の目的は、上述の結晶欠陥発生
を防止し、オン時の電流低下を生じない優れた特性を有
する薄膜トランジスタ基板およびそれを使用した液晶表
示装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明に係わる薄膜トラ
ンジスタ基板は、基板上に多結晶シリコンからなる半導
体層が設けられ、半導体層中に不純物を導入してなるソ
ース領域およびドレイン領域が形成され、ソース領域と
ドレイン領域との間のチャネル部上にゲート絶縁膜を介
してゲート電極が設けられるとともに、ソース領域およ
びドレイン領域にそれぞれ接続されたソース電極および
ドレイン電極が設けられ、ゲート電極、ソース電極およ
びドレイン電極が、多結晶シリコンとの反応によりシリ
サイド膜を形成する金属からなる下層と抵抗制御用の金
属からなる上層の２層からなり、ソース領域およびドレ
イン領域の上面にそれぞれシリサイド膜が設けられ、ド
レイン電極をなす下層の金属に接続して画素電極が設け
られ、ドレイン電極との間で容量を構成する容量電極が
ドレイン電極の上方に絶縁膜を介して設けられ、容量電
極と同一の金属膜からなるソース配線がソース電極をな
す上層の金属に接続して設けられたことを特徴とする。
ンジスタ基板は、基板上に多結晶シリコンからなる半導
体層が設けられ、半導体層中に不純物を導入してなるソ
ース領域およびドレイン領域が形成され、ソース領域と
ドレイン領域との間のチャネル部上にゲート絶縁膜を介
してゲート電極が設けられるとともに、ソース領域およ
びドレイン領域にそれぞれ接続されたソース電極および
ドレイン電極が設けられ、ゲート電極、ソース電極およ
びドレイン電極が、多結晶シリコンとの反応によりシリ
サイド膜を形成する金属からなる下層と抵抗制御用の金
属からなる上層の２層からなり、ソース領域およびドレ
イン領域の上面にそれぞれシリサイド膜が設けられ、ド
レイン電極をなす下層の金属に接続して画素電極が設け
られ、ドレイン電極との間で容量を構成する容量電極が
ドレイン電極の上方に絶縁膜を介して設けられ、容量電
極と同一の金属膜からなるソース配線がソース電極をな
す上層の金属に接続して設けられたことを特徴とする。
【０００８】かかる薄膜トランジスタ基板によれば、ソ
ース領域およびドレイン領域の上面にそれぞれシリサイ
ド膜が設けられ、シリサイド膜を介してソース領域とソ
ース電極およびドレイン領域とドレイン電極とがそれぞ
れ接触しているため、ソース領域およびドレイン領域に
注入する不純物イオン濃度を１０14原子／立方センチな
いし１０15原子／立方センチとしても、ソース電極とソ
ース領域およびドレイン電極とドレイン領域との良好な
電気的接続を確保することが可能となる。この結果、ソ
ース領域およびドレイン領域への不純物イオン注入条件
を従来より緩和することができ、不純物イオン注入時の
ソース領域およびドレイン領域表面へのダメージによる
結晶欠陥発生を防止することが可能となる。
ース領域およびドレイン領域の上面にそれぞれシリサイ
ド膜が設けられ、シリサイド膜を介してソース領域とソ
ース電極およびドレイン領域とドレイン電極とがそれぞ
れ接触しているため、ソース領域およびドレイン領域に
注入する不純物イオン濃度を１０14原子／立方センチな
いし１０15原子／立方センチとしても、ソース電極とソ
ース領域およびドレイン電極とドレイン領域との良好な
電気的接続を確保することが可能となる。この結果、ソ
ース領域およびドレイン領域への不純物イオン注入条件
を従来より緩和することができ、不純物イオン注入時の
ソース領域およびドレイン領域表面へのダメージによる
結晶欠陥発生を防止することが可能となる。
【０００９】また上記構成によれば、ソース電極および
ドレイン電極がシリサイド膜を形成する金属からなる下
層を有しており、ソース領域およびドレイン領域表面に
シリサイドを形成するための金属膜を別工程で形成する
必要がなく、工程の煩雑化ひいては歩留まりの低下を防
ぐことができる。さらにゲート電極、ソース電極および
ドレイン電極が、抵抗制御用の金属からなる上層を有し
ているため、上層の金属を適宜設定することにより、各
電極の抵抗値を必要に応じて低く設定することができ
る。
ドレイン電極がシリサイド膜を形成する金属からなる下
層を有しており、ソース領域およびドレイン領域表面に
シリサイドを形成するための金属膜を別工程で形成する
必要がなく、工程の煩雑化ひいては歩留まりの低下を防
ぐことができる。さらにゲート電極、ソース電極および
ドレイン電極が、抵抗制御用の金属からなる上層を有し
ているため、上層の金属を適宜設定することにより、各
電極の抵抗値を必要に応じて低く設定することができ
る。
【００１０】さらにまた、容量電極とソース配線が同一
の金属膜から形成されているため、容量電極をなす金属
膜を別工程で形成する必要がなく、工程の煩雑化ひいて
は歩留まりの低下を防ぐことができる。
の金属膜から形成されているため、容量電極をなす金属
膜を別工程で形成する必要がなく、工程の煩雑化ひいて
は歩留まりの低下を防ぐことができる。
【００１１】本発明に係わる薄膜トランジスタ基板の画
素電極は、透明導電膜により形成することができる。こ
の構成とすることにより本薄膜トランジスタ基板は、透
過型ＴＮ液晶表示装置用の基板として適したものとな
る。
素電極は、透明導電膜により形成することができる。こ
の構成とすることにより本薄膜トランジスタ基板は、透
過型ＴＮ液晶表示装置用の基板として適したものとな
る。
【００１２】また容量電極に画素電極と協働して基板表
面にほぼ平行する方向の横電界を発生させる共通電極を
接続することもできる。この構成とすることにより、本
薄膜トランジスタ基板は、ＩＰＳ型液晶表示装置用の基
板として適したものとなる。
面にほぼ平行する方向の横電界を発生させる共通電極を
接続することもできる。この構成とすることにより、本
薄膜トランジスタ基板は、ＩＰＳ型液晶表示装置用の基
板として適したものとなる。
【００１３】また本発明に係わる薄膜トランジスタ基板
は、基板上にソース配線が設けられ、ソース配線を含む
基板表面に絶縁膜が設けられ絶縁膜上に多結晶シリコン
からなる半導体層が設けられ、半導体層中に不純物を導
入してなるソース領域およびドレイン領域が形成され、
ソース領域とドレイン領域との間のチャネル部上にゲー
ト絶縁膜を介してゲート電極が設けられるとともに、ソ
ース領域およびドレイン領域にそれぞれ接続してソース
電極およびドレイン電極が設けられ、ゲート電極、ソー
ス電極およびドレイン電極が、多結晶シリコンとの反応
によりシリサイド膜を形成する金属からなる下層と抵抗
制御用の金属からなる上層の２層からなり、ソース領域
およびドレイン領域の上面にそれぞれシリサイド膜が設
けられ、全面にパッシベーション膜が設けられ、ドレイ
ン電極上のパッシベーション膜にドレイン電極に達する
ドレイン電極コンタクトホールが設けられ、パッシベー
ション膜上にドレイン電極コンタクトホールを通してド
レイン電極に接続させて透明導電膜からなる画素電極が
設けられ、ソース電極上のパッシベーション膜にソース
電極に達するソース電極コンタクトホールが設けられ、
ソース配線上の絶縁膜およびパッシベーション膜にソー
ス配線に達するソース配線コンタクトホールが設けら
れ、パッシベーション膜上にソース電極コンタクトホー
ルを通してソース電極に接続させかつソース配線コンタ
クトホールを通してソース配線に接続させた透明導電膜
からなるソース接続配線が設けられたことを特徴とす
る。
は、基板上にソース配線が設けられ、ソース配線を含む
基板表面に絶縁膜が設けられ絶縁膜上に多結晶シリコン
からなる半導体層が設けられ、半導体層中に不純物を導
入してなるソース領域およびドレイン領域が形成され、
ソース領域とドレイン領域との間のチャネル部上にゲー
ト絶縁膜を介してゲート電極が設けられるとともに、ソ
ース領域およびドレイン領域にそれぞれ接続してソース
電極およびドレイン電極が設けられ、ゲート電極、ソー
ス電極およびドレイン電極が、多結晶シリコンとの反応
によりシリサイド膜を形成する金属からなる下層と抵抗
制御用の金属からなる上層の２層からなり、ソース領域
およびドレイン領域の上面にそれぞれシリサイド膜が設
けられ、全面にパッシベーション膜が設けられ、ドレイ
ン電極上のパッシベーション膜にドレイン電極に達する
ドレイン電極コンタクトホールが設けられ、パッシベー
ション膜上にドレイン電極コンタクトホールを通してド
レイン電極に接続させて透明導電膜からなる画素電極が
設けられ、ソース電極上のパッシベーション膜にソース
電極に達するソース電極コンタクトホールが設けられ、
ソース配線上の絶縁膜およびパッシベーション膜にソー
ス配線に達するソース配線コンタクトホールが設けら
れ、パッシベーション膜上にソース電極コンタクトホー
ルを通してソース電極に接続させかつソース配線コンタ
クトホールを通してソース配線に接続させた透明導電膜
からなるソース接続配線が設けられたことを特徴とす
る。
【００１４】かかる薄膜トランジスタ基板によれば、ソ
ース領域およびドレイン領域の上面にそれぞれシリサイ
ド膜が設けられ、シリサイド膜を介してソース領域とソ
ース電極およびドレイン領域とドレイン電極とがそれぞ
れ接触しているため、ソース領域およびドレイン領域に
注入する不純物イオン濃度を１０14原子／立方センチな
いし１０15原子／立方センチとしてもソース電極とソー
ス領域およびドレイン電極とドレイン領域との良好な電
気的接続を確保することが可能となる。この結果ソース
領域およびドレイン領域への不純物イオン注入条件を従
来より緩和することができ、不純物イオン注入時のソー
ス領域およびドレイン領域表面へのダメージによる結晶
欠陥発生を防止することが可能となる。また、工程の煩
雑化ひいては歩留まりの低下を防ぐことができる。さら
に、各電極の抵抗値を必要に応じて低く設定することが
できる。
ース領域およびドレイン領域の上面にそれぞれシリサイ
ド膜が設けられ、シリサイド膜を介してソース領域とソ
ース電極およびドレイン領域とドレイン電極とがそれぞ
れ接触しているため、ソース領域およびドレイン領域に
注入する不純物イオン濃度を１０14原子／立方センチな
いし１０15原子／立方センチとしてもソース電極とソー
ス領域およびドレイン電極とドレイン領域との良好な電
気的接続を確保することが可能となる。この結果ソース
領域およびドレイン領域への不純物イオン注入条件を従
来より緩和することができ、不純物イオン注入時のソー
ス領域およびドレイン領域表面へのダメージによる結晶
欠陥発生を防止することが可能となる。また、工程の煩
雑化ひいては歩留まりの低下を防ぐことができる。さら
に、各電極の抵抗値を必要に応じて低く設定することが
できる。
【００１５】上記シリサイド膜形成金属は、半導体層を
なす多結晶シリコンと容易にシリサイドを形成すること
が可能であることから、クロム、モリブデン、タングス
テンおよびチタンからなる群のいずれか一つの金属から
なることが望ましい。またこれらの金属は、画素電極を
なす透明導電膜との電気的接触も良好であり好都合であ
る。透明導電膜としては、例えばインジウム錫酸化物
（ＩＴＯ）あるいはインジウム亜鉛酸化物（ＩＺＯ）等
の透明導電性酸化物を用いることができる。特にインジ
ウム亜鉛酸化物（ＩＺＯ）は、エッチング剤として用い
る塩酸が、他の部材にほとんど影響しないため好適であ
る。
なす多結晶シリコンと容易にシリサイドを形成すること
が可能であることから、クロム、モリブデン、タングス
テンおよびチタンからなる群のいずれか一つの金属から
なることが望ましい。またこれらの金属は、画素電極を
なす透明導電膜との電気的接触も良好であり好都合であ
る。透明導電膜としては、例えばインジウム錫酸化物
（ＩＴＯ）あるいはインジウム亜鉛酸化物（ＩＺＯ）等
の透明導電性酸化物を用いることができる。特にインジ
ウム亜鉛酸化物（ＩＺＯ）は、エッチング剤として用い
る塩酸が、他の部材にほとんど影響しないため好適であ
る。
【００１６】上記抵抗制御用の金属は、電気抵抗値を低
く保てる点から、銅、アルミニウム、銀および金からな
る群のいずれか一つの金属からなることが望ましい。
く保てる点から、銅、アルミニウム、銀および金からな
る群のいずれか一つの金属からなることが望ましい。
【００１７】本発明に係わる液晶表示装置は、液晶を狭
持する一対の基板の一方の基板に上記の本発明の薄膜ト
ランジスタ基板を使用している。かかる液晶表示装置に
よれば、前記の優れた特徴を発揮する薄膜トランジスタ
基板を有する液晶表示装置を得ることができる。
持する一対の基板の一方の基板に上記の本発明の薄膜ト
ランジスタ基板を使用している。かかる液晶表示装置に
よれば、前記の優れた特徴を発揮する薄膜トランジスタ
基板を有する液晶表示装置を得ることができる。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１と図２は本発明に係わる
薄膜トランジスタ基板の第１の実施の形態の要部を示す
もので、図２は平面図を示すものであり、図１は図２の
Ｉ−Ｉ部分の断面図を示すものである。図１および図２
で、基板１上に多結晶シリコンからなる半導体層５が設
けられている。半導体層５中に不純物を導入してなるソ
ース領域３およびドレイン領域４が形成され、ソース領
域３とドレイン領域４との間のチャネル部２上にゲート
絶縁膜６を介してゲート電極９が設けられている。
施形態について説明する。図１と図２は本発明に係わる
薄膜トランジスタ基板の第１の実施の形態の要部を示す
もので、図２は平面図を示すものであり、図１は図２の
Ｉ−Ｉ部分の断面図を示すものである。図１および図２
で、基板１上に多結晶シリコンからなる半導体層５が設
けられている。半導体層５中に不純物を導入してなるソ
ース領域３およびドレイン領域４が形成され、ソース領
域３とドレイン領域４との間のチャネル部２上にゲート
絶縁膜６を介してゲート電極９が設けられている。
【００１９】ソース領域３およびドレイン領域４には、
それぞれソース電極１１およびドレイン電極１２が接続
されて設けられ、ゲート電極９、ソース電極１１および
ドレイン電極１２は、多結晶シリコンとの反応によりシ
リサイド膜を形成する金属からなる下層７と、抵抗制御
用の金属からなる上層８の２層からなる。
それぞれソース電極１１およびドレイン電極１２が接続
されて設けられ、ゲート電極９、ソース電極１１および
ドレイン電極１２は、多結晶シリコンとの反応によりシ
リサイド膜を形成する金属からなる下層７と、抵抗制御
用の金属からなる上層８の２層からなる。
【００２０】ソース領域３およびドレイン領域４の上面
には、それぞれシリサイド膜１７が設けられ、ドレイン
電極１２をなす前記下層７の金属に接続して画素電極１
５が設けられ、ドレイン電極１２との間で容量を構成す
る容量電極１４が前記ドレイン電極１２の上方に設けら
れた絶縁膜１０を介して設けられている。また容量電極
１４と同一の金属膜からなるソース配線１３がソース電
極１１の上方に設けられた絶縁膜１０に形成されたコン
タクトホール１６を通してソース電極１１をなす前記上
層の金属８に接続して設けられている。
には、それぞれシリサイド膜１７が設けられ、ドレイン
電極１２をなす前記下層７の金属に接続して画素電極１
５が設けられ、ドレイン電極１２との間で容量を構成す
る容量電極１４が前記ドレイン電極１２の上方に設けら
れた絶縁膜１０を介して設けられている。また容量電極
１４と同一の金属膜からなるソース配線１３がソース電
極１１の上方に設けられた絶縁膜１０に形成されたコン
タクトホール１６を通してソース電極１１をなす前記上
層の金属８に接続して設けられている。
【００２１】基板１は、平坦性、光透過性の観点からガ
ラス基板であることが好ましいが、石英基板等も使用可
能である。多結晶シリコンからなる半導体層５は、定法
に従いアモルファスシリコン膜をＰＥＣＶＤにより形成
した後に、レーザーアニール法により多結晶化して作成
した。ソース領域３およびドレイン領域４は、多結晶シ
リコンからなる半導体層５の両側のゲート電極９でマス
キングされていない領域に、リン元素等の不純物イオン
を注入して形成した。ゲート絶縁膜６は、酸化シリコン
膜をＰＥＣＶＤあるいはスパッタ成膜法により形成し
た。
ラス基板であることが好ましいが、石英基板等も使用可
能である。多結晶シリコンからなる半導体層５は、定法
に従いアモルファスシリコン膜をＰＥＣＶＤにより形成
した後に、レーザーアニール法により多結晶化して作成
した。ソース領域３およびドレイン領域４は、多結晶シ
リコンからなる半導体層５の両側のゲート電極９でマス
キングされていない領域に、リン元素等の不純物イオン
を注入して形成した。ゲート絶縁膜６は、酸化シリコン
膜をＰＥＣＶＤあるいはスパッタ成膜法により形成し
た。
【００２２】ゲート電極９、ソース電極１１およびドレ
イン電極１２は、多結晶シリコンとの反応によりシリサ
イド膜を形成する金属、例えばクロム、モリブデン、タ
ングステンあるいはタンタルからなる下層７と、抵抗制
御用の金属、例えば銅、アルミニウム、銀あるいは金か
らなる上層８の２層により構成した。抵抗制御用の上層
８の金属は、低抵抗であり配線として用いた際に、配線
遅延発生を防ぐことが可能となることから上記金属、例
えば銅、アルミニウム、銀あるいは金が適している。シ
リサイド膜を形成する下層７の金属としては、容易に安
定なシリサイドを形成可能であること、画素電極との良
好な電気的接続が得られることから、上記金属、例えば
クロム、モリブデン、タングステンあるいはタンタルが
適している。
イン電極１２は、多結晶シリコンとの反応によりシリサ
イド膜を形成する金属、例えばクロム、モリブデン、タ
ングステンあるいはタンタルからなる下層７と、抵抗制
御用の金属、例えば銅、アルミニウム、銀あるいは金か
らなる上層８の２層により構成した。抵抗制御用の上層
８の金属は、低抵抗であり配線として用いた際に、配線
遅延発生を防ぐことが可能となることから上記金属、例
えば銅、アルミニウム、銀あるいは金が適している。シ
リサイド膜を形成する下層７の金属としては、容易に安
定なシリサイドを形成可能であること、画素電極との良
好な電気的接続が得られることから、上記金属、例えば
クロム、モリブデン、タングステンあるいはタンタルが
適している。
【００２３】図３と図４は本発明に係わる薄膜トランジ
スタ基板の第２の実施の形態の要部を示すもので、図４
は平面図を示すものであり、図３は図４のIII−III部分
の断面図を示すものである。本実施の形態の例は、液晶
材料に基板に平行方向の電荷を印加して表示状態を制御
する、ＩＰＳモードの液晶表示装置に用いるのに好適な
薄膜トランジスタ基板の例である。
スタ基板の第２の実施の形態の要部を示すもので、図４
は平面図を示すものであり、図３は図４のIII−III部分
の断面図を示すものである。本実施の形態の例は、液晶
材料に基板に平行方向の電荷を印加して表示状態を制御
する、ＩＰＳモードの液晶表示装置に用いるのに好適な
薄膜トランジスタ基板の例である。
【００２４】前記第１の実施の形態と同一の機能を有す
る部分については、同一符号を付して説明を省略した。
る部分については、同一符号を付して説明を省略した。
【００２５】ソース領域３およびドレイン領域４の上面
には、それぞれシリサイド膜１７が設けられ、ドレイン
電極１２には画素電極３４および基部３３が連続して設
けられている。ドレイン電極１２、画素電極３４および
ドレイン電極１２の基部３３は、多結晶シリコンとの反
応によりシリサイド膜を形成する金属、例えばクロム、
モリブデン、タングステンあるいはタンタルからなる下
層７と、抵抗制御用の金属、例えば銅、アルミニウム、
銀あるいは金からなる上層８の２層により構成した。
には、それぞれシリサイド膜１７が設けられ、ドレイン
電極１２には画素電極３４および基部３３が連続して設
けられている。ドレイン電極１２、画素電極３４および
ドレイン電極１２の基部３３は、多結晶シリコンとの反
応によりシリサイド膜を形成する金属、例えばクロム、
モリブデン、タングステンあるいはタンタルからなる下
層７と、抵抗制御用の金属、例えば銅、アルミニウム、
銀あるいは金からなる上層８の２層により構成した。
【００２６】ドレイン電極１２の基部３３との間で容量
を構成する容量電極３１が、前記ドレイン電極１２およ
びドレイン電極１２の基部３３の上方に設けられた絶縁
膜１０を介して設けられている。また容量電極３１と同
一の金属膜からなるソース配線１３がソース電極１１の
上方に設けられた絶縁膜１０に形成されたコンタクトホ
ール１６を通してソース電極１１をなす前記上層の金属
８に接続して設けられている。また容量電極３１は、画
素電極３４と協働して液晶分子に横電界を与える共通電
極３２が連続的に形成されている。
を構成する容量電極３１が、前記ドレイン電極１２およ
びドレイン電極１２の基部３３の上方に設けられた絶縁
膜１０を介して設けられている。また容量電極３１と同
一の金属膜からなるソース配線１３がソース電極１１の
上方に設けられた絶縁膜１０に形成されたコンタクトホ
ール１６を通してソース電極１１をなす前記上層の金属
８に接続して設けられている。また容量電極３１は、画
素電極３４と協働して液晶分子に横電界を与える共通電
極３２が連続的に形成されている。
【００２７】容量電極３１および共通電極３２は、特に
材質を特定するものではないが、配線抵抗の低減化の観
点から、例えば銅、アルミニウム、銀あるいは金が適し
ており、前記抵抗制御用の金属と同一の材料を用いるこ
とにより、工程の簡略化が可能となる。
材質を特定するものではないが、配線抵抗の低減化の観
点から、例えば銅、アルミニウム、銀あるいは金が適し
ており、前記抵抗制御用の金属と同一の材料を用いるこ
とにより、工程の簡略化が可能となる。
【００２８】図５は本発明に係わる薄膜トランジスタ基
板の第３の実施の形態の要部を示す断面図である。基板
１上にソース配線２１が設けられ、ソース配線２１を含
む基板１表面に絶縁膜２３が設けられている。絶縁膜２
３上に多結晶シリコンからなる半導体層５が設けられ、
半導体層５中に不純物を導入してなるソース領域３およ
びドレイン領域４が形成され、ソース領域３とドレイン
領域４との間のチャネル部２上にゲート絶縁膜６を介し
てゲート電極９が設けられている。
板の第３の実施の形態の要部を示す断面図である。基板
１上にソース配線２１が設けられ、ソース配線２１を含
む基板１表面に絶縁膜２３が設けられている。絶縁膜２
３上に多結晶シリコンからなる半導体層５が設けられ、
半導体層５中に不純物を導入してなるソース領域３およ
びドレイン領域４が形成され、ソース領域３とドレイン
領域４との間のチャネル部２上にゲート絶縁膜６を介し
てゲート電極９が設けられている。
【００２９】ソース領域３およびドレイン領域４にそれ
ぞれ接続してソース電極１１およびドレイン電極１２が
設けられ、ゲート電極９、ソース電極１１およびドレイ
ン電極１２が、多結晶シリコンとの反応によりシリサイ
ド膜を形成する金属からなる下層７と抵抗制御用の金属
からなる上層８の２層からなっている。
ぞれ接続してソース電極１１およびドレイン電極１２が
設けられ、ゲート電極９、ソース電極１１およびドレイ
ン電極１２が、多結晶シリコンとの反応によりシリサイ
ド膜を形成する金属からなる下層７と抵抗制御用の金属
からなる上層８の２層からなっている。
【００３０】ソース領域３およびドレイン領域４の上面
にそれぞれシリサイド膜１７が設けられ、全面にパッシ
ベーション膜２４が設けられている。ドレイン電極１２
上のパッシベーション膜２４にドレイン電極１２に達す
るドレイン電極コンタクトホール２９が設けられ、パッ
シベーション膜２４上にドレイン電極コンタクトホール
２９を通してドレイン電極１２に接続させて透明導電膜
からなる画素電極２６が設けられ、ソース電極１１上の
パッシベーション膜２４にソース電極１１に達するソー
ス電極コンタクトホール２８が設けられ、ソース配線２
１上の絶縁膜２３およびパッシベーション膜２４にソー
ス配線２１に達するソース配線コンタクトホール２７が
設けられ、パッシベーション膜２４上にソース電極コン
タクトホール２８を通して前記ソース電極１１に接続さ
せかつ前記ソース配線コンタクトホール２７を通して前
記ソース配線２１に接続させた透明導電膜からなるソー
ス接続配線２５が設けられている。
にそれぞれシリサイド膜１７が設けられ、全面にパッシ
ベーション膜２４が設けられている。ドレイン電極１２
上のパッシベーション膜２４にドレイン電極１２に達す
るドレイン電極コンタクトホール２９が設けられ、パッ
シベーション膜２４上にドレイン電極コンタクトホール
２９を通してドレイン電極１２に接続させて透明導電膜
からなる画素電極２６が設けられ、ソース電極１１上の
パッシベーション膜２４にソース電極１１に達するソー
ス電極コンタクトホール２８が設けられ、ソース配線２
１上の絶縁膜２３およびパッシベーション膜２４にソー
ス配線２１に達するソース配線コンタクトホール２７が
設けられ、パッシベーション膜２４上にソース電極コン
タクトホール２８を通して前記ソース電極１１に接続さ
せかつ前記ソース配線コンタクトホール２７を通して前
記ソース配線２１に接続させた透明導電膜からなるソー
ス接続配線２５が設けられている。
【００３１】ゲート電極９、ソース電極１１およびドレ
イン電極１２は、多結晶シリコンとの反応によりシリサ
イド膜を形成する金属、例えばクロム、モリブデン、タ
ングステンあるいはタンタルからなる下層７と、抵抗制
御用の金属、例えば銅、アルミニウム、銀あるいは金か
らなる上層８の２層により構成した。抵抗制御用の上層
８の金属は、低抵抗であり配線として用いた際に、配線
遅延発生を防ぐことが可能となることから上記金属、例
えば銅、アルミニウム、銀あるいは金が適している。シ
リサイド膜を形成する下層７の金属としては、容易に安
定なシリサイドを形成可能であること、画素電極との良
好な電気的接続が得られることから、上記金属、例えば
クロム、モリブデン、タングステンあるいはタンタルが
適している。
イン電極１２は、多結晶シリコンとの反応によりシリサ
イド膜を形成する金属、例えばクロム、モリブデン、タ
ングステンあるいはタンタルからなる下層７と、抵抗制
御用の金属、例えば銅、アルミニウム、銀あるいは金か
らなる上層８の２層により構成した。抵抗制御用の上層
８の金属は、低抵抗であり配線として用いた際に、配線
遅延発生を防ぐことが可能となることから上記金属、例
えば銅、アルミニウム、銀あるいは金が適している。シ
リサイド膜を形成する下層７の金属としては、容易に安
定なシリサイドを形成可能であること、画素電極との良
好な電気的接続が得られることから、上記金属、例えば
クロム、モリブデン、タングステンあるいはタンタルが
適している。
【００３２】次に、上記実施の形態の薄膜トランジスタ
基板を用いた液晶表示装置の一実施例を図６を参照して
説明する。本実施の形態の液晶表示装置は、図６に示す
ように、一対の基板４０，４９が対向配置されており、
これら一対の基板のうち、一方の基板４０が上記第１、
第２あるいは第３の実施の形態に示した薄膜トランジス
タ基板、他方の基板４９が対向基板となっている。これ
ら一対の基板４０、４９の互いに対向する面には、それ
ぞれ配向処理された膜４２，４３が設けられ、これら配
向処理された膜４２，４３間に液晶層４６が配設された
構成となっている。そして、基板４０，４９の外側にそ
れぞれ第１、第２の偏光板４４，４５が設けられ、第１
の偏光板４４の外側にはバックライト４７が取り付けら
れている。
基板を用いた液晶表示装置の一実施例を図６を参照して
説明する。本実施の形態の液晶表示装置は、図６に示す
ように、一対の基板４０，４９が対向配置されており、
これら一対の基板のうち、一方の基板４０が上記第１、
第２あるいは第３の実施の形態に示した薄膜トランジス
タ基板、他方の基板４９が対向基板となっている。これ
ら一対の基板４０、４９の互いに対向する面には、それ
ぞれ配向処理された膜４２，４３が設けられ、これら配
向処理された膜４２，４３間に液晶層４６が配設された
構成となっている。そして、基板４０，４９の外側にそ
れぞれ第１、第２の偏光板４４，４５が設けられ、第１
の偏光板４４の外側にはバックライト４７が取り付けら
れている。
【００３３】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタ基板によれば、ソース領域およびドレイン領域
に、高濃度不純物イオンを注入する必要がないため、イ
オンが注入される層の表面に、イオン注入時のダメージ
による結晶欠陥を生じさせることがなく、薄膜トランジ
スタのオン時の電流（Ｉon）の低下を防止することが可
能となる。また、本発明の薄膜トランジスタ基板を一方
の基板として用いた液晶表示装置によれば、上記薄膜ト
ランジスタ基板の特性を活用した液晶表示装置を実現す
ることが可能となる。
ンジスタ基板によれば、ソース領域およびドレイン領域
に、高濃度不純物イオンを注入する必要がないため、イ
オンが注入される層の表面に、イオン注入時のダメージ
による結晶欠陥を生じさせることがなく、薄膜トランジ
スタのオン時の電流（Ｉon）の低下を防止することが可
能となる。また、本発明の薄膜トランジスタ基板を一方
の基板として用いた液晶表示装置によれば、上記薄膜ト
ランジスタ基板の特性を活用した液晶表示装置を実現す
ることが可能となる。
【図面の簡単な説明】
【図１】 図２のＩ−Ｉ部分の断面図を示すものであ
る。
る。
【図２】 本発明に係わる薄膜トランジスタ基板の第１
の実施の形態の要部を示す平面図である。
の実施の形態の要部を示す平面図である。
【図３】 図４のIII−III部分の断面図を示すものであ
る。
る。
【図４】 本発明に係わる薄膜トランジスタ基板の第２
の実施の形態の要部を示す平面図である。
の実施の形態の要部を示す平面図である。
【図５】 本発明に係わる薄膜トランジスタ基板の第３
の実施の形態の要部を示す断面図である。
の実施の形態の要部を示す断面図である。
【図６】 本発明に係わる薄膜トランジスタ基板を用い
た液晶表示装置の実施の形態を示す断面図である。
た液晶表示装置の実施の形態を示す断面図である。
【図７】 従来技術に係わる薄膜トランジスタ基板の実
施の形態の要部を示す平面図である。
施の形態の要部を示す平面図である。
１ 基板 ２ チャネル部 ３ ソース領域 ４ ドレイン領域 ５ 半導体層 ６ ゲート絶縁膜 ７ シリサイド膜を形成する金属からなる
下層 ８ 抵抗制御用の金属からなる上層 ９ ゲート電極 １０、２３ 絶縁膜 １１ ソース電極 １２ ドレイン電極 １３、２１ ソース配線 １４ 容量電極 １５、２６ 画素電極 １６ コンタクトホール １７ シリサイド膜 ２４ パッシベーション膜 ２５ ソース接続配線 ２７ ソース配線コンタクトホール ２８ ソース電極コンタクトホール ２９ ドレイン電極コンタクトホール ３１ 容量電極 ３２ 共通電極 ３３ ドレイン電極の基部 ３４ 画素電極
下層 ８ 抵抗制御用の金属からなる上層 ９ ゲート電極 １０、２３ 絶縁膜 １１ ソース電極 １２ ドレイン電極 １３、２１ ソース配線 １４ 容量電極 １５、２６ 画素電極 １６ コンタクトホール １７ シリサイド膜 ２４ パッシベーション膜 ２５ ソース接続配線 ２７ ソース配線コンタクトホール ２８ ソース電極コンタクトホール ２９ ドレイン電極コンタクトホール ３１ 容量電極 ３２ 共通電極 ３３ ドレイン電極の基部 ３４ 画素電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA29 JA25 JA34 JA37 JA41 JA46 JB57 JB67 KA04 KB24 MA05 MA30 NA21 NA27 NA29 PA11 PA13 QA07 5C094 AA23 AA42 BA03 BA43 CA19 DA13 EA03 EA04 EA05 EA07 EA10 FB02 FB12 FB14 FB19 GA10 5F110 AA03 AA16 AA26 CC02 DD02 DD03 EE02 EE03 EE04 EE05 EE14 FF02 FF30 GG02 GG13 GG45 HJ01 HJ13 HK02 HK03 HK04 HK05 HK21 HM17 HM18 NN02 NN72 PP03 QQ11
Claims (9)
- 【請求項１】 基板上に多結晶シリコンからなる半導体
層が設けられ、該半導体層中に不純物を導入してなるソ
ース領域およびドレイン領域が形成され、前記ソース領
域と前記ドレイン領域との間のチャネル部上にゲート絶
縁膜を介してゲート電極が設けられるとともに、前記ソ
ース領域および前記ドレイン領域にそれぞれ接続された
ソース電極およびドレイン電極が設けられ、前記ゲート
電極、前記ソース電極および前記ドレイン電極が、前記
多結晶シリコンとの反応によりシリサイド膜を形成する
金属からなる下層と抵抗制御用の金属からなる上層の２
層からなり、前記ソース領域および前記ドレイン領域の
上面にそれぞれシリサイド膜が設けられ、ドレイン電極
をなす前記下層の金属に接続して画素電極が設けられ、
前記ドレイン電極との間で容量を構成する容量電極が前
記ドレイン電極の上方に絶縁膜を介して設けられ、前記
容量電極と同一の金属膜からなるソース配線がソース電
極をなす前記上層の金属に接続して設けられたことを特
徴とする薄膜トランジスタ基板。 - 【請求項２】 前記画素電極が透明導電膜からなること
を特徴とする請求項１記載の薄膜トランジスタ基板。 - 【請求項３】 前記容量電極に前記画素電極と協働して
前記基板表面にほぼ平行する方向の横電界を発生させる
共通電極が接続されていることを特徴とする請求項１記
載の薄膜トランジスタ基板。 - 【請求項４】 前記シリサイド膜形成金属が、クロム、
モリブデン、タングステンおよびチタンからなる群のい
ずれか一つの金属からなることを特徴とする請求項１記
載の薄膜トランジスタ基板。 - 【請求項５】 前記抵抗制御用の金属が、銅、アルミニ
ウム、銀及び金からなる群のいずれか一つの金属からな
ることを特徴とする請求項１記載の薄膜トランジスタ基
板。 - 【請求項６】 基板上にソース配線が設けられ、該ソー
ス配線を含む前記基板表面に絶縁膜が設けられ該絶縁膜
上に多結晶シリコンからなる半導体層が設けられ、該半
導体層中に不純物を導入してなるソース領域およびドレ
イン領域が形成され、前記ソース領域と前記ドレイン領
域との間のチャネル部上にゲート絶縁膜を介してゲート
電極が設けられるとともに、前記ソース領域および前記
ドレイン領域にそれぞれ接続してソース電極およびドレ
イン電極が設けられ、前記ゲート電極、前記ソース電極
および前記ドレイン電極が、前記多結晶シリコンとの反
応によりシリサイド膜を形成する金属からなる下層と抵
抗制御用の金属からなる上層の２層からなり、前記ソー
ス領域および前記ドレイン領域の上面にそれぞれシリサ
イド膜が設けられ、全面にパッシベーション膜が設けら
れ、ドレイン電極上の前記パッシベーション膜に該ドレ
イン電極に達するドレイン電極コンタクトホールが設け
られ、前記パッシベーション膜上に該ドレイン電極コン
タクトホールを通して前記ドレイン電極に接続させて透
明導電膜からなる画素電極が設けられ、ソース電極上の
前記パッシベーション膜に該ソース電極に達するソース
電極コンタクトホールが設けられ、ソース配線上の前記
絶縁膜およびパッシベーション膜に該ソース配線に達す
るソース配線コンタクトホールが設けられ、前記パッシ
ベーション膜上に前記ソース電極コンタクトホールを通
して前記ソース電極に接続させかつ前記ソース配線コン
タクトホールを通して前記ソース配線に接続させた透明
導電膜からなるソース接続配線が設けられたことを特徴
とする薄膜トランジスタ基板。 - 【請求項７】 前記シリサイド膜形成金属が、クロム、
モリブデン、タングステンおよびチタンからなる群のい
ずれか一つの金属からなることを特徴とする請求項６記
載の薄膜トランジスタ基板。 - 【請求項８】 前記抵抗制御用の金属が、銅、アルミニ
ウム、銀および金からなる群のいずれか一つの金属から
なることを特徴とする請求項６記載の薄膜トランジスタ
基板。 - 【請求項９】 液晶を狭持する一対の基板の一方の基板
に請求項１または請求項６記載の薄膜トランジスタ基板
を使用したことを特徴とする液晶表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19372099A JP4034479B2 (ja) | 1999-07-07 | 1999-07-07 | 薄膜トランジスタ基板および液晶表示装置 |
| KR10-2000-0037743A KR100379565B1 (ko) | 1999-07-07 | 2000-07-03 | 박막 트랜지스터 기판 및 액정 표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19372099A JP4034479B2 (ja) | 1999-07-07 | 1999-07-07 | 薄膜トランジスタ基板および液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001021920A true JP2001021920A (ja) | 2001-01-26 |
| JP4034479B2 JP4034479B2 (ja) | 2008-01-16 |
Family
ID=16312683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19372099A Expired - Lifetime JP4034479B2 (ja) | 1999-07-07 | 1999-07-07 | 薄膜トランジスタ基板および液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP4034479B2 (ja) |
| KR (1) | KR100379565B1 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG115478A1 (en) * | 2001-05-30 | 2005-10-28 | Matsushita Electric Ind Co Ltd | Thin film transistor and method for manufacturing the same |
| JP2008015461A (ja) * | 2006-06-30 | 2008-01-24 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| JP2008040234A (ja) * | 2006-08-08 | 2008-02-21 | Mitsubishi Electric Corp | 薄膜トランジスタ基板、薄膜トランジスタの製造方法、及び表示装置 |
| JP2009122342A (ja) * | 2007-11-14 | 2009-06-04 | Mitsubishi Electric Corp | 液晶表示装置、及びその製造方法 |
| KR100922305B1 (ko) * | 2003-05-06 | 2009-10-21 | 엘지디스플레이 주식회사 | 다결정 박막트랜지스터를 포함하는 액정표시장치용어레이기판과 그 제조방법 |
| US7683977B2 (en) | 2006-08-04 | 2010-03-23 | Mitsubishi Electric Corporation | Display device and method of manufacturing the display device |
| KR101026934B1 (ko) | 2008-07-14 | 2011-04-06 | 광주과학기술원 | 게이트 구조물에 가변 저항체를 가지는 저항변화 메모리 및이의 동작 방법 |
| JP2012118297A (ja) * | 2010-12-01 | 2012-06-21 | Sony Corp | 表示パネルおよびその製造方法、表示装置、ならびに電子機器 |
| KR20160066633A (ko) * | 2014-12-02 | 2016-06-13 | 엘지디스플레이 주식회사 | 산화물 반도체 박막 트랜지스터 기판 |
| JP2020197754A (ja) * | 2005-12-05 | 2020-12-10 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02223924A (ja) * | 1989-02-27 | 1990-09-06 | Hitachi Ltd | 表示パネルの製造方法 |
| JPH02245739A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 液晶表示装置 |
| JPH03129326A (ja) * | 1989-10-13 | 1991-06-03 | Hitachi Ltd | 表示装置 |
| JPH0645358A (ja) * | 1992-07-24 | 1994-02-18 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPH06242466A (ja) * | 1993-02-17 | 1994-09-02 | Matsushita Electric Ind Co Ltd | マトリクス基板及びその製造方法 |
| JPH07111334A (ja) * | 1993-08-20 | 1995-04-25 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH08293603A (ja) * | 1995-04-21 | 1996-11-05 | Lg Semicon Co Ltd | ゲートードレイン重畳素子及びその製造方法 |
| JPH09232578A (ja) * | 1996-02-19 | 1997-09-05 | Furontetsuku:Kk | 薄膜トランジスタおよびその製造方法 |
| JPH1048651A (ja) * | 1996-07-31 | 1998-02-20 | Furontetsuku:Kk | 薄膜トランジスタ型液晶表示装置 |
| JPH10135475A (ja) * | 1996-10-31 | 1998-05-22 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH10154815A (ja) * | 1996-11-25 | 1998-06-09 | Furontetsuku:Kk | 薄膜トランジスタおよびその製造方法とそれを用いた液晶表示装置 |
| JPH10223907A (ja) * | 1997-02-07 | 1998-08-21 | Toshiba Corp | 薄膜トランジスタ、液晶表示装置およびそれらの製造方法 |
| JPH1140814A (ja) * | 1997-07-18 | 1999-02-12 | Furontetsuku:Kk | 薄膜トランジスタ基板と液晶表示装置および薄膜トランジスタ基板の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01102434A (ja) * | 1987-10-15 | 1989-04-20 | Sharp Corp | マトリックス型液晶表示パネル |
-
1999
- 1999-07-07 JP JP19372099A patent/JP4034479B2/ja not_active Expired - Lifetime
-
2000
- 2000-07-03 KR KR10-2000-0037743A patent/KR100379565B1/ko not_active IP Right Cessation
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02223924A (ja) * | 1989-02-27 | 1990-09-06 | Hitachi Ltd | 表示パネルの製造方法 |
| JPH02245739A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 液晶表示装置 |
| JPH03129326A (ja) * | 1989-10-13 | 1991-06-03 | Hitachi Ltd | 表示装置 |
| JPH0645358A (ja) * | 1992-07-24 | 1994-02-18 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPH06242466A (ja) * | 1993-02-17 | 1994-09-02 | Matsushita Electric Ind Co Ltd | マトリクス基板及びその製造方法 |
| JPH07111334A (ja) * | 1993-08-20 | 1995-04-25 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH08293603A (ja) * | 1995-04-21 | 1996-11-05 | Lg Semicon Co Ltd | ゲートードレイン重畳素子及びその製造方法 |
| JPH09232578A (ja) * | 1996-02-19 | 1997-09-05 | Furontetsuku:Kk | 薄膜トランジスタおよびその製造方法 |
| JPH1048651A (ja) * | 1996-07-31 | 1998-02-20 | Furontetsuku:Kk | 薄膜トランジスタ型液晶表示装置 |
| JPH10135475A (ja) * | 1996-10-31 | 1998-05-22 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH10154815A (ja) * | 1996-11-25 | 1998-06-09 | Furontetsuku:Kk | 薄膜トランジスタおよびその製造方法とそれを用いた液晶表示装置 |
| JPH10223907A (ja) * | 1997-02-07 | 1998-08-21 | Toshiba Corp | 薄膜トランジスタ、液晶表示装置およびそれらの製造方法 |
| JPH1140814A (ja) * | 1997-07-18 | 1999-02-12 | Furontetsuku:Kk | 薄膜トランジスタ基板と液晶表示装置および薄膜トランジスタ基板の製造方法 |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG115478A1 (en) * | 2001-05-30 | 2005-10-28 | Matsushita Electric Ind Co Ltd | Thin film transistor and method for manufacturing the same |
| KR100922305B1 (ko) * | 2003-05-06 | 2009-10-21 | 엘지디스플레이 주식회사 | 다결정 박막트랜지스터를 포함하는 액정표시장치용어레이기판과 그 제조방법 |
| US11048135B2 (en) | 2005-12-05 | 2021-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| JP2020197754A (ja) * | 2005-12-05 | 2020-12-10 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US11899329B2 (en) | 2005-12-05 | 2024-02-13 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US11592719B2 (en) | 2005-12-05 | 2023-02-28 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| JP7026745B2 (ja) | 2005-12-05 | 2022-02-28 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US11126053B2 (en) | 2005-12-05 | 2021-09-21 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| JP2008015461A (ja) * | 2006-06-30 | 2008-01-24 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| US8953110B2 (en) | 2006-06-30 | 2015-02-10 | Lg Display Co., Ltd. | Liquid crystal display and method for fabricating the same |
| JP4669834B2 (ja) * | 2006-06-30 | 2011-04-13 | エルジー ディスプレイ カンパニー リミテッド | 液晶表示装置の製造方法 |
| US7683977B2 (en) | 2006-08-04 | 2010-03-23 | Mitsubishi Electric Corporation | Display device and method of manufacturing the display device |
| JP2008040234A (ja) * | 2006-08-08 | 2008-02-21 | Mitsubishi Electric Corp | 薄膜トランジスタ基板、薄膜トランジスタの製造方法、及び表示装置 |
| JP2009122342A (ja) * | 2007-11-14 | 2009-06-04 | Mitsubishi Electric Corp | 液晶表示装置、及びその製造方法 |
| KR101026934B1 (ko) | 2008-07-14 | 2011-04-06 | 광주과학기술원 | 게이트 구조물에 가변 저항체를 가지는 저항변화 메모리 및이의 동작 방법 |
| JP2012118297A (ja) * | 2010-12-01 | 2012-06-21 | Sony Corp | 表示パネルおよびその製造方法、表示装置、ならびに電子機器 |
| KR20160066633A (ko) * | 2014-12-02 | 2016-06-13 | 엘지디스플레이 주식회사 | 산화물 반도체 박막 트랜지스터 기판 |
| KR102316102B1 (ko) | 2014-12-02 | 2021-10-26 | 엘지디스플레이 주식회사 | 산화물 반도체 박막 트랜지스터 기판 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100379565B1 (ko) | 2003-04-10 |
| JP4034479B2 (ja) | 2008-01-16 |
| KR20010015145A (ko) | 2001-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5734177A (en) | Semiconductor device, active-matrix substrate and method for fabricating the same | |
| CN100378902C (zh) | 薄膜晶体管阵列板及其制造方法 | |
| JP3464944B2 (ja) | 薄膜トランジスタ基板、その製造方法および液晶表示装置 | |
| US20020093021A1 (en) | Thin-film transistor display devices | |
| JP2004151546A (ja) | アクティブマトリクス基板および表示装置 | |
| JPH03288824A (ja) | アクティブマトリクス表示装置 | |
| KR0141774B1 (ko) | 액정표시장치 및 그 제조방법 | |
| US10483286B2 (en) | Array substrate, liquid crystal display, thin film transistor, and manufacturing method of array substrate | |
| JP2625268B2 (ja) | アクティブマトリクス基板 | |
| JP2006258923A (ja) | 液晶表示装置及びその製造方法 | |
| EP0683525A1 (en) | Thin-film transistor array for display | |
| JP2001235765A (ja) | 液晶表示装置 | |
| JP2827570B2 (ja) | 液晶ディスプレイ | |
| JP2001021920A (ja) | 薄膜トランジスタ基板および液晶表示装置 | |
| JPH10177163A (ja) | 液晶表示パネル及びその製造方法 | |
| JPH1195256A (ja) | アクティブマトリクス基板 | |
| JPH0570156B2 (ja) | ||
| JP2000206566A (ja) | 薄膜半導体装置 | |
| JPH08213626A (ja) | 薄膜半導体装置及びその製造方法 | |
| JP3092570B2 (ja) | 液晶表示パネルの製造方法 | |
| JPH08262492A (ja) | 液晶表示装置 | |
| JP3433192B2 (ja) | 半導体装置の製造方法及び表示装置 | |
| JPH06139844A (ja) | Ｉｔｏ導電膜およびその製造方法 | |
| JPH0895085A (ja) | 半導体装置，半導体装置の製造方法，表示装置 | |
| JP3125345B2 (ja) | 薄膜トランジスタ素子アレイ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041005 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061004 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061128 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070228 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070305 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070417 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070717 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070720 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070925 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071025 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4034479 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |