JP3125345B2 - 薄膜トランジスタ素子アレイ及びその製造方法 - Google Patents
薄膜トランジスタ素子アレイ及びその製造方法Info
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- JP3125345B2 JP3125345B2 JP21875991A JP21875991A JP3125345B2 JP 3125345 B2 JP3125345 B2 JP 3125345B2 JP 21875991 A JP21875991 A JP 21875991A JP 21875991 A JP21875991 A JP 21875991A JP 3125345 B2 JP3125345 B2 JP 3125345B2
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Description
【０００１】
【産業上の利用分野】本発明はアクディブマトリックス
型液晶ディスプレイに使用する薄膜トランジスタ素子ア
レイに関するものである。
型液晶ディスプレイに使用する薄膜トランジスタ素子ア
レイに関するものである。
【０００２】
【従来の技術】近年、液晶フラットディスプレイの駆動
デバイスとして使われる薄膜トランジスタ素子アレイの
研究開発が盛んに行われている。薄膜トランジスタを各
画素のスイッチング素子として用いたアクティブマトリ
ックス型液晶ディスプレイにおいては液晶を駆動するた
めに薄膜トランジスタのソース電極に画素電極が接続さ
れた構成を持つ。図３に従来例の薄膜トランジスタ素子
アレイの１素子分の断面図を示す。従来の構造ではソー
ス・ドレイン電極部でオーミック接合を形成するために
島状非晶質シリコン１３のソース・ドレイン領域上にｎ
+ 非晶質シリコン２０を形成しパターンニングする。そ
の後画素電極１６、ソース・ドレイン電極１８あるいは
ソース・ドレイン電極１８、画素電極１６の順にそれぞ
れ形成、パターンニングし薄膜トランジスタ素子アレイ
が完成する。
デバイスとして使われる薄膜トランジスタ素子アレイの
研究開発が盛んに行われている。薄膜トランジスタを各
画素のスイッチング素子として用いたアクティブマトリ
ックス型液晶ディスプレイにおいては液晶を駆動するた
めに薄膜トランジスタのソース電極に画素電極が接続さ
れた構成を持つ。図３に従来例の薄膜トランジスタ素子
アレイの１素子分の断面図を示す。従来の構造ではソー
ス・ドレイン電極部でオーミック接合を形成するために
島状非晶質シリコン１３のソース・ドレイン領域上にｎ
+ 非晶質シリコン２０を形成しパターンニングする。そ
の後画素電極１６、ソース・ドレイン電極１８あるいは
ソース・ドレイン電極１８、画素電極１６の順にそれぞ
れ形成、パターンニングし薄膜トランジスタ素子アレイ
が完成する。
【０００３】
【発明が解決しようとする課題】しかしながら上述の薄
膜トランジスタ素子アレイにおいては、ソース・ドレイ
ン領域端面における段差が大きくなり、画素電極とソー
ス領域とのコンタクトに用いられるソース・ドレイン電
極がこの部分で段差切れを来す可能性がある。これが欠
陥の原因となり生産的に問題が生ずる。
膜トランジスタ素子アレイにおいては、ソース・ドレイ
ン領域端面における段差が大きくなり、画素電極とソー
ス領域とのコンタクトに用いられるソース・ドレイン電
極がこの部分で段差切れを来す可能性がある。これが欠
陥の原因となり生産的に問題が生ずる。
【０００４】本発明の目的は上述した薄膜トランジスタ
素子アレイにおいてソース領域と画素電極との段差切れ
に生じにくい生産性の高い薄膜トランジスタ素子アレイ
の構造を提供することである。
素子アレイにおいてソース領域と画素電極との段差切れ
に生じにくい生産性の高い薄膜トランジスタ素子アレイ
の構造を提供することである。
【０００５】
【課題を解決するための手段】本発明は絶縁基板上に形
成されたゲート電極と、該ゲート電極を覆うように形成
された第１の透明絶縁膜と、該第１の透明絶縁膜上に形
成された島状の非晶質シリコン膜と、該島状非晶質シリ
コン膜上にパターンニングされた第２の透明絶縁膜と、
該第２の透明絶縁膜をマスクとして該第２の透明絶縁膜
下を除いた非晶質シリコン層の全領域あるいは該第２の
透明絶縁膜下を除いた該絶縁性基板と反対側の非晶質シ
リコン表面部分に不純物が打ち込まれたソース・ドレイ
ン領域と、該ソース・トレイン領域の一部あるいは全領
域表面に形成されたシリサイドを有する薄膜トランジス
タ及び該第１の透明絶縁膜上に形成された画素電極がら
なる薄膜トランジスタ素子アレイにおいて、画素電極を
ソース領域の不純物が導入された非晶質シリコン表面あ
るいはソース領域の非晶質シリコン上に形成されたシリ
サイド表面と重なるようにパターンニングすることによ
り画素電極とソース領域との電気的接続をとることを特
徴とする薄膜トランジスタ素子アレイ及び、前記薄膜ト
ランジスタ素子アレイにおいて、ソース領域と画素電極
との間に生ずる段差部における画素電極上にパターンニ
ングされた金属を有することを特徴とする薄膜トランジ
スタ素子アレイである。
成されたゲート電極と、該ゲート電極を覆うように形成
された第１の透明絶縁膜と、該第１の透明絶縁膜上に形
成された島状の非晶質シリコン膜と、該島状非晶質シリ
コン膜上にパターンニングされた第２の透明絶縁膜と、
該第２の透明絶縁膜をマスクとして該第２の透明絶縁膜
下を除いた非晶質シリコン層の全領域あるいは該第２の
透明絶縁膜下を除いた該絶縁性基板と反対側の非晶質シ
リコン表面部分に不純物が打ち込まれたソース・ドレイ
ン領域と、該ソース・トレイン領域の一部あるいは全領
域表面に形成されたシリサイドを有する薄膜トランジス
タ及び該第１の透明絶縁膜上に形成された画素電極がら
なる薄膜トランジスタ素子アレイにおいて、画素電極を
ソース領域の不純物が導入された非晶質シリコン表面あ
るいはソース領域の非晶質シリコン上に形成されたシリ
サイド表面と重なるようにパターンニングすることによ
り画素電極とソース領域との電気的接続をとることを特
徴とする薄膜トランジスタ素子アレイ及び、前記薄膜ト
ランジスタ素子アレイにおいて、ソース領域と画素電極
との間に生ずる段差部における画素電極上にパターンニ
ングされた金属を有することを特徴とする薄膜トランジ
スタ素子アレイである。
【０００６】
【作用】従来の薄膜トランジスタ素子アレイは図３に示
すように、オーミック層を形成するためにｎ+ 非晶質シ
リコン２０を用いるためソース・ドレイン領域端面にお
ける段差が大きくなる。従って画素電極とソース領域と
のコンタクトに用いられるソース・ドレイン用金属がこ
の部分で段差切れを来す可能性があり安定なデバイス形
成が困難である。それに対し本発明は、図１（ａ）、
（ｂ）、（ｃ）、（ｄ）に示すように、ソース・トレイ
ン領域を形成するためにｎ+ 非晶質シリコンを形成する
必要がなく従ってソース・トレイン領域端面における段
差が大幅に減少し段差切れの可能性が低減化される。
すように、オーミック層を形成するためにｎ+ 非晶質シ
リコン２０を用いるためソース・ドレイン領域端面にお
ける段差が大きくなる。従って画素電極とソース領域と
のコンタクトに用いられるソース・ドレイン用金属がこ
の部分で段差切れを来す可能性があり安定なデバイス形
成が困難である。それに対し本発明は、図１（ａ）、
（ｂ）、（ｃ）、（ｄ）に示すように、ソース・トレイ
ン領域を形成するためにｎ+ 非晶質シリコンを形成する
必要がなく従ってソース・トレイン領域端面における段
差が大幅に減少し段差切れの可能性が低減化される。
【０００７】また図２に示すように、ソース・ドレイン
領域を形成するために第２の透明絶縁膜をマスクにして
不純物原子として燐を非晶質シリコン膜中に導入する。
そしてこの非晶質シリコン膜をトランジスタ島状部の形
にパターンニングする。つづくプロセス順序としてソー
ス・ドレイン電極形成、画素電極形成あるいはその逆の
画素電極形成、ソース・ドレイン電極形成の２種類が可
能である。図２（ｃ）、（ｄ）は先に画素電極を形成す
る場合を示している。この場合画素電極を島状非晶質シ
リコン膜のソース領域にオーバーラップさせる形でパタ
ーンニングしその後ソース・ドレイン電極用金属を形成
しパターンニングすることによりソース・ドレイン電極
を形成する。図２（ｆ）、（ｇ）は先にソース・ドレイ
ン電極を形成する場合を示している。この場合、非晶質
シリコン表面に低抵抗のシリサイドが形成されるためソ
ース電極側の金属を除去しこのシリサイドを直接ドレイ
ン電極として利用できる。その後画素電極をシリサイド
ドレイン電極とオーバーラップさせる形でパターンニン
グする。これらの構造を用いれば従来例に示すようなソ
ース・ドレイン領域端面における大きな段差が生じるこ
となく画素電極とドレイン電極との電気的な接続が可能
となる。この構造にさらに画素電極と島状非晶質シリコ
ン膜との段差部における画素電極上に金属をパターンニ
ングしこの部分で発生し得る段差切れを防ぐことによ
り、より欠陥の少ない構造が可能である（図２（ｅ），
（ｈ））。これらの効果により欠陥の少ない安定したデ
バイスの形成が可能となる。
領域を形成するために第２の透明絶縁膜をマスクにして
不純物原子として燐を非晶質シリコン膜中に導入する。
そしてこの非晶質シリコン膜をトランジスタ島状部の形
にパターンニングする。つづくプロセス順序としてソー
ス・ドレイン電極形成、画素電極形成あるいはその逆の
画素電極形成、ソース・ドレイン電極形成の２種類が可
能である。図２（ｃ）、（ｄ）は先に画素電極を形成す
る場合を示している。この場合画素電極を島状非晶質シ
リコン膜のソース領域にオーバーラップさせる形でパタ
ーンニングしその後ソース・ドレイン電極用金属を形成
しパターンニングすることによりソース・ドレイン電極
を形成する。図２（ｆ）、（ｇ）は先にソース・ドレイ
ン電極を形成する場合を示している。この場合、非晶質
シリコン表面に低抵抗のシリサイドが形成されるためソ
ース電極側の金属を除去しこのシリサイドを直接ドレイ
ン電極として利用できる。その後画素電極をシリサイド
ドレイン電極とオーバーラップさせる形でパターンニン
グする。これらの構造を用いれば従来例に示すようなソ
ース・ドレイン領域端面における大きな段差が生じるこ
となく画素電極とドレイン電極との電気的な接続が可能
となる。この構造にさらに画素電極と島状非晶質シリコ
ン膜との段差部における画素電極上に金属をパターンニ
ングしこの部分で発生し得る段差切れを防ぐことによ
り、より欠陥の少ない構造が可能である（図２（ｅ），
（ｈ））。これらの効果により欠陥の少ない安定したデ
バイスの形成が可能となる。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明による４種類の薄膜トランジス
タ素子アレイの一素子分の断面図である。図２は本発明
に係る薄膜トランジスタ素子アレイの製造方法を工程順
に示した素子の断面図及び完成図である。まず絶縁性基
板としてのガラス基板１０上にゲート金属としてクロミ
ウムを１００ｎｍスパッタリング法により成膜しパター
ンニングしてゲート電極１１を成形する。次にゲート絶
縁膜第１の絶縁膜１２としてＳｉＮx ４００ｎｍ、非晶
質シリコン膜１３を１００ｎｍ、第２の絶縁膜１４Ｓｉ
Ｎx を１００ｎｍプラズマＣＶＤ法で形成した後、第２
の絶縁膜ＳｉＮx を所望の形状にパターンニングする。
つづいてパターンニングされた第２の絶縁膜をマスクと
して不純物原子として燐１５を非晶質シリコン膜中に導
入する（図２（ａ））。さらに非晶質シリコンをトラン
ジスタ島状部にパターンニングする（図２（ｂ））。
説明する。図１は本発明による４種類の薄膜トランジス
タ素子アレイの一素子分の断面図である。図２は本発明
に係る薄膜トランジスタ素子アレイの製造方法を工程順
に示した素子の断面図及び完成図である。まず絶縁性基
板としてのガラス基板１０上にゲート金属としてクロミ
ウムを１００ｎｍスパッタリング法により成膜しパター
ンニングしてゲート電極１１を成形する。次にゲート絶
縁膜第１の絶縁膜１２としてＳｉＮx ４００ｎｍ、非晶
質シリコン膜１３を１００ｎｍ、第２の絶縁膜１４Ｓｉ
Ｎx を１００ｎｍプラズマＣＶＤ法で形成した後、第２
の絶縁膜ＳｉＮx を所望の形状にパターンニングする。
つづいてパターンニングされた第２の絶縁膜をマスクと
して不純物原子として燐１５を非晶質シリコン膜中に導
入する（図２（ａ））。さらに非晶質シリコンをトラン
ジスタ島状部にパターンニングする（図２（ｂ））。
【０００９】まず画素電極を先に形成する場合について
説明する。画素電極１６としてＩＴＯ３０ｎｍを不純物
が導入された島状非晶質シリコン膜のソース領域と重な
るようにパターンニングする（図２（ｃ））。そしてソ
ース・ドレイン電極用金属としてクロミウムを７０ｎｍ
スパッタリング法により成膜する。このときソース・ド
レイン領域の非晶質シリコンとクロミウムの間にはシリ
サイド層１７が５ｎｍ程度形成されるが、より確実にシ
リサイド層を形成するためにはクロミウム成膜前に軽い
弗酸処理あるいは１５０℃２０分間アニール処理をする
とよい。その後ドレイン電極１８の形状にクロミウムを
パターンニングする（図２（ｄ））。そのとき図２
（ｅ）に示すように画素電極ＩＴＯと島状非晶質シリコ
ン膜との段差部における画素電極上にも同時にクロミウ
ムをパターンニングし段差切れ防止用の金属１９を残す
ことによりさらに段差切れの小さい構造が可能である。
説明する。画素電極１６としてＩＴＯ３０ｎｍを不純物
が導入された島状非晶質シリコン膜のソース領域と重な
るようにパターンニングする（図２（ｃ））。そしてソ
ース・ドレイン電極用金属としてクロミウムを７０ｎｍ
スパッタリング法により成膜する。このときソース・ド
レイン領域の非晶質シリコンとクロミウムの間にはシリ
サイド層１７が５ｎｍ程度形成されるが、より確実にシ
リサイド層を形成するためにはクロミウム成膜前に軽い
弗酸処理あるいは１５０℃２０分間アニール処理をする
とよい。その後ドレイン電極１８の形状にクロミウムを
パターンニングする（図２（ｄ））。そのとき図２
（ｅ）に示すように画素電極ＩＴＯと島状非晶質シリコ
ン膜との段差部における画素電極上にも同時にクロミウ
ムをパターンニングし段差切れ防止用の金属１９を残す
ことによりさらに段差切れの小さい構造が可能である。
【００１０】次にソース・ドレイン電極を先に形成する
場合について説明する。まずソース・ドレイン電極用金
属としてクロミウムを７０ｎｍ成膜し、ドレイン電極の
形状にパターンニングする。このときソース領域の非晶
質シリコンの表面には低抵抗のシリサイドが形成されて
いる（図２（ｆ））。その後画素電極としてＩＴＯ３０
ｎｍをこのソース領域と重なるようにパターンニグし電
気的な接続をとる（図２（ｇ））。さらに図２（ｈ）に
示すように画素電極ＩＴＯと島状非晶質シリコン膜との
段差部における画素電極上にもクロミウムをパターンニ
ングすることによりされに段差切れの小さい構造が可能
である。
場合について説明する。まずソース・ドレイン電極用金
属としてクロミウムを７０ｎｍ成膜し、ドレイン電極の
形状にパターンニングする。このときソース領域の非晶
質シリコンの表面には低抵抗のシリサイドが形成されて
いる（図２（ｆ））。その後画素電極としてＩＴＯ３０
ｎｍをこのソース領域と重なるようにパターンニグし電
気的な接続をとる（図２（ｇ））。さらに図２（ｈ）に
示すように画素電極ＩＴＯと島状非晶質シリコン膜との
段差部における画素電極上にもクロミウムをパターンニ
ングすることによりされに段差切れの小さい構造が可能
である。
【００１１】本薄膜トランジスタ素子アレイの製造にお
いては第１、第２の絶縁膜としてＳｉＮx を使用した
が、ＳｉＯx 、ＴａＯx等の透明絶縁膜であれば組み合
わせて使用可能である。また形成法においてもスパッタ
法、光ＣＶＤ法等使用可能である。
いては第１、第２の絶縁膜としてＳｉＮx を使用した
が、ＳｉＯx 、ＴａＯx等の透明絶縁膜であれば組み合
わせて使用可能である。また形成法においてもスパッタ
法、光ＣＶＤ法等使用可能である。
【００１２】またソース・ドレイン電極用金属としては
クロミウムの他、ニッケル、モリブデン、バラジウム等
でもよく、クロミウム−アルミニウム、クロミウム−ニ
ッケル、ニッケル−金等の積層構造、または合金でも可
能である。画素電極とシリサイドの間での段差切れを防
ぐための金属に関しては、図２（ｈ）の構造の場合、段
差部にパターンニングする際に同時にバスラインして２
層配線にすれば低抵抗化も可能となる。
クロミウムの他、ニッケル、モリブデン、バラジウム等
でもよく、クロミウム−アルミニウム、クロミウム−ニ
ッケル、ニッケル−金等の積層構造、または合金でも可
能である。画素電極とシリサイドの間での段差切れを防
ぐための金属に関しては、図２（ｈ）の構造の場合、段
差部にパターンニングする際に同時にバスラインして２
層配線にすれば低抵抗化も可能となる。
【００１３】
【発明の効果】以上説明したように、本発明の構造にお
いては不純物が導入された非晶質シリコンあるいは非晶
質シリコン上に形成されたシリサイドに直接画素電極を
重ねる形でパターンニングし電気的接続をとる構造を用
いるためソース・ドレイン領域端面における段差が小さ
く、この部分で発生する段差切れの可能性も小さくなり
従来と比べて歩留まりよく薄膜トランジスタ素子アレイ
を形成することが可能となる。
いては不純物が導入された非晶質シリコンあるいは非晶
質シリコン上に形成されたシリサイドに直接画素電極を
重ねる形でパターンニングし電気的接続をとる構造を用
いるためソース・ドレイン領域端面における段差が小さ
く、この部分で発生する段差切れの可能性も小さくなり
従来と比べて歩留まりよく薄膜トランジスタ素子アレイ
を形成することが可能となる。
【図１】本発明の構造を表した断面図である。
【図２】本発明の構造を実現するための製造方法を工程
順に示した断面図である。
順に示した断面図である。
【図３】従来の構造を示した断面図である。
１０ ガラス基板 １１ ゲート電極 １２ 第１の絶縁膜 １３ 非晶質シリコン膜 １４ 第２の絶縁膜 １５ 不純物原子 １６ 画素電極 １７ シリサイド層 １８ ドレイン電極 １９ 段差切れ防止金属
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−42761（ＪＰ，Ａ) 特開 平１−303760（ＪＰ，Ａ) 特開 昭62−280791（ＪＰ，Ａ) 特開 平１−179368（ＪＰ，Ａ) 特開 平１−217423（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 G02F 1/1343
Claims (8)
- 【請求項１】 絶縁基板上に形成されたゲート電極と、
該ゲート電極を覆うように形成された第１の透明絶縁膜
と、該第１の透明絶縁膜上に形成された島状の非晶質シ
リコン膜と、該島状非晶質シリコン膜上にパターンニン
グされた第２の透明絶縁膜と、該第２の透明絶縁膜をマ
スクとして該第２の透明絶縁膜下を除いた非晶質シリコ
ン層の全領域あるいは該第２の透明絶縁膜下を除いた該
非晶質シリコン膜の表面から所定の深さまでの領域に不
純物が打ち込まれたソース・ドレイン領域と、該ソース
・ドレイン領域の一部あるいは全領域表面にシリサイド
を有する薄膜トランジスタ及び該第１の透明絶縁膜上に
形成された画素電極からなる薄膜トランジスタ素子アレ
イであって、画素電極をソース領域の非晶質シリコン上
に形成されたシリサイド表面と重なるようにパターンニ
ングすることにより画素電極とソース領域との電気的接
続をとる構造を特徴とする薄膜トランジスタ素子アレ
イ。 - 【請求項２】 請求項１記載の薄膜トランジスタ素子ア
レイにおいて、ソース領域と画素電極との間に生ずる段
差部における画素電極上にパターンニングされた金属を
有することを特徴とする薄膜トランジスタ素子アレイ。 - 【請求項３】 絶縁基板上に形成されたゲート電極と、
該ゲート電極を覆うように形成された第１の透明絶縁膜
と、該第１の透明絶縁膜上に形成された島状の非晶質シ
リコン膜と、該島状非晶質シリコン膜上にパターンニン
グされた第２の透明絶縁膜と、該第２の透明絶縁膜をマ
スクとして該第２の透明絶縁膜下を除いた非晶質シリコ
ン層の全領域あるいは該第２の透明絶縁膜下を除いた該
非晶質シリコン膜の表面から所定の深さまでの領域に不
純物が打ち込まれたソース・ドレイン領域と、該ドレイ
ン領域の全領域及びソース領域の一部表面にシリサイド
を有する薄膜トランジスタ及び該第１の透明絶縁膜上に
形成された画素電極からなる薄膜トランジスタ素子アレ
イであって、画素電極をソース領域の不純物が導入され
た非晶質シリコン表面と重なるようにパターンニングす
ることにより画素電極とソース領域との電気的接続をと
る構造を特徴とする薄膜トランジスタ素子アレイ。 - 【請求項４】 請求項３記載の薄膜トランジスタ素子ア
レイにおいて、ソース領域と画素電極との間に生ずる段
差部における画素電極上にパターンニングされた金属を
有することを特徴とする薄膜トランジスタ素子アレイ。 - 【請求項５】 絶縁性基板上にゲート金属を成膜し、前
記ゲート金属をパターニングしてゲート電極を形成する
工程と、前記ゲート電極を覆い、ゲート絶縁膜である第
１の絶縁膜、非晶質シリコン膜、第２の絶縁膜を順次成
膜する工程と、前記第２の絶縁膜を所望の形状にパター
ニングする工程と、前記第２の絶縁膜をマスクとして不
純物原子を前記非晶質シリコン膜中に導入する工程と、
前記非晶質シリコン膜を島状にパターニングする工程
と、透明金属を成膜し、前記透明金属を島状非晶質シリ
コン膜の前記不純物が導入されたソース領域と重なるよ
うにパターニングして画素電極を形成する工程と、ソー
ス・ドレイン用金属を堆積し、前記非晶質シリコン膜の
不純物が導入された領域に前記金属のシリサイド層を形
成した後、前記金属をパターニングしてドレイン電極を
形成する工程とを有することを特徴とする薄膜トランジ
スタ素子アレイの製造方法。 - 【請求項６】 絶縁性基板上にゲート金属を成膜し、前
記ゲート金属をパターニングしてゲート電極を形成する
工程と、前記ゲート電極を覆い、ゲート絶縁膜である第
１の絶縁膜、非晶質シリコン膜、第２の絶縁膜を順次成
膜する工程と、前記第２の絶縁膜を所望の形状にパター
ニングする工程と、前記第２の絶縁膜をマスクとして不
純物原子を前記非晶質シリコン膜中に導入する工程と、
前記非晶質シリコン膜を島状にパターニングする工程
と、透明金属を成膜し、前記透明金属を島状非晶質シリ
コン膜の前記不純物が導入されたソース領域と重なるよ
うにパターニングして画素電極を形成する工程と、ソー
ス・ドレイン用金属を堆積し、前記非晶質シリコン膜の
不純物が導入された領域に前記金属のシリサイド層を形
成した後、前記金属をパターニングしてドレイン電極を
形成すると共に、前記非晶質シリコン膜の不純物が導入
された領域端部における前記画素電極の段差部上にパタ
ーニングされた前記金属を残す工程とを有することを特
徴とする薄膜トランジスタ素子アレイの製造方法。 - 【請求項７】 絶縁性基板上にゲート金属を成膜し、前
記ゲート金属をパターニングしてゲート電極を形成する
工程と、前記ゲート電極を覆い、ゲート絶縁膜である第
１の絶縁膜、非晶質シリコン膜、第２の絶縁膜を順次成
膜する工程と、前記第２の絶縁膜を所望の形状にパター
ニングする工程と、前記第２の絶縁膜をマスクとして不
純物原子を前記非晶質シリコン膜中に導入する工程と、
前記非晶質シリコン膜を島状にパターニングする工程
と、ソース・ドレイン用金属を堆積し、前記非晶質シリ
コン膜の不純物が導入された領域に前記金属のシリサイ
ド層を形成した後、前記金属をパターニングしてドレイ
ン電極を形成する工程と、画素電極用の透明金属を成膜
した後、前記透明金属をパターニングして前記島状非晶
質シリコン膜の前記不純物が導入されたソース領域上の
シリサイド層と一部重なるように画素電極を形成する工
程とを有することを特徴とする薄膜トランジスタ素子ア
レイの製造方法。 - 【請求項８】 絶縁性基板上にゲート金属を成膜し、前
記ゲート金属をパターニングしてゲート電極を形成する
工程と、前記ゲート電極を覆い、ゲート絶縁膜である第
１の絶縁膜、非晶質シリコン膜、第２の絶縁膜を順次成
膜する工程と、前記第２の絶縁膜を所望の形状にパター
ニングする工程と、前記第２の絶縁膜をマスクとして不
純物原子を前記非晶質シリコン膜中に導入する工程と、
前記非晶質シリコン膜を島状にパターニングする工程
と、ソース・ドレイン用金属を堆積し、前記非晶質シリ
コン膜の不純物が導入された領域に前記金属のシリサイ
ド層を形成した後、前記金属をパターニングしてドレイ
ン電極を形成する工程と、画素電極用の透明金属を成膜
した後、前記透明金属をパターニングして前記島状非晶
質シリコン膜の前記不純物が導入されたソース領域上の
シリサイド層と一部重なるように画素電極を形成する工
程と、画素電極上に金属膜を成膜し、パターニングによ
り前記島状非晶質シリコン膜と前記画素電極との段差部
における画素電極上に金属膜を形成する工程とを有する
ことを特徴とする薄膜トランジスタ素子アレイの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21875991A JP3125345B2 (ja) | 1991-08-29 | 1991-08-29 | 薄膜トランジスタ素子アレイ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21875991A JP3125345B2 (ja) | 1991-08-29 | 1991-08-29 | 薄膜トランジスタ素子アレイ及びその製造方法 |
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