JP2780673B2 - アクティブマトリクス型液晶表示装置およびその製造方法 - Google Patents
アクティブマトリクス型液晶表示装置およびその製造方法Info
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- JP2780673B2 JP2780673B2 JP14616495A JP14616495A JP2780673B2 JP 2780673 B2 JP2780673 B2 JP 2780673B2 JP 14616495 A JP14616495 A JP 14616495A JP 14616495 A JP14616495 A JP 14616495A JP 2780673 B2 JP2780673 B2 JP 2780673B2
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Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に関し、
特に薄膜トランジスタを有するアクティブマトリクス型
液晶表示装置およびその製造方法に関する。
特に薄膜トランジスタを有するアクティブマトリクス型
液晶表示装置およびその製造方法に関する。
【０００２】
【従来の技術】図６は従来の薄膜トランジスタを有する
アクティブマトリクス型液晶表示層値の概念を示す断面
図（ａ）および平面図（ｂ）である。このアクティブマ
トリクス型液晶表示装置は薄膜トランジスタ（ＴＦＴ）
基板１８および対向基板１９からなり、その間にツイス
トネマティック（ＴＮ）液晶２０を挟持する構造をとっ
ている。ＴＦＴ基板１８はガラス基板１上にマトリクス
上に形成された各画素毎に対応する画素電極１３と、信
号線２２および走査線２１、さらに画素電極毎に設けら
れた薄膜トランジスタ（ＴＦＴ）２３からなる。また対
向基板１９は透明電極２４および各画素毎に対応したＲ
ＧＢの色層２５および遮光を目的とした遮光層２６から
なる。
アクティブマトリクス型液晶表示層値の概念を示す断面
図（ａ）および平面図（ｂ）である。このアクティブマ
トリクス型液晶表示装置は薄膜トランジスタ（ＴＦＴ）
基板１８および対向基板１９からなり、その間にツイス
トネマティック（ＴＮ）液晶２０を挟持する構造をとっ
ている。ＴＦＴ基板１８はガラス基板１上にマトリクス
上に形成された各画素毎に対応する画素電極１３と、信
号線２２および走査線２１、さらに画素電極毎に設けら
れた薄膜トランジスタ（ＴＦＴ）２３からなる。また対
向基板１９は透明電極２４および各画素毎に対応したＲ
ＧＢの色層２５および遮光を目的とした遮光層２６から
なる。
【０００３】図７はかかるＴＦＴ基板の製造方法であ
る。ガラス基板１上にＣｒ、Ｗ、Ｔａ、Ａｌなどの第１
金属膜をスパッタ法などを用いて被着しこれをパターニ
ングしてゲート電極２と各信号線および走査線のための
周辺コンタクト電極３を形成する（図７（ａ））。次に
ＳｉＮｘなどからなるゲート絶縁膜４およびノンドープ
アモルファスシリコン（ａ−Ｓｉ）膜５、およびリンが
高濃度にドープされたｎ＋ａ−Ｓｉ６をプラズマＣＶＤ
法により連続的に成長させたのち、ｎ＋ａ−Ｓｉ６およ
びａ−Ｓｉ５をアイランド上にパターニングする（図７
（ｂ））。次にゲート絶縁膜をパターニングして第１金
属膜からなる周辺コンタクト電極３上のゲート絶縁膜４
のみを選択的に除去する（図７（ｃ））。次にＣｒ、
Ｗ、Ｔａ、Ａｌなどからなる第２金属膜をスパッタ法な
どにより被着およびパターニングして信号線およびドレ
イン電極７、ソース電極８を形成する（図７（ｄ））。
信号線の一部はコンタクト電極３に接続されている。さ
らに酸化インジウム錫（ＩＴＯ）などの透明電極を被
着、パターニングし、画素電極１３を形成する。
る。ガラス基板１上にＣｒ、Ｗ、Ｔａ、Ａｌなどの第１
金属膜をスパッタ法などを用いて被着しこれをパターニ
ングしてゲート電極２と各信号線および走査線のための
周辺コンタクト電極３を形成する（図７（ａ））。次に
ＳｉＮｘなどからなるゲート絶縁膜４およびノンドープ
アモルファスシリコン（ａ−Ｓｉ）膜５、およびリンが
高濃度にドープされたｎ＋ａ−Ｓｉ６をプラズマＣＶＤ
法により連続的に成長させたのち、ｎ＋ａ−Ｓｉ６およ
びａ−Ｓｉ５をアイランド上にパターニングする（図７
（ｂ））。次にゲート絶縁膜をパターニングして第１金
属膜からなる周辺コンタクト電極３上のゲート絶縁膜４
のみを選択的に除去する（図７（ｃ））。次にＣｒ、
Ｗ、Ｔａ、Ａｌなどからなる第２金属膜をスパッタ法な
どにより被着およびパターニングして信号線およびドレ
イン電極７、ソース電極８を形成する（図７（ｄ））。
信号線の一部はコンタクト電極３に接続されている。さ
らに酸化インジウム錫（ＩＴＯ）などの透明電極を被
着、パターニングし、画素電極１３を形成する。
【０００４】次にソース、ドレイン電極８，７をマスク
にＴＦＴのチャネル部１５上のｎ＋ａ−Ｓｉをエッチン
グ除去する（図７（ｅ））。さらに特にプロジェクター
などの場合は強光下での駆動となるため、ＴＦＴ上にも
遮光層を設ける必要があり、Ｃｒ、Ｗ、Ｔａ、Ａｌなど
からなる金属遮光膜１１を形成、パターニングする（図
７（ｇ））。
にＴＦＴのチャネル部１５上のｎ＋ａ−Ｓｉをエッチン
グ除去する（図７（ｅ））。さらに特にプロジェクター
などの場合は強光下での駆動となるため、ＴＦＴ上にも
遮光層を設ける必要があり、Ｃｒ、Ｗ、Ｔａ、Ａｌなど
からなる金属遮光膜１１を形成、パターニングする（図
７（ｇ））。
【０００５】以上のように従来の遮光膜付きチャネルエ
ッチ型薄膜トランジスタの形成方法では、パターニング
工程が、各工程に対応して、パターニング工程は７回と
なる。
ッチ型薄膜トランジスタの形成方法では、パターニング
工程が、各工程に対応して、パターニング工程は７回と
なる。
【０００６】上記従来構造では信号線２２と画素電極１
３が同層にあるため、これらの間隔ｘ（図６（ｂ）参
照）を１０〜２０μｍ程度とらなくてはエッチング残り
などにより画素電極１３と信号線２２のショートが増加
する。そのため、画素面積が小さくなり開口率は対角２
５ｃｍＶＧＡクラスのパネルで５０％〜６０％に低下す
る。
３が同層にあるため、これらの間隔ｘ（図６（ｂ）参
照）を１０〜２０μｍ程度とらなくてはエッチング残り
などにより画素電極１３と信号線２２のショートが増加
する。そのため、画素面積が小さくなり開口率は対角２
５ｃｍＶＧＡクラスのパネルで５０％〜６０％に低下す
る。
【０００７】この問題を解決するため、特開昭６４−６
８７２９号公報では、図８に示すように、ドレイン、ソ
ース電極７，８形成し、チャネル分を掘り込んだ後、パ
ッシベーション膜９を形成して同膜９にコンタクトホー
ル１０を形成し、しかる後に画素電極１３を形成してい
る。画素電極１３はこれによってソース電極８とパッシ
ベーション膜９に設けられたコンタクトホール１０を介
して接続される。
８７２９号公報では、図８に示すように、ドレイン、ソ
ース電極７，８形成し、チャネル分を掘り込んだ後、パ
ッシベーション膜９を形成して同膜９にコンタクトホー
ル１０を形成し、しかる後に画素電極１３を形成してい
る。画素電極１３はこれによってソース電極８とパッシ
ベーション膜９に設けられたコンタクトホール１０を介
して接続される。
【０００８】この場合、信号線２２（７，８）と画素電
極１３は異なる層にあるため、これらの間隔を０〜２μ
ｍまで近づけることが可能となり、開口率が対角２５ｃ
ｍＶＧＡクラスのパネルで６０％から７０％に増加す
る。
極１３は異なる層にあるため、これらの間隔を０〜２μ
ｍまで近づけることが可能となり、開口率が対角２５ｃ
ｍＶＧＡクラスのパネルで６０％から７０％に増加す
る。
【０００９】しかしながら、コンタクトホール１０部で
の画素電極１３が断線をおこし、ソース電極８・画素電
極１３間のコンタクト不良がおきる問題がある。
の画素電極１３が断線をおこし、ソース電極８・画素電
極１３間のコンタクト不良がおきる問題がある。
【００１０】そこで、図８に１２として示すように、コ
ンタクトホール部１０を透明画素電極１３と金属層１２
の２層構造とする技術が特開昭４−６８７２９号公報に
開示されている。この場合、パターニング工程は層間分
離しない場合に比べ、コンタクト部の金属層のパターニ
ング工程分増え、パターニング工程は８回となる。
ンタクトホール部１０を透明画素電極１３と金属層１２
の２層構造とする技術が特開昭４−６８７２９号公報に
開示されている。この場合、パターニング工程は層間分
離しない場合に比べ、コンタクト部の金属層のパターニ
ング工程分増え、パターニング工程は８回となる。
【００１１】かかるパターニング工程の増大を抑えるた
めに、実開平１−１０４０５１号公報では、図９のよう
に、コンタクト部１０の金属層１２を金属遮光膜１１と
同じ金属膜で形成した、すなわち、遮光膜１１でコンタ
クト金属層１２を兼ねたＴＦＴが開示されている。この
場合、金属層１２はコンタクトホール内およびＴＦＴの
チャネル領域上方にアイランド状にパターン形成されて
いる。
めに、実開平１−１０４０５１号公報では、図９のよう
に、コンタクト部１０の金属層１２を金属遮光膜１１と
同じ金属膜で形成した、すなわち、遮光膜１１でコンタ
クト金属層１２を兼ねたＴＦＴが開示されている。この
場合、金属層１２はコンタクトホール内およびＴＦＴの
チャネル領域上方にアイランド状にパターン形成されて
いる。
【００１２】かかるＴＦＴでは、パターニング工程は遮
光膜１１と金属層１２のパターニングが同時に行われて
いるので７回となる。
光膜１１と金属層１２のパターニングが同時に行われて
いるので７回となる。
【００１３】
【発明が解決しようとする課題】このように、開口率を
高めるために画素電極をソース電極と重ねて形成するこ
とが提案されており、また、その場合におけるコンタク
ト不良を解決するためにコンタクトホール１０では透明
画素電極層１３と金属層１２の２層構造とすることが提
案されている。
高めるために画素電極をソース電極と重ねて形成するこ
とが提案されており、また、その場合におけるコンタク
ト不良を解決するためにコンタクトホール１０では透明
画素電極層１３と金属層１２の２層構造とすることが提
案されている。
【００１４】しかしながら、実際に試作した結果、コン
タクト不良の原因としてはコンタクトホール１０部での
画素電極１３の断線の他に、ソース電極８である第２金
属膜とＩＴＯなどの透明画素電極１３の接触不良が認め
られた。これはＣｒなどでドレイン・ソース電極７，８
形成後、プラズマＣＶＤなどでパッシベーション膜９を
形成する際に、金属表面に酸化Ｃｒが形成されるため、
ＩＴＯなどの半導体膜を積層するとオーミックコンタク
トがとれず、コンタクト性が極めて悪くなると考察され
る。
タクト不良の原因としてはコンタクトホール１０部での
画素電極１３の断線の他に、ソース電極８である第２金
属膜とＩＴＯなどの透明画素電極１３の接触不良が認め
られた。これはＣｒなどでドレイン・ソース電極７，８
形成後、プラズマＣＶＤなどでパッシベーション膜９を
形成する際に、金属表面に酸化Ｃｒが形成されるため、
ＩＴＯなどの半導体膜を積層するとオーミックコンタク
トがとれず、コンタクト性が極めて悪くなると考察され
る。
【００１５】したがって、図８，図９に示す手法では、
ソース電極８・画素電極１３間の良好なコンタクトを取
るためには、ソース電極金属８表面の金属酸化膜をエッ
チングまたは逆スパッタ法などにより除去すること工程
が必要となる。これは、製造プロセスを複雑化し、歩留
りを劣化させることになる。
ソース電極８・画素電極１３間の良好なコンタクトを取
るためには、ソース電極金属８表面の金属酸化膜をエッ
チングまたは逆スパッタ法などにより除去すること工程
が必要となる。これは、製造プロセスを複雑化し、歩留
りを劣化させることになる。
【００１６】また、図９に示すものでは、コンタクト部
の金属層１２と遮光膜１１が兼ねているが、この場合、
遮光膜１１とパッシベーション膜９さらにａ−Ｓｉ膜５
によりＭＩＳ構造ができ、いわゆるバックチャネルが形
成される。このため、画素電極１３が正フレームと負ウ
レームとでＴＦＴの電気特性が図２のように特にオフ側
で非対称となり、ＴＦＴのオフ特性に起因するパネルの
表示不良や、液晶へＤＣ特性が印加することに起因する
表示不良を引き起こし、パネル表示の面で問題点があっ
た。
の金属層１２と遮光膜１１が兼ねているが、この場合、
遮光膜１１とパッシベーション膜９さらにａ−Ｓｉ膜５
によりＭＩＳ構造ができ、いわゆるバックチャネルが形
成される。このため、画素電極１３が正フレームと負ウ
レームとでＴＦＴの電気特性が図２のように特にオフ側
で非対称となり、ＴＦＴのオフ特性に起因するパネルの
表示不良や、液晶へＤＣ特性が印加することに起因する
表示不良を引き起こし、パネル表示の面で問題点があっ
た。
【００１７】しかも、金属遮光膜１１（１２）が最上層
となり、配向材を介して直接液晶と接しているため化学
的に不安定である問題を有した。
となり、配向材を介して直接液晶と接しているため化学
的に不安定である問題を有した。
【００１８】本発明はこれらの点に鑑みてなされたもの
であり、したがって、その目的は、上記ドレイン、画素
間層間分離ＴＦＴプロセスにおいて複雑なプロセスを増
やすことなく、ソース・画素間のコンタクト不良を減ら
し、製造コストの低くかつ高歩留まりで製造することの
できる化学的に安定したアクティブマトリクス基板とそ
の製造方法を提供することにある。
であり、したがって、その目的は、上記ドレイン、画素
間層間分離ＴＦＴプロセスにおいて複雑なプロセスを増
やすことなく、ソース・画素間のコンタクト不良を減ら
し、製造コストの低くかつ高歩留まりで製造することの
できる化学的に安定したアクティブマトリクス基板とそ
の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するた
め、本発明では透明な絶縁性基板上に形成されたゲート
電極、ゲート絶縁膜、半導体層、ドレイン・ソース電極
からなる薄膜トランジスタを配列してなる薄膜トランジ
スタ基板において、それを覆うパッシベーション膜上
に、トランジスタのチャネル部を遮光する金属遮光層と
画素電極を有し、ソース・画素電極間のコンタクトを金
属遮光膜、画素電極の順に形成することを特徴とするア
クティブマトリクス基板が提供される。
め、本発明では透明な絶縁性基板上に形成されたゲート
電極、ゲート絶縁膜、半導体層、ドレイン・ソース電極
からなる薄膜トランジスタを配列してなる薄膜トランジ
スタ基板において、それを覆うパッシベーション膜上
に、トランジスタのチャネル部を遮光する金属遮光層と
画素電極を有し、ソース・画素電極間のコンタクトを金
属遮光膜、画素電極の順に形成することを特徴とするア
クティブマトリクス基板が提供される。
【００２０】また、本発明によれば透明基板上にゲート
電極を形成する工程と、ゲート絶縁膜およびノンドープ
半導体層および低抵抗半導体層を連続成長させ、半導体
層をパターニングする工程と、走査線および信号線の引
出部上のゲート絶縁膜を除去する工程と、金属膜を被
着、パターニングすることによりドレインおよびソース
電極を形成する工程と、絶縁膜を成長、パターニングす
ることにより走査線および信号線の引出部上のパッシベ
ーション膜を除去し同時にソース電極上コンタクトホー
ルを形成する工程とを含むことを特徴とするアクティブ
マトリクス基板の製造方法が提供される。
電極を形成する工程と、ゲート絶縁膜およびノンドープ
半導体層および低抵抗半導体層を連続成長させ、半導体
層をパターニングする工程と、走査線および信号線の引
出部上のゲート絶縁膜を除去する工程と、金属膜を被
着、パターニングすることによりドレインおよびソース
電極を形成する工程と、絶縁膜を成長、パターニングす
ることにより走査線および信号線の引出部上のパッシベ
ーション膜を除去し同時にソース電極上コンタクトホー
ルを形成する工程とを含むことを特徴とするアクティブ
マトリクス基板の製造方法が提供される。
【００２１】
【実施例】本発明の上記および他の目的、特徴、利点を
明確にすべく、以下、本発明の実施例について図面を参
照にして説明する。
明確にすべく、以下、本発明の実施例について図面を参
照にして説明する。
【００２２】図１は本発明の第１の実施例のアクティブ
マトリクス液晶表示装置をその製造工程順に示した断面
図である。本実施例では、まず、ガラスのような透明絶
縁基板１上にＣｒ、Ｗ、Ｔａ、Ａｌなどからなる第１導
体膜をスパッタ法などにより１００ｎｍ〜３００ｎｍの
厚さに堆積し、フォトリソグラフィ法を用いてパターニ
ングし、ゲート電極２および走査線およびその周辺コン
タクト電極３を形成する（図１（ａ））。
マトリクス液晶表示装置をその製造工程順に示した断面
図である。本実施例では、まず、ガラスのような透明絶
縁基板１上にＣｒ、Ｗ、Ｔａ、Ａｌなどからなる第１導
体膜をスパッタ法などにより１００ｎｍ〜３００ｎｍの
厚さに堆積し、フォトリソグラフィ法を用いてパターニ
ングし、ゲート電極２および走査線およびその周辺コン
タクト電極３を形成する（図１（ａ））。
【００２３】次に、プラズマＣＶＤ法などによりＳｉＮ
ｘなどからなるゲート絶縁膜４を２００ｎｍ〜６００ｎ
ｍの厚さに、チャンネル層としてのノンドープａ−Ｓｉ
膜５を１００ｎｍ〜４００ｎｍの厚さに、コンタクト層
としてのリンドープしたｎ＋ａ−Ｓｉ膜６を１０ｎｍ〜
１００ｎｍの厚さに連続的に成膜し、各半導体層をアイ
ランド上にパターニングする（図１（ｂ））。
ｘなどからなるゲート絶縁膜４を２００ｎｍ〜６００ｎ
ｍの厚さに、チャンネル層としてのノンドープａ−Ｓｉ
膜５を１００ｎｍ〜４００ｎｍの厚さに、コンタクト層
としてのリンドープしたｎ＋ａ−Ｓｉ膜６を１０ｎｍ〜
１００ｎｍの厚さに連続的に成膜し、各半導体層をアイ
ランド上にパターニングする（図１（ｂ））。
【００２４】次に走査線および信号線の引出し部３上の
ゲート絶縁膜４部分を除去する（図１（ｃ））。
ゲート絶縁膜４部分を除去する（図１（ｃ））。
【００２５】次に、Ｃｒ、Ｗ、Ｔａ、Ａｌなどからなる
第２導体膜をスパッタ法などにより１００ｎｍ〜３００
ｎｍの厚さに堆積後、第２導体膜をスパッタ法などによ
り１００ｎｍ〜３００ｎｍの厚さに堆積後、第２導体膜
とコンタクトｎ＋ａ−Ｓｉ層６をパターニングして、信
号線およびドレイン電極ソース７，８を形成する（図１
（ｄ））。
第２導体膜をスパッタ法などにより１００ｎｍ〜３００
ｎｍの厚さに堆積後、第２導体膜をスパッタ法などによ
り１００ｎｍ〜３００ｎｍの厚さに堆積後、第２導体膜
とコンタクトｎ＋ａ−Ｓｉ層６をパターニングして、信
号線およびドレイン電極ソース７，８を形成する（図１
（ｄ））。
【００２６】次にプラズマＣＶＤ法などによりＳｉＮｘ
などから成るパッシベーション膜９を１００ｎｍ〜３０
０ｎｍ成膜し、走査線および信号線引出し部３のパッシ
ベーション膜を除去し、同時にソース電極８上にコンタ
クトホール１０を形成する（図１（ｅ））。
などから成るパッシベーション膜９を１００ｎｍ〜３０
０ｎｍ成膜し、走査線および信号線引出し部３のパッシ
ベーション膜を除去し、同時にソース電極８上にコンタ
クトホール１０を形成する（図１（ｅ））。
【００２７】次にＣｒ、Ｗ、Ｔａ、Ａｌなどによ第３導
体膜をスパッタ法により５０ｎｍ〜２００ｍ形成し、パ
ターニングして薄膜トランジスタチャネル部１５上およ
びコンタクトホール部１０上に金属膜１２を形成する
（図１（ｆ））。ここでチャネル部１５上の遮光膜１１
およびコンタクトホール上の金属膜１２とは分離されて
おり、したがって、チャネル上の遮光膜１１は動作状態
ではフローティングとする。もし、遮光膜１１と金属膜
１２を連続して形成すると、金属遮光膜１１、パッシベ
ーション膜９およびノンドープａ−Ｓｉ膜５でＭＩＳ構
造が形成され、図２のような画素電極１３が正フレーム
と負フレームとでＴＦＴの電流特性が特にオフ特性で非
対称となり、オフ特性の劣化および液晶へのＤＣ電圧の
印加の原因でパネル表示品質が劣化する。一方、上記の
ように構成することで、かかる問題点が防止される。
体膜をスパッタ法により５０ｎｍ〜２００ｍ形成し、パ
ターニングして薄膜トランジスタチャネル部１５上およ
びコンタクトホール部１０上に金属膜１２を形成する
（図１（ｆ））。ここでチャネル部１５上の遮光膜１１
およびコンタクトホール上の金属膜１２とは分離されて
おり、したがって、チャネル上の遮光膜１１は動作状態
ではフローティングとする。もし、遮光膜１１と金属膜
１２を連続して形成すると、金属遮光膜１１、パッシベ
ーション膜９およびノンドープａ−Ｓｉ膜５でＭＩＳ構
造が形成され、図２のような画素電極１３が正フレーム
と負フレームとでＴＦＴの電流特性が特にオフ特性で非
対称となり、オフ特性の劣化および液晶へのＤＣ電圧の
印加の原因でパネル表示品質が劣化する。一方、上記の
ように構成することで、かかる問題点が防止される。
【００２８】最後にＩＴＯなどの透明性導電材料をスパ
ッタして画素電極１３をパターン形成する（図１
（ｇ））。同時に透明導電体層１４を遮光膜１１上にも
パターンして残す。これによって、遮光金属１１が直接
液晶と接して化学的に不安定になることを防ぐ。無論、
画素電極１３と導電体層１４は分離している。
ッタして画素電極１３をパターン形成する（図１
（ｇ））。同時に透明導電体層１４を遮光膜１１上にも
パターンして残す。これによって、遮光金属１１が直接
液晶と接して化学的に不安定になることを防ぐ。無論、
画素電極１３と導電体層１４は分離している。
【００２９】このようにソース・画素電極８，１３間の
コンタクトホールにおいて、ソース電極８と金属層１２
を直接コンタクトさせることにより、画素電極１３、金
属遮光膜１２の順に形成したときに見られたコンタクト
不良がなく、良好なコンタクトが形成されることが確認
できた。前述のとおり、電極８表面には酸化膜が形成さ
れるが、金属層１２を直接スパッタ形成することで、そ
の理由は明確ではないが、電極８と金属層１２とが高さ
数オームの抵抗をもって接触している。また、遮光性も
十分にありプロジェクターなどの強光下での使用にも耐
えうるＴＦＴ構造となっている。また、パターニング工
程は従来例と同様に７ＰＲとなる。
コンタクトホールにおいて、ソース電極８と金属層１２
を直接コンタクトさせることにより、画素電極１３、金
属遮光膜１２の順に形成したときに見られたコンタクト
不良がなく、良好なコンタクトが形成されることが確認
できた。前述のとおり、電極８表面には酸化膜が形成さ
れるが、金属層１２を直接スパッタ形成することで、そ
の理由は明確ではないが、電極８と金属層１２とが高さ
数オームの抵抗をもって接触している。また、遮光性も
十分にありプロジェクターなどの強光下での使用にも耐
えうるＴＦＴ構造となっている。また、パターニング工
程は従来例と同様に７ＰＲとなる。
【００３０】次に図３を用いて本発明の第２の実施例を
説明する。第１の実施例と同様にしてゲート電極２を形
成し（図３（ａ））、ゲート絶縁膜４、ノンドープａ−
Ｓｉ膜５、低抵抗のｎ＋ａ−Ｓｉ膜６を連続成膜し、半
導体層をアイランド状にパターン形成する（図３
（ｂ））。次に走査線および信号線引出し部３上のゲー
ト絶縁膜を除去する事なく、第２金属膜を堆積後、第２
金属膜とｎ＋ａ−Ｓｉ膜をパターニングすることにより
信号線およびドレイン電極７・ソース電極８を形成する
（図３（ｃ））。次にＳｉＮｘなどでパッシベーション
膜９を堆積し、ソース電極８上のコンタクトホール１０
を形成し、同時に走査線および信号線の引出し部３の絶
縁層を除去する（図３（ｄ））。このとき、ソース電極
８上のコンタクトホール１０の形成には約２００ｎｍの
パッシベーション膜９を除去すればよいのに対し、引出
し部上ではパッシベーション膜９約２００ｎｍとゲート
絶縁膜４約６００ｎｍを除去しなくてはならないので、
エッチング条件を最適化し、たとえば絶縁膜除去にＯ2
およびＣＦ4 ガスを用いたドライエッチングによりコン
タクトホール部がテーパー形状になるようにする必要が
ある。その後、ソース電極８・画素電極１３間のコンタ
クトを兼ねた金属遮光膜１１，１２を形成し（図３
（ｅ））、パターニングし、最後にＩＴＯなどの透明導
電材料により画素電極１３を形成する（図３（ｆ））。
この場合、走査線や信号線の引出し部のパターニングと
パッシベーション膜のパターニングを同時に行うので、
パターニング工程は６ＰＲとなる。
説明する。第１の実施例と同様にしてゲート電極２を形
成し（図３（ａ））、ゲート絶縁膜４、ノンドープａ−
Ｓｉ膜５、低抵抗のｎ＋ａ−Ｓｉ膜６を連続成膜し、半
導体層をアイランド状にパターン形成する（図３
（ｂ））。次に走査線および信号線引出し部３上のゲー
ト絶縁膜を除去する事なく、第２金属膜を堆積後、第２
金属膜とｎ＋ａ−Ｓｉ膜をパターニングすることにより
信号線およびドレイン電極７・ソース電極８を形成する
（図３（ｃ））。次にＳｉＮｘなどでパッシベーション
膜９を堆積し、ソース電極８上のコンタクトホール１０
を形成し、同時に走査線および信号線の引出し部３の絶
縁層を除去する（図３（ｄ））。このとき、ソース電極
８上のコンタクトホール１０の形成には約２００ｎｍの
パッシベーション膜９を除去すればよいのに対し、引出
し部上ではパッシベーション膜９約２００ｎｍとゲート
絶縁膜４約６００ｎｍを除去しなくてはならないので、
エッチング条件を最適化し、たとえば絶縁膜除去にＯ2
およびＣＦ4 ガスを用いたドライエッチングによりコン
タクトホール部がテーパー形状になるようにする必要が
ある。その後、ソース電極８・画素電極１３間のコンタ
クトを兼ねた金属遮光膜１１，１２を形成し（図３
（ｅ））、パターニングし、最後にＩＴＯなどの透明導
電材料により画素電極１３を形成する（図３（ｆ））。
この場合、走査線や信号線の引出し部のパターニングと
パッシベーション膜のパターニングを同時に行うので、
パターニング工程は６ＰＲとなる。
【００３１】次に図４を用いて本発明の第３の実施例を
説明する。本実施例では、前述の第１，第２の実施例の
パッシベーション膜９成膜工程前に、水素プラズマ処理
を行うものである（図４（ａ））。これは遮光膜として
Ｃｒなどの金属膜を用いる場合、金属膜１１が帯電し、
ＴＦＴのバックチャネル１６がオンし、それに伴うＴＦ
Ｔのオフ電流の増加によりパネルの表示品質が劣化する
ことを防ぐため、水素プラズマ処理によりＴＦＴのバッ
クチャネル１６の不活性化を行うことを目的とする。こ
れによりＴＦＴのバックチャネル１６の不活性化を行う
ことを目的とする。こるによりａ−Ｓｉバックチャネル
１６側にＨ2 がＳｉＨ2 の形で取り込まれ、Ｓｉ同士の
ネットワークが図４（ｂ）として示すように粗の状態に
なり、バックチャネル１６が不活性化する。
説明する。本実施例では、前述の第１，第２の実施例の
パッシベーション膜９成膜工程前に、水素プラズマ処理
を行うものである（図４（ａ））。これは遮光膜として
Ｃｒなどの金属膜を用いる場合、金属膜１１が帯電し、
ＴＦＴのバックチャネル１６がオンし、それに伴うＴＦ
Ｔのオフ電流の増加によりパネルの表示品質が劣化する
ことを防ぐため、水素プラズマ処理によりＴＦＴのバッ
クチャネル１６の不活性化を行うことを目的とする。こ
れによりＴＦＴのバックチャネル１６の不活性化を行う
ことを目的とする。こるによりａ−Ｓｉバックチャネル
１６側にＨ2 がＳｉＨ2 の形で取り込まれ、Ｓｉ同士の
ネットワークが図４（ｂ）として示すように粗の状態に
なり、バックチャネル１６が不活性化する。
【００３２】図５に水素流量２０００ｓｃｃｍ、ＲＦパ
ワー２５０Ｗ、圧力２００Ｐａの条件で水素プラズマ処
理を行った場合の、ＴＦＴのバックチャネル特性のプラ
ズマ時間依存性を示す。これより水素プラズマ処理を行
った場合の、ＴＦＴのバックチャネル特性のプラズマ時
間依存性を示す。これより水素プラズマ処理を３０秒以
上行うことによりバックチャネル１６が不活性化し、金
属遮光膜１１、パッシベーション膜９、ａ−Ｓｉ膜５に
よりＴＦＴバックチャネル１６側にＭＩＳ構造が形成さ
れても、ＴＦＴのオフ電流特性は安定し、パネルの表示
品質は向上する。
ワー２５０Ｗ、圧力２００Ｐａの条件で水素プラズマ処
理を行った場合の、ＴＦＴのバックチャネル特性のプラ
ズマ時間依存性を示す。これより水素プラズマ処理を行
った場合の、ＴＦＴのバックチャネル特性のプラズマ時
間依存性を示す。これより水素プラズマ処理を３０秒以
上行うことによりバックチャネル１６が不活性化し、金
属遮光膜１１、パッシベーション膜９、ａ−Ｓｉ膜５に
よりＴＦＴバックチャネル１６側にＭＩＳ構造が形成さ
れても、ＴＦＴのオフ電流特性は安定し、パネルの表示
品質は向上する。
【００３３】
【発明の効果】以上説明したように、本発明によるアク
ティブマトリクス基板は、ゲート電極、ゲート絶縁膜、
半導体層、ドレイン・ソース電極からなる薄膜トランジ
スタおよびそれを覆うパッシベーション膜が形成され、
パッシベーション膜上にＴＦＴのチャネル部を遮光する
金属遮光層および画素電極からなる。また、ソース・画
素電極間のコンタクトは遮光膜金属および画素透明導電
材料により、この順に２層で取られている。
ティブマトリクス基板は、ゲート電極、ゲート絶縁膜、
半導体層、ドレイン・ソース電極からなる薄膜トランジ
スタおよびそれを覆うパッシベーション膜が形成され、
パッシベーション膜上にＴＦＴのチャネル部を遮光する
金属遮光層および画素電極からなる。また、ソース・画
素電極間のコンタクトは遮光膜金属および画素透明導電
材料により、この順に２層で取られている。
【００３４】よって、本発明によればドレイン・画素間
層間分離型ＴＦＴパネルで問題となるソース・画素電極
間のコンタクトが十分にとれ、画素欠陥が減り、特性に
優れた製品を高歩留り、かつ低製造コストでつくること
ができる。
層間分離型ＴＦＴパネルで問題となるソース・画素電極
間のコンタクトが十分にとれ、画素欠陥が減り、特性に
優れた製品を高歩留り、かつ低製造コストでつくること
ができる。
【００３５】また金属遮光層をソースと切り離しフロー
ティングすることで画素が正負フレームでＴＦＴのオフ
特性が非対称になることを防ぎ、パネルの表示品質を向
上させることが可能となる。
ティングすることで画素が正負フレームでＴＦＴのオフ
特性が非対称になることを防ぎ、パネルの表示品質を向
上させることが可能となる。
【図１】本発明の第１の実施例のアクティブマトリクス
液晶表示装置で用いる薄膜トランジスタの製造方法を説
明するための工程断面図。
液晶表示装置で用いる薄膜トランジスタの製造方法を説
明するための工程断面図。
【図２】金属遮光層をソース電極につなげた場合とフロ
ーティングにした場合のＴＦＴの電流特性の比較。
ーティングにした場合のＴＦＴの電流特性の比較。
【図３】本発明の第２の実施例の薄膜トランジスタの製
造方法を説明するための工程断面図。
造方法を説明するための工程断面図。
【図４】本発明の第３の実施例の薄膜トランジスタの製
造方法を説明するための工程断面図。
造方法を説明するための工程断面図。
【図５】ＴＦＴのバックチャネル電流特性の水素プラズ
マ時間依存性。
マ時間依存性。
【図６】従来のアクティブマトリクス液晶表示装置の構
造。
造。
【図７】従来の薄膜トランジスタの製造方法を説明する
ための工程断面図。
ための工程断面図。
【図８】特開昭６４−６８７２９で開示された薄膜トラ
ンジスタの断面図。
ンジスタの断面図。
【図９】実開平１−１０４０５１で開示された薄膜トラ
ンジスタの断面図。
ンジスタの断面図。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 500 H01L 29/786
Claims (7)
- 【請求項１】 透明基板上にゲート電極、ゲート絶縁
膜、半導体層、ドレイン・ソース電極からなる薄膜トラ
ンジスタを配列してなる薄膜トランジスタ基板を有する
アクティブマトリクス型液晶表示装置において、パッシ
ベーション膜上に前記薄膜トランジスタのチャネル部を
遮光する金属遮光膜および画素電極を有し、前記ソース
（ドレイン）電極と前記画素電極との間に前記金属遮光
膜と同じ金属膜が介在しているとともに、前記金属遮光
膜が透明導電体膜で覆われていることを特徴とするアク
ティブマトリクス型液晶表示装置。 - 【請求項２】 透明基板上にゲート電極、ゲート絶縁
膜、半導体層、ドレイン・ソース電極からなる薄膜トラ
ンジスタを配列してなる薄膜トランジスタ基板を有する
アクティブマトリクス型液晶表示装置において、パッシ
ベーション膜上に前記薄膜トランジスタのチャネル部を
遮光する金属遮光膜および画素電極を有し、前記ソース
（ドレイン）電極と前記画素電極との間に金属膜が介在
しており、かつ前記金属遮光膜が透明導電体膜で覆われ
ていることを特徴とするアクティブマトリクス型液晶表
示装置。 - 【請求項３】 前記金属遮光膜は前記画素電極と分離さ
れて形成されていて電気的にフローティングであること
を特徴とする請求項１又は２記載のアクティブマトリク
ス型液晶表示装置。 - 【請求項４】 前記薄膜トランジスタの半導体層の表面
が水素プラズマ処理により不活性化されていることを特
徴とする請求項１，２又は３記載のアクティブマトリク
ス型液晶表示装置。 - 【請求項５】 透明基板上にゲート電極および信号線を
選択的に形成する工程と、前記基板上にゲート絶縁膜お
よび第１の半導体層および第２の半導体層を選択的に形
成する工程と、金属膜を被着しパターニングすることに
よりドレインおよびソース電極を形成して薄膜トランジ
スタを形成する工程と、前記薄膜トランジスタ上にパッ
シベーション絶縁膜を成長し、パターニングすることに
より周辺端子部および前記ソース又はドレイン電極上に
コンタクトホールを形成する工程と、前記薄膜トランジ
スタのチャネル部上および前記コンタクトホール上に金
属を被着しパターニングすることにより前記チャネル部
上に金属遮光膜を形 成するとともに前記コンタクトホー
ルに金属膜を形成する工程と、透明導電膜により前記金
属遮光膜を覆うとともに画素電極を形成する工程とを含
むことを特徴とするアクティブマトリクス型液晶表示装
置の製造方法。 - 【請求項６】 前記パッシベーション膜にコンタクトホ
ールを形成すると同時に前記ゲート絶縁膜を選択的に除
去して前記信号線の一部を露出させることを特徴とする
請求項５記載のアクティブマトリクス型液晶表示装置の
製造方法。 - 【請求項７】 前記パッシベーション膜形成前に前記半
導体層に水素プラズマ処理を施し、トランジスタのバッ
クチャネルを不活性化することを特徴とする請求項５又
は６記載のアクティブマトリクス型液晶表示装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14616495A JP2780673B2 (ja) | 1995-06-13 | 1995-06-13 | アクティブマトリクス型液晶表示装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14616495A JP2780673B2 (ja) | 1995-06-13 | 1995-06-13 | アクティブマトリクス型液晶表示装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08338998A JPH08338998A (ja) | 1996-12-24 |
| JP2780673B2 true JP2780673B2 (ja) | 1998-07-30 |
Family
ID=15401584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14616495A Expired - Fee Related JP2780673B2 (ja) | 1995-06-13 | 1995-06-13 | アクティブマトリクス型液晶表示装置およびその製造方法 |
Country Status (1)
| Country | Link |
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| KR100471765B1 (ko) * | 1997-07-11 | 2005-07-18 | 삼성전자주식회사 | 단일막게이트라인을갖는박막트랜지스터기판및그제조방법 |
| JP3777532B2 (ja) * | 1998-11-24 | 2006-05-24 | カシオ計算機株式会社 | 表示パネルの製造方法 |
| JP4004672B2 (ja) | 1998-12-28 | 2007-11-07 | シャープ株式会社 | 液晶表示装置用基板及びその製造方法 |
| US7023021B2 (en) | 2000-02-22 | 2006-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2001343659A (ja) * | 2000-06-02 | 2001-12-14 | Casio Comput Co Ltd | アクティブマトリクス型液晶表示パネルおよびその製造方法 |
| US6739931B2 (en) | 2000-09-18 | 2004-05-25 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating the display device |
| JP3501793B2 (ja) * | 2001-05-16 | 2004-03-02 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜トランジスタ及びその製造方法 |
| JP4021392B2 (ja) | 2002-10-31 | 2007-12-12 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| JP2006047827A (ja) * | 2004-08-06 | 2006-02-16 | Mitsubishi Electric Corp | 液晶表示装置およびその製造方法 |
| JP2009058717A (ja) * | 2007-08-31 | 2009-03-19 | Seiko Epson Corp | 電気光学装置及びその製造方法、並びに電子機器 |
| KR101337195B1 (ko) * | 2008-10-10 | 2013-12-05 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판 및 그의 제조방법, 이를 구비한액정표시장치 |
| WO2010103935A1 (en) * | 2009-03-12 | 2010-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| CN101887897B (zh) | 2009-05-13 | 2013-02-13 | 北京京东方光电科技有限公司 | Tft-lcd阵列基板及其制造方法 |
| WO2011043206A1 (en) | 2009-10-09 | 2011-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101928402B1 (ko) | 2009-10-30 | 2018-12-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작방법 |
| CN104795323B (zh) * | 2009-12-04 | 2017-12-29 | 株式会社半导体能源研究所 | 半导体装置及其制造方法 |
| TWI424392B (zh) * | 2010-01-29 | 2014-01-21 | Prime View Int Co Ltd | 主動元件陣列基板及使用其之平面顯示器 |
| CN102654702B (zh) * | 2012-03-06 | 2014-07-02 | 京东方科技集团股份有限公司 | Tft阵列基板、tft阵列基板制造方法及显示装置 |
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| JPH0258030A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | 液晶表示装置 |
| JPH02210872A (ja) * | 1989-02-10 | 1990-08-22 | Casio Comput Co Ltd | Ｔｆｔパネルおよびその製造方法 |
| JP2621619B2 (ja) * | 1990-09-12 | 1997-06-18 | 三菱電機株式会社 | 薄膜トランジスタの製造方法 |
| JPH04358127A (ja) * | 1991-05-22 | 1992-12-11 | Oki Electric Ind Co Ltd | 薄膜トランジスタ型液晶表示装置 |
| JP2742163B2 (ja) * | 1991-10-29 | 1998-04-22 | シャープ株式会社 | 液晶表示装置 |
| JPH06148681A (ja) * | 1992-11-10 | 1994-05-27 | Sanyo Electric Co Ltd | 液晶表示装置 |
-
1995
- 1995-06-13 JP JP14616495A patent/JP2780673B2/ja not_active Expired - Fee Related
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| JPH08338998A (ja) | 1996-12-24 |
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