JP3777532B2

JP3777532B2 - 表示パネルの製造方法

Info

Publication number: JP3777532B2
Application number: JP34798798A
Authority: JP
Inventors: 晋太郎桑山; 伸一下牧
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1998-11-24
Filing date: 1998-11-24
Publication date: 2006-05-24
Anticipated expiration: 2018-11-24
Also published as: JP2000155339A

Description

【０００１】
【発明の属する技術分野】
この発明は、液晶表示パネル等の表示パネル及びその製造方法に関する。
【０００２】
【従来の技術】
従来例として、アクティブマトリクス型の液晶表示パネルについて説明する。図１２は従来のこのような液晶表示パネルの一例の一部の断面図を示したものである。この液晶表示パネルはガラス基板１を備えている。ガラス基板１の上面の所定の箇所にはＡｌからなるゲート電極２を含む走査線（図示せず）が形成され、その上面全体には酸化シリコンからなるゲート絶縁膜３が形成されている。ゲート絶縁膜３の上面の所定の箇所でゲート電極２に対応する部分には真性アモルファスシリコンからなる半導体層４が形成されている。半導体層４の上面中央部には窒化シリコンからなるブロッキング層５が形成されている。ブロッキング層５の上面両側及びその両側における半導体層４の上面にはｎ⁺シリコンからなるオーミックコンタクト層６、７が形成されている。オーミックコンタクト層６、７の上面にはＣｒからなるドレイン電極８及びソース電極９が形成されている。ドレイン電極８の上面及びゲート絶縁膜３の上面の所定の箇所にはＡｌからなる信号線１０が形成されている。信号線１０等を含むゲート絶縁膜３の上面全体には窒化シリコンからなるオーバーコート膜１１が形成されている。オーバーコート膜１１の上面の所定の箇所にはＩＴＯ（インジウム−錫酸化物）からなる画素電極１２がオーバーコート膜１１の所定の箇所に形成されたコンタクトホール１３を介してソース電極９に接続されて形成されている。そして、このような液晶表示パネルでは、画素電極１２が最上層に位置することから、トップ画素電極構造（トップＩＴＯ構造）と呼ばれている。
【０００３】
ところで、このような液晶表示パネルでは、例えば信号線１０に接続された接続パッド（図示せず）を露出させる必要がある。そこで、信号線１０の接続パッドの部分を、図１３に示すような構造とすることが考えられている。すなわち、ゲート絶縁膜３上に半導体層１４ａ、ｎ⁺シリコン層１４ｂ、Ｃｒ層１４ｃの３層からなる接続パッド１４を形成し、Ｃｒ層１４ｃの上面の一部に信号線１０の一端部を接続し、オーバーコート膜１１の所定の箇所に形成された接続パッド露出用の開口部１５を介して露出されたＣｒ層１４ｃ上にＩＴＯ層１６を島状に形成し、この島状のＩＴＯ層１６を実質的な接続パッドとしている。この場合、接続パッド１４は、図１２に示す半導体層４、オーミックコンタクト層６、７、ドレイン電極８及びソース電極９の形成と同時に形成されている。ＩＴＯ層１６は、画素電極１２の形成と同時に形成されている。
【０００４】
ところで、接続パッド１４の最上層をＣｒ層１４ｃとし、このＣｒ層１４ｃ上にＩＴＯ層１６を形成する理由は次の通りである。１つは、信号線１０の一端部を接続パッドとし、この接続パッド（Ａｌ層）上にＩＴＯ層を形成すると、Ａｌ層は酸化されやすい金属であるので、その表面にすぐに自然酸化膜が形成され、このためＡｌ層とＩＴＯ層との間のコンタクト抵抗が非常に高くなり、好ましくない。これに対し、Ｃｒ層１４ｃ上にＩＴＯ層１６を形成すると、その間のコンタクト抵抗を低くすることができるからである。もう１つは、ドレイン電極８及びソース電極９の膜厚を例えば２５０Å程度と比較的薄くすると、Ｃｒ層１４ｃの膜厚も２５０Å程度と比較的薄くなってしまう。このため、ＩＴＯ層１６を設けずに、Ｃｒ層１４ｃを実質的な接続パッドとした場合、このＣｒ層１４ｃに液晶表示パネル駆動用のＬＳＩ等の半導体チップを直接ボンディングするとすると、その間のコンタクト抵抗が高くなり、好ましくない。これに対し、画素電極１２の膜厚を例えば５００Å程度と比較的厚くすると、ＩＴＯ層１６の膜厚も５００Å程度と比較的厚くなり、このＩＴＯ層１６に液晶表示パネル駆動用のＬＳＩ等の半導体チップを直接ボンディングするとしても、その間のコンタクト抵抗を低くすることができるからである。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のこのような液晶表示パネルでは、信号線１０とＩＴＯ層１６とがＣｒ層１４ｃを介して接続されているので、オーバーコート膜１１に欠陥があり、ＩＴＯのエッチング液がオーバーコート膜１１中に染み込んで信号線１０と接触した場合には、Ａｌ−ＩＴＯ電池反応により、極めて細い信号線１０が溶解して断線し、歩留低下の一要因となってしまう。また、実質的な接続パッドはＣｒ層１４ｃ、ＩＴＯ層１６の２層構造となるので、接続抵抗が比較的高くなり、消費電力が比較的大きくなってしまう。
この発明の課題は、オーバーコート膜に欠陥があっても、オーバーコート膜下の配線が電池反応により断線しないようにするとともに、接続パッドの接続抵抗を低くすることである。
【０００６】
【課題を解決するための手段】
請求項１記載の発明は、基板上の表示領域内に複数の走査線と前記複数の走査線とゲート絶縁膜を介して交差する複数の信号線と前記複数の走査線と前記複数の信号線との交差部において前記複数の走査線にそれぞれ接続された複数のゲート電極と前記複数の信号線にそれぞれ接続された複数のドレイン電極と該複数のドレイン電極とそれぞれ対となる複数のソース電極とを形成して前記各交差部にそれぞれ薄膜トランジスタを形成する工程と、前記複数の信号線のそれぞれに接続され基板上の表示領域外に延在しＡｌ系金属層を有する複数の配線を形成するとともに該配線と同じ金属層により前記複数の配線にそれぞれ接続された複数の接続パッドを形成する工程と、前記複数の走査線上と前記複数の信号線上と前記複数の配線上とを含む前記ゲート絶縁膜上にオーバーコート膜を形成する工程と、前記オーバーコート膜における前記各薄膜トランジスタのソース電極に対応する部分に前記各ソース電極を露出させるためのコンタクトホールを形成する工程と、前記オーバーコート膜上にＩＴＯからなる画素電極を前記オーバーコート膜に形成されたコンタクトホールを介して前記ソース電極に接続させて形成したする工程と、その後、前記オーバーコート膜における前記接続パッドに対応する部分に前記接続パッドを露出させるための開口部を形成する工程と、を含むようにしたものである。この請求項１記載の発明によれば、オーバーコート膜上における薄膜トランジスタのソース電極に対応する部分に形成されたコンタクトホールに対応する部分に画素電極を形成した後に、オーバーコート膜に接続パッドを露出させるための開口部を前記基板の表示領域外に形成しているので、画素電極を形成するとき、オーバーコート膜膜下の配線が画素電極形成用層とは接続されておらず、したがってオーバーコート膜に欠陥があっても、オーバーコート膜膜下の配線が電池反応により断線しないようにすることができ、また、接続パッドをＡｌ系金属層を有する構造としているので、接続抵抗を低くすることができる。
【０００７】
【発明の実施の形態】
図１〜図５はそれぞれこの発明の第１実施形態における液晶表示パネルの各製造工程を示したものである。そこで、これらの図を順に参照して、この第１実施形態における液晶表示パネルの製造方法について説明する。まず、図１に示すように、ガラス基板２１の上面の所定の箇所にＡｌまたはＡｌ合金（以下、Ａｌ系金属という。）からなるゲート電極２２を含む走査線（図示せず）を形成する。次に、酸化シリコンからなるゲート絶縁膜２３及び真性アモルファスシリコンからなる半導体層２４を成膜する。次に、半導体層２４の上面の所定の箇所でゲート電極２２に対応する部分に窒化シリコンからなるブロッキング層２５を形成する。次に、半導体層２４の上面に形成された自然酸化膜（図示せず）をＮＨ₄Ｆ溶液で除去する。
【０００８】
次に、図２に示すように、ｎ⁺シリコン層２６、Ｃｒ、ＭｏまたはＴｉからなる金属層２７及びＡｌ系金属層２８を成膜する。次に、Ａｌ系金属層２８の上面の所定の箇所にフォトレジスト膜２９を形成する。次に、フォトレジスト膜２９をマスクとしてＡｌ系金属層２８、Ｃｒ、ＭｏまたはＴｉからなる金属層２７、ｎ⁺シリコン層２６及び半導体層２４を順次エッチングする。すると、図３に示すように、ドレイン電極３０、ソース電極３１、ドレイン電極３０に接続された信号線３２及び信号線３２に接続された接続パッド３３が形成される。この場合、ドレイン電極３０及びソース電極３１は、ブロッキング層２５の上面両側及びその両側における半導体層２４の上面に形成され、下から順に、ｎ⁺シリコン層２６、Ｃｒ、ＭｏまたはＴｉからなる金属層２７、Ａｌ系金属層２８の３層構造となる。信号線３２及び接続パッド３３は、下から順に、半導体層２４、ｎ⁺シリコン層２６、Ｃｒ、ＭｏまたはＴｉからなる金属層２７、Ａｌ系金属層２８の４層構造となる。この後、フォトレジスト膜２９を剥離する。
【０００９】
次に、図４に示すように、窒化シリコンからなるオーバーコート膜３４を成膜する。次に、オーバーコート膜３４の所定の箇所でソース電極３１に対応する部分にコンタクトホール３５を形成する。次に、画素電極形成用ＩＴＯ層３６ａを成膜し、次いで所定のフォトリソグラフィ工程を経ることにより、オーバーコート膜３４の上面の所定の箇所に画素電極３６をコンタクトホール３５を介してソース電極３１に接続させて形成する。次に、図５に示すように、オーバーコート膜３４の所定の箇所に接続パッド３３を露出させるための開口部３７を形成する。かくして、この第１実施形態における液晶表示パネルが得られる。
【００１０】
ところで、図４に示すように、画素電極３６を形成するとき、信号線３２は画素電極形成用ＩＴＯ層３６ａと接続されていない。したがって、オーバーコート膜３４に欠陥があり、ＩＴＯのエッチング液がオーバーコート膜３４中に染み込んで信号線３２のＡｌ系金属層２８と接触しても、このＡｌ系金属層２８がＡｌ−ＩＴＯ電池反応により断線しないようにすることができ、ひいては歩留の向上を図ることができる。ところで、画素電極３６を形成するとき、ソース電極２９はコンタクトホール３５を介して画素電極形成用ＩＴＯ層３６ａと接続されている。しかしながら、ソース電極３１は、極めて細い信号線３２と違って、島状のある程度の面積を有するものであるので、オーバーコート膜３４の欠陥に起因してＩＴＯのエッチング液と接触し、Ａｌ−ＩＴＯ電池反応が生じても、断線するほどの大きなダメージを受けることはなく、別に問題はない。なお、画素電極３６をソース電極３１上を全体的に覆うように形成すると、オーバーコート膜３４に欠陥があっても、ＩＴＯのエッチング液がソース電極３１と接触しないようにすることができる。また、接続パッド３３は少なくともＣｒ層２７、Ａｌ系金属層２８の２層構造であるので、接続抵抗を低くすることができ、ひいては消費電力を小さくすることができる。
【００１１】
ここで、図２に示すフォトレジスト膜２９のようなフォトマスクの形成回数について説明する。まず、図１２に示す従来の液晶表示パネルの場合には、ゲート電極２等の形成、ブロッキング層５の形成、ドレイン電極８及びソース電極９等の形成、信号線１０の形成、コンタクトホール１３等の形成、画素電極１２等の形成というように、フォトマスクの形成回数は６回となる。これに対し、上記第１実施形態の場合には、ゲート電極２２等の形成、ブロッキング層２５の形成、ドレイン電極３０、ソース電極３１、信号線３２及び接続パッド３３等の形成、コンタクトホール３５の形成、画素電極３６の形成、接続パッド露出用の開口部３７の形成というように、フォトマスクの形成回数は同じく６回となる。したがって、上記第１実施形態において、画素電極３６を形成した後に、接続パッド露出用の開口部３７を形成しても、フォトマスクの形成回数が増加しないようにすることができる。
【００１２】
なお、図６に示すこの発明の第２実施形態のように、ドレイン電極３０及びソース電極３１を、下から順に、ｎ⁺シリコン層２６、Ｃｒ、ＭｏまたはＴｉからなる金属層２７、Ａｌ系金属層２８、Ｃｒ、ＭｏまたはＴｉからなる耐酸化用の金属層４１の４層構造とし、信号線３２及び接続パッド３３を、下から順に、半導体層２４、ｎ⁺シリコン層２６、Ｃｒ、ＭｏまたはＴｉからなる金属層２７、Ａｌ系金属層２８、Ｃｒ、ＭｏまたはＴｉからなる耐酸化用の金属層４１の５層構造としてもよい。次に、この場合の製造方法の一部について説明すると、図２に対応する図７に示すように、Ａｌ系金属層２８の上面にＣｒ、ＭｏまたはＴｉからなる耐酸化用の金属層４１を成膜し、この成膜したＣｒ、ＭｏまたはＴｉからなる耐酸化用の金属層４１の上面にフォトレジスト膜２９を形成し、以下上記第１実施形態の場合とほぼ同じである。そして、この場合には、画素電極３６を形成するとき、オーバーコート膜３４に欠陥があり、且つ、最上層のＣｒ、ＭｏまたはＴｉからなる耐酸化用の金属層４１の膜厚が薄くても、信号線３２のＡｌ層２８がＡｌ−ＩＴＯ電池反応により断線しないようにすることができる。
【００１３】
また、図８（Ａ）〜（Ｃ）に示すこの発明の第３実施形態のように、信号線３２の所定の一部及び接続パッド３３を、下から順に、Ａｌ系金属層２２ａ、Ｃｒ、ＭｏまたはＴｉからなる金属層２７、Ａｌ系金属層２８の３層構造としてもよい。次に、この場合の製造方法の一部について説明する。まず、図９（Ａ）に示すように、ガラス基板２１の上面の信号線３２形成領域及び接続パッド３３形成領域に信号線３２及び接続パッド３３の最下層となるＡｌ系金属層２２ａを形成する。このＡｌ系金属層２２ａの形成はゲート電極２２等の形成と同時に行われる。ここで、信号線３２及び接続パッド３３の最下層となるＡｌ系金属層２２ａは、表示領域外の接続パッド３３形成領域を含むその周辺領域であって、走査線と交差しない領域のみに形成されるものである。ただし、表示領域内であっても、走査線と交差する部分を除いて形成することもできる。次に、酸化シリコンからなるゲート絶縁膜２３及び真性アモルファスシリコンからなる半導体層２４を成膜する。次に、半導体層２４の上面の所定の箇所でゲート電極２２に対応する部分に窒化シリコンからなるブロッキング層２５（図１参照）を形成する。次に、半導体層２４の上面に形成された自然酸化膜（図示せず）をＮＨ₄Ｆ溶液で除去する。次に、ｎ⁺シリコン層２６を成膜する。次に、図９（Ｂ）に示すように、信号線３２形成領域におけるｎ⁺シリコン層２６、半導体層２４及びゲート絶縁膜２３に溝状のコンタクトホール４２ａ（図８（Ａ）参照）を形成するとともに、接続パッド３３形成領域におけるｎ⁺シリコン層２６、半導体層２４及びゲート絶縁膜２３に方形状のコンタクトホール４２ｂ（図８（Ａ）参照）を形成し、Ａｌ系金属層２２ａを露出させる。次に、図９（Ｃ）に示すように、、Ｃｒ、ＭｏまたはＴｉからなる金属層２７を成膜し、この成膜したＣｒ、ＭｏまたはＴｉからなる金属層２７をコンタクトホール４２ａ、４２ｂを介してＡｌ系金属層２２ａに接続する。次に、Ａｌ系金属層２８を成膜する。以下、上記第１実施形態の場合とほぼ同じである。
【００１４】
ところで、この第３実施形態の場合、接続パッド３３形成領域を含むその周辺領域に、信号線３２の最下層としてＡｌ系金属２２ａを形成しているので、信号線３２の抵抗値を低減することができる。また、信号線３２の合計厚さが最下層のＡｌ系金属２２ａを有しない場合と比較して厚くなるので、酸化されにくくなり、ひいては断線しにくいようにすることができる。なお、この第３実施形態において、図６に示す場合と同様に、Ａｌ系金属層２８上にＣｒ、ＭｏまたはＴｉからなる耐酸化用の金属層４１を形成するようにしてもよい。
【００１５】
さらに、図１０に示すこの発明の第４実施形態のように、ブロッキング層２５下以外の領域における半導体層２５をｎ⁺シリコン層２６としてもよい。次に、この場合の製造方法の一部について説明する。まず、図１１（Ａ）に示すように、ゲート絶縁膜２３の上面に真性アモルファスシリコンからなる半導体層２４を成膜する。次に、半導体層２４の上面の所定の箇所でゲート電極２２に対応する部分に窒化シリコンからなるブロッキング層２５を形成する。次に、図１１（Ｂ）に示すように、ブロッキング層２５をマスクとして半導体層２４にｎ型イオンをドーピングすることにより、ブロッキング層２５下以外の領域における半導体層２５をｎ⁺シリコン層２６とする。次に、図１０を参照して説明すると、Ｃｒ、ＭｏまたはＴｉからなる金属層２７を成膜する。以下、上記第１実施形態の場合とほぼ同じである。なお、この第４実施形態において、図６に示す場合と同様に、Ａｌ系金属層２８上にＣｒ、ＭｏまたはＴｉからなる耐酸化用の金属層４１を形成するようにしてもよく、また図８に示す場合と同様に、Ａｌ系金属層２２ａを形成するようにしてもよい。
【００１６】
なお、図５、図６、図１０に示すゲート電極２２を含む走査線の表面に陽極酸化膜を形成するようにしてもよい。また、図８に示すＡｌ系金属層２２ａの金属層２７と接続されない表面に陽極酸化膜を形成するようにしてもよい。
【００１７】
【発明の効果】
以上説明したように、請求項１記載の発明によれば、オーバーコート膜上における薄膜トランジスタのソース電極に対応する部分に形成されたコンタクトホールに対応する部分に画素電極を形成した後に、オーバーコート膜に接続パッドを露出させるための開口部を前記基板の表示領域外に形成しているので、画素電極を形成するとき、オーバーコート膜下の配線が画素電極形成用層とは接続されておらず、したがってオーバーコート膜に欠陥があっても、オーバーコート膜下の配線が電池反応により断線しないようにすることができ、ひいては歩留の向上を図ることができる。また、接続パッドをＡｌ系金属層を有する構造としているので、接続抵抗を低くすることができ、ひいては消費電力を小さくすることができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態における液晶表示パネルの製造に際し、当初の工程を示す断面図。
【図２】図１に続く工程を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】この発明の第２実施形態における液晶表示パネルの要部の断面図。
【図７】図７に示す液晶表示パネルの一部の製造工程を示す断面図。
【図８】（Ａ）はこの発明の第３実施形態における液晶表示パネルの要部の平面図、（Ｂ）及び（Ｃ）はそれぞれそのＢ−Ｂ線及びＣ−Ｃ線に沿う断面図。
【図９】（Ａ）〜（Ｃ）はそれぞれ図８に示す液晶表示パネルの一部の製造工程を示す断面図。
【図１０】この発明の第４実施形態における液晶表示パネルの要部の断面図。
【図１１】（Ａ）及び（Ｂ）はそれぞれ図１０に示す液晶表示パネルの一部の製造工程を示す断面図。
【図１２】従来の液晶表示パネルの一例の一部の断面図。
【図１３】図１２に示す液晶表示パネルの接続パッドの部分の断面図。
【符号の説明】
２１ガラス基板
２２ゲート電極
２３ゲート絶縁膜
２４半導体層
２５ブロッキング層
２６ｎ⁺シリコン層
２７Ｃｒ、ＭｏまたはＴｉからなる金属層
２８Ａｌ系金属層
２９フォトレジスト膜
３０ドレイン電極
３１ソース電極
３２信号線
３３接続パッド
３４オーバーコート膜
３５コンタクトホール
３６画素電極
３７開口部

Claims

基板上の表示領域内に複数の走査線と前記複数の走査線とゲート絶縁膜を介して交差する複数の信号線と前記複数の走査線と前記複数の信号線との交差部において前記複数の走査線にそれぞれ接続された複数のゲート電極と前記複数の信号線にそれぞれ接続された複数のドレイン電極と該複数のドレイン電極とそれぞれ対となる複数のソース電極とを形成して前記各交差部にそれぞれ薄膜トランジスタを形成する工程と、
前記複数の信号線のそれぞれに接続され基板上の表示領域外に延在しＡｌ系金属層を有する複数の配線を形成するとともに該配線と同じ金属層により前記複数の配線にそれぞれ接続された複数の接続パッドを形成する工程と、
前記複数の走査線上と前記複数の信号線上と前記複数の配線上とを含む前記ゲート絶縁膜上にオーバーコート膜を形成する工程と、
前記オーバーコート膜における前記各薄膜トランジスタのソース電極に対応する部分に前記各ソース電極を露出させるためのコンタクトホールを形成する工程と、
前記オーバーコート膜上にＩＴＯからなる画素電極を前記コンタクトホールを介して前記ソース電極に接続させて形成する工程と、
その後、前記オーバーコート膜における前記接続パッドに対応する部分に前記接続パッドを露出させるための開口部を形成する工程と、
を含むことを特徴とする表示パネルの製造方法。
請求項１記載の発明において、前記配線及び前記接続パッドを上から少なくともＡｌ系金属層、Ｃｒ、ＭｏまたはＴｉからなる金属層の２層構造としたことを特徴とする表示パネルの製造方法。
請求項１記載の発明において、前記配線及び前記接続パッドを上から少なくともＣｒ、ＭｏまたはＴｉからなる金属層、Ａｌ系金属層、Ｃｒ、ＭｏまたはＴｉからなる金属層の３層構造としたことを特徴とする表示パネルの製造方法。
請求項２または３記載の発明において、前記配線及び前記接続パッドの最下層をＡｌ系金属層としたことを特徴とする表示パネルの製造方法。
基板上にゲート電極、ゲート絶縁膜及び半導体層を形成する工程と、基板側から順にＣｒ、ＭｏまたはＴｉからなる金属層と、Ａｌ系金属層とを成膜してこれらの金属層によりソース電極、ドレイン電極、該ドレイン電極に接続された信号線及び該信号線に接続された接続パッドを形成する工程と、オーバーコート膜を成膜して該オーバーコート膜にコンタクトホールを形成する工程と、前記オーバーコート膜上に透明画素電極を前記コンタクトホールを介して前記ソース電極に接続させて形成する工程と、その後、前記オーバーコート膜に前記接続パッドを露出させるための開口部を形成する工程とを具備することを特徴とする表示パネルの製造方法。
基板上にゲート電極、ゲート絶縁膜及び半導体層を形成する工程と、基板側から順にＣｒ、ＭｏまたはＴｉからなる金属層と、Ａｌ系金属層と、Ｃｒ、ＭｏまたはＴｉからなる金属層とを成膜してこれらの金属層によりソース電極、ドレイン電極、該ドレイン電極に接続された信号線及び該信号線に接続された接続パッドを形成する工程と、オーバーコート膜を成膜して該オーバーコート膜にコンタクトホールを形成する工程と、前記オーバーコート膜上に透明画素電極を前記コンタクトホールを介して前記ソース電極に接続させて形成する工程と、その後、前記オーバーコート膜に前記接続パッドを露出させるための開口部を形成する工程とを具備することを特徴とする表示パネルの製造方法。
請求項５または６記載の発明において、前記半導体層上にブロッキング層を形成する工程を含むことを特徴とする表示パネルの製造方法。
請求項５または６記載の発明において、前記半導体層上にｎ型半導体層を形成する工程を含むことを特徴とする表示パネルの製造方法。
請求項５または６記載の発明において、前記半導体層の所定領域にイオンを拡散する工程を含むことを特徴とする表示パネルの製造方法。