JP4131297B2 - 液晶表示装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置の製造方法に関し、特に逆スタガ型の薄膜トランジスタを有する基板を一方の基板とし、製造プロセス中の使用フォトマスク数を低減し得る液晶表示装置の製造方法に関するものである。
【０００２】
【従来の技術】
図９は、従来一般の薄膜トランジスタ型液晶表示装置において、逆スタガ型の薄膜トランジスタ、ゲート配線、ソース配線等を備えた薄膜トランジスタアレイ基板の一構造例を示すものである。この薄膜トランジスタアレイ基板では、図９に示すように、ガラス等からなる透明基板上に、ゲート配線Ｇとソース配線Ｓがマトリクス状に配設されている。そして、ゲート配線Ｇとソース配線Ｓとで囲まれた領域が一つの画素１となり、各画素１毎に薄膜トランジスタ２が設けられている。図７はこの薄膜トランジスタアレイ基板の製造工程を示す断面図、図８は同、平面図である。
【０００３】
この薄膜トランジスタ２は、図７（ｅ）および図８（ｅ）に示すように、透明基板３上にゲート配線Ｇから引き出されたゲート電極４が設けられ、ゲート電極４を覆うようにゲート絶縁膜５が設けられている。ゲート電極４上方のゲート絶縁膜５上にアモルファスシリコン（ａ−Ｓｉ）からなる半導体能動膜６が設けられ、リン等のｎ型不純物を含むアモルファスシリコン（ａ−Ｓｉ：ｎ+ ）からなるオーミックコンタクト層７を介して半導体能動膜６上からゲート絶縁膜５上にわたってソース配線Ｓから引き出されたソース電極８およびドレイン電極９が設けられている。そして、これらソース電極８、ドレイン電極９、ゲート電極４等で構成される薄膜トランジスタ２を覆うパッシベーション膜１０が設けられ、ドレイン電極９上のパッシベーション膜１０にコンタクトホール１１が設けられている。さらに、このコンタクトホール１１を通じてドレイン電極９と電気的に接続されるインジウム錫酸化物（Indium Tin Oxide，以下、ＩＴＯと記す）等の透明性導電膜からなる画素電極１２が設けられている。
【０００４】
また、図７（ｅ）および図８（ｅ）における左側の部分は、表示領域外に位置するゲート配線Ｇ端部のゲート端子パッド部１３の断面構造を示している。これらの図に示すように、透明基板３上のゲート配線材料からなる下部パッド層１４上にゲート絶縁膜５およびパッシベーション膜１０を貫通するコンタクトホール１５が設けられ、コンタクトホール１５を通じて下部パッド層１４と電気的に接続される画素電極１２と同一の透明性導電膜からなる上部パッド層１６が設けられている。
【０００５】
この薄膜トランジスタアレイ基板を製造する際には、まず、図７（ａ）および図８（ａ）に示すように、透明基板３上に導電膜を成膜し、これをパターニングしてゲート電極４およびゲート配線Ｇを形成する。また、ゲート端子パッド部１３に下部パッド層１４を形成する。次に、図７（ｂ）および図８（ｂ）に示すように、これらゲート電極４およびゲート配線Ｇを覆うゲート絶縁膜５を形成した後、ａ−Ｓｉ膜１８、ａ−Ｓｉ：ｎ+ 膜１９を順次成膜し、一つのフォトマスクを用いてこれらａ−Ｓｉ膜１８、ａ−Ｓｉ：ｎ+ 膜１９を一括してパターニングすることによりゲート電極４上にゲート絶縁膜５を介してアイランド部１７を形成する。次に、図７（ｃ）および図８（ｃ）に示すように、全面に導電膜を成膜した後、これをパターニングして導電膜からなるドレイン電極９、ソース電極８およびソース配線Ｓを形成し、さらにａ−Ｓｉ膜１８のチャネル部上のａ−Ｓｉ：ｎ+ 膜１９を除去してａ−Ｓｉ：ｎ+ 膜１９からなるオーミックコンタクト層７を形成する。
【０００６】
次に、図７（ｄ）および図８（ｄ）に示すように、全面にパッシベーション膜１０を成膜し、これをパターニングすることによりドレイン電極９上および下部パッド層１４上のパッシベーション膜１０を一部開口し、ドレイン電極９と画素電極１２を電気的に接続するためのコンタクトホール１１、下部パッド層１４と上部パッド層１６を電気的に接続するためのコンタクトホール１５をそれぞれ形成する。最後に、図７（ｅ）および図８（ｅ）に示すように、全面にＩＴＯ膜を成膜し、これをパターニングすることにより画素電極１２および上部パッド層１６を形成する。このような工程を経て、従来の薄膜トランジスタアレイ基板が完成する。
【０００７】
【発明が解決しようとする課題】
上記の薄膜トランジスタアレイ基板の製造方法によれば、ゲート形成用のパターニング、アイランド部形成用のパターニング、ソース／ドレイン形成用のパターニング、コンタクトホール形成用のパターニング、画素電極形成用のパターニングと５回のパターニング工程を必要とし、１プロセスで５枚のフォトマスクを必要としていた（以下、５枚マスクプロセスという）。ところが、薄膜トランジスタアレイ基板を製造するに際して、高価なフォトマスクを多く用い、製造プロセス中にフォトリソグラフィー工程を多く設けることは、製造コストの高騰や工期の長期化を招く原因となって好ましくなく、使用フォトマスク数（フォトリソグラフィー工程数）をできるだけ削減することが望まれていた。
【０００８】
一方、ゲート配線、ソース配線等の配線材料には、低抵抗化を図るためにアルミニウムやモリブデン等、抵抗率が比較的小さい金属を採用したいという要求がある。しかしながら、アルミニウムやモリブデン等の金属はＩＴＯのエッチングに対する耐性を持っていない。そこで、例えば上記の製造方法に対してゲート配線材料にアルミニウムやモリブデンを適用した場合、図８（ｅ）に示す画素電極のパターニング工程においてＩＴＯ膜をエッチングする際に、ゲート配線またはゲート電極のアルミニウムやモリブデンが露出した部分もエッチングされてしまうという問題があった。したがって、ゲート配線材料にアルミニウムやモリブデンを適用したければ、これらの膜をＩＴＯエッチングから保護する保護膜を用いる必要がある。ところが、その場合、配線を覆う保護膜のパターニング工程が必要となるためにフォトマスクがさらに１枚追加となり、６枚マスクプロセスとなってフォトマスクを減らしたいという要求に逆行することになる。言い換えれば、上記の５枚マスクプロセスのゲート配線材料として低抵抗のアルミニウムやモリブデンを単に適用することができず、製造コストの低減や工期の短縮とゲート配線の低抵抗化を両立させることができないという問題があった。
【０００９】
本発明は、上記の課題を解決するためになされたものであって、使用フォトマスク数を従来プロセスより低減することで製造コストの低減や工期の短縮を図ることのできる液晶表示装置の製造方法を提供すること、さらには配線の低抵抗化に好適な液晶表示装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の液晶表示装置の製造方法は、一対の基板のうちの一方の基板上に第１の導電膜を成膜しパターニングしてゲート電極およびゲート配線を形成し、これらゲート電極およびゲート配線を覆うゲート絶縁膜、半導体膜、不純物を添加した不純物半導体膜および第２の導電膜を順次連続して成膜し、上記第２の導電膜および不純物半導体膜を同一のマスクを用いてパターニングして上記第２の導電膜からソース電極、ソース配線およびドレイン電極を形成するとともに上記不純物半導体膜からオーミックコンタクト層を形成し、少なくとも上記ソース電極、ソース配線、ドレイン電極および上部が露出した上記半導体膜上に絶縁膜を成膜し、この絶縁膜、上記半導体膜および上記ゲート絶縁膜を同一のマスクを用いてパターニングして画素電極に接触する薄膜トランジスタを形成し、ついで、上記基板の非成膜部分上に透明性導電膜を成膜しパターニングして上記画素電極を形成し、上記一方の基板と他方の基板との間に液晶を挟持することを特徴とするものである。
【００１１】
本発明の液晶表示装置の製造方法においては、ゲート電極およびゲート配線（以下、ゲート部と記す）形成用のパターニング、ソース電極、ソース配線およびドレイン電極（以下、ソース／ドレインと記す）およびオーミックコンタクト層形成用のパターニング、薄膜トランジスタ形成用の絶縁膜および半導体膜のパターニング、画素電極形成用のパターニングというように、パターニング工程が基本的に４回となり、使用フォトマスク数が４枚となる。
すなわち、従来の製造プロセスと比較した場合、ゲート部形成用のパターニング後に、半導体能動膜の形状を規定するアイランド部のパターニングを行うのではなく、ゲート絶縁膜、半導体膜、不純物半導体膜、第２の導電膜の４層連続成膜を行った後、第２の導電膜と不純物半導体膜を同一のフォトマスクを用いてパターニングすることによりソース／ドレインとオーミックコンタクト層を形成する。そして、パッシベーション膜となる絶縁膜と半導体膜とゲート絶縁膜を同一のフォトマスクを用いてパターニングすることにより薄膜トランジスタを形成し、最後に、透明性導電膜のパターニングにより画素電極を形成する。
【００１２】
このように、本発明の液晶表示装置の製造方法は、下側の層から順次パターニングしていくのではなく、複数の膜を同一のフォトマスクを用いて一括してパターニングするようにしたことによって従来の５枚マスクプロセスが４枚マスクプロセスとなり、使用フォトマスク数を減らすことができる。その結果、液晶表示装置の製造にあたって、製造コストの低減や工期の短縮を図ることができる。
【００１３】
上記第１の導電膜の具体的な材料としてクロム膜、またはアルミニウム膜表面をクロム膜で被覆した積層膜、またはモリブデン膜表面をクロム膜で被覆した積層膜を用い、上記透明性導電膜の具体的な材料としてＩＴＯ膜を用いることができる。
上述したように、アルミニウムやモリブデン等の金属はＩＴＯのエッチングに対する耐性を持っていないため、これらの金属をゲート材料に適用すると、ＩＴＯ膜のエッチング時にゲート部の露出部分もエッチングされてしまうという問題があった。これに対して、クロムはＩＴＯのエッチングに対する耐性を持っているので、ゲート部のうち少なくともその表面をクロムで形成すれば、ＩＴＯ膜のエッチング時にゲート部の露出部分がエッチングされるという問題を解決することができる。
【００１４】
なお、第１の導電膜としてアルミニウム膜やモリブデン膜の表面をクロム膜で被覆した積層膜を用いる場合、アルミニウム膜やモリブデン膜で形成したゲートパターンの側面もクロム膜で保護する必要があるため、アルミニウム膜やモリブデン膜上にクロム膜を積層した後、２層を一括してパターニングすることはできない。すなわち、アルミニウム膜やモリブデン膜で一旦パターンを形成した後、このパターンの上面と側面を覆うようにクロム膜を成膜し、これをパターニングする必要がある。すると、ゲート形成工程だけで２枚のフォトマスクが必要となるので、上述した本発明の４枚マスクプロセスがこの構造の場合には５枚マスクプロセスになってしまう。しかしながら、この種のゲート配線上に保護膜を設ける構造を採る場合、従来の製造プロセスでは６枚マスクプロセスになるはずであるから、本発明はこの構造の場合でも使用フォトマスク数の低減に有効である、ということができる。
【００１５】
また、本発明の液晶表示装置の製造方法の他の形態として、上記基板の非成膜部分上に透明性導電膜を成膜する際に、少なくとも上記ゲート配線上および上記ゲート電極の外部露出している領域上に同時に透明性導電膜（例えばＩＴＯ）を成膜してゲート保護膜を形成するようにしてもよい。
ＩＴＯエッチングに対する耐性を持たないアルミニウムやモリブデンをＩＴＯエッチングに対する耐性を持つクロムで被覆することでゲート部を保護することについては上で述べた。このように、エッチング耐性を持つ金属で被覆することでＩＴＯエッチング時に露出するゲート部を保護するという技術思想ではなく、ＩＴＯエッチング時にアルミニウムやモリブデンからなるゲート部が露出しないようにＩＴＯ自体で覆ってやり、このＩＴＯをゲート保護膜として機能させればよい、という技術思想から生まれたのが上記の構造である。
【００１６】
この構造を採った場合、アルミニウムやモリブデンをクロムで被覆する必要がなく、ゲート材料としてアルミニウムやモリブデンを単独で用いることができる。また、ゲート配線上やゲート電極の外部露出している領域上にＩＴＯを残すようにパターニングすることは、画素電極形成用のフォトマスクに一部パターン追加するのみで画素電極形成工程で同時に行うことができる。したがって、この構造の場合には本発明を４枚マスクプロセスとすることができ、使用フォトマスク数の低減に有効である。
【００１７】
さらに他の形態として、透明性導電膜からなるゲート保護膜を形成する際に、ゲート電極上の絶縁膜上にこのゲート電極と電気的に接続した透明性導電膜を同時に成膜して上部ゲート電極を形成するようにしてもよい。
この構造を採った場合もゲート部をＩＴＯ等の透明性導電膜で保護することができ、上記と同様の効果を奏することができる。さらに、本構造の場合、第１の導電膜からなるゲート電極の上方に絶縁膜を介して上部ゲート電極が配置されるので、トランジスタがいわゆるダブルゲート構造となり、シングルゲート構造のトランジスタと比較してトランジスタのオン電流が増加することから、トランジスタ特性を向上させることができる。
【００１８】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の第１の実施の形態を図１、図２を参照して説明する。
本実施の形態の液晶表示装置の製造方法は、逆スタガ型の薄膜トランジスタにおけるゲート材料としてクロム単層膜を用いた例であり、製造プロセスを４枚マスクプロセスとした例である。
図１は液晶表示装置において液晶層を挟んで対向する一方の基板である薄膜トランジスタアレイ基板の製造工程を示す断面図、図２は同、平面図である。
【００１９】
この薄膜トランジスタは、図１（ｅ）および図２（ｅ）に示すように、ガラス基板２１上にゲート配線Ｇから引き出されたゲート電極２２が設けられ、ゲート電極２２を覆うようにＳｉＮx からなるゲート絶縁膜２３が設けられている。本実施の形態の場合、ゲート配線材料としてはクロム（Ｃｒ）単層膜が用いられている。ゲート電極２２上方のゲート絶縁膜２３上にアモルファスシリコン（ａ−Ｓｉ）からなる半導体能動膜２４が設けられ、リン等のｎ型不純物を含むアモルファスシリコン（ａ−Ｓｉ：ｎ+ ）からなるオーミックコンタクト層２５を介して半導体能動膜２４上にはソース配線Ｓから引き出されたソース電極２６とドレイン電極２７が設けられている。これらソース配線Ｓ、ソース電極２６およびドレイン電極２７はアルミニウム（Ａｌ）膜で形成されている。そして、これらソース電極２６、ドレイン電極２７、ゲート電極２２等で構成される薄膜トランジスタ２０を覆うＳｉＮx からなるパッシベーション膜２８が設けられ、ドレイン電極２７上のパッシベーション膜２８にコンタクトホール２９が設けられている。さらに、このコンタクトホール２９を通じてドレイン電極２７と電気的に接続されたＩＴＯからなる画素電極３０が設けられている。
【００２０】
また、図１（ｅ）および図２（ｅ）における破断線より左側の部分は、表示領域外に位置するゲート配線Ｇ端部のゲート端子パッド部３１の断面構造を示している。これらの図に示すように、ガラス基板２１上のゲート配線材料からなる下部パッド層３２上にゲート絶縁膜２３、ａ−Ｓｉ膜およびパッシベーション膜２８を貫通するコンタクトホール３３が設けられ、コンタクトホール３３を通じて下部パッド層３２と電気的に接続されたＩＴＯからなる上部パッド層３４が設けられている。また、図１（ｅ）にはソース電極２６上にもコンタクトホール３５が設けられ、ＩＴＯ層３６があたかもソース電極２６と接続されているように図示したが、この接続部分は実際には薄膜トランジスタ２０の部分にあるのではなく、表示領域外に位置するソース配線Ｓ端部のソース端子パッド部の断面構造をこの図にまとめて図示したものである。したがって、このＩＴＯ層３６はソース端子パッド部の上部パッド層である。
【００２１】
この薄膜トランジスタアレイ基板を製造する際には、まず、図１（ａ）および図２（ａ）に示すように、ガラス基板２１上にＣｒ膜（第１の導電膜）を成膜し、これを通常のフォトリソグラフィー技術を用いてパターニングしてゲート電極２２およびゲート配線Ｇを形成する。また、ゲート端子パッド部３１に下部パッド層３２を形成する。次に、図１（ｂ）および図２（ｂ）に示すように、これらゲート電極２２、ゲート配線Ｇを覆うようにＳｉＮx 膜３７、ａ−Ｓｉ膜３８（半導体膜）、ａ−Ｓｉ：ｎ+ 膜３９（不純物半導体膜）、Ａｌ膜４０（第２の導電膜）の４層を基板全面に連続して成膜する。この際、同一の成膜装置を用いて同一真空雰囲気中で連続成膜することもできる。次に、図１（ｃ）および図２（ｃ）に示すように、Ａｌ膜４０上にフォトレジスト（図示せず）を塗布した後、１枚のフォトマスクを用いてフォトレジストを感光、現像してレジストパターンを形成し、このレジストパターンをマスクとして上記４層のうちＡｌ膜４０とａ−Ｓｉ：ｎ+ 膜３９の２層のみをエッチングする。このようにして、Ａｌ膜４０からなるドレイン電極２７、ソース電極２６およびソース配線Ｓと、ａ−Ｓｉ：ｎ+ 膜３９からなるオーミックコンタクト層２５を形成する。
【００２２】
次に、図１（ｄ）および図２（ｄ）に示すように、全面にＳｉＮx 膜を成膜してパッシベーション膜２８とし、ＳｉＮx 膜上にフォトレジスト（図示せず）を塗布した後、１枚のフォトマスクを用いてフォトレジストを感光、現像してレジストパターンを形成し、このレジストパターンをマスクとしてＳｉＮx 膜（パッシベーション膜２８）、ａ−Ｓｉ膜３８（半導体能動膜２４）、ＳｉＮx 膜３７（ゲート絶縁膜２３）の３層をエッチングする。このようにして、端部の位置が揃ったパッシベーション膜２８、半導体能動膜２４、ゲート絶縁膜２３を形成する。また、この工程においてパッシベーション膜２８のエッチングを行う際に、ドレイン電極２７上のパッシベーション膜２８、およびゲート端子パッド部３１およびソース端子パッド部の下部パッド層３２上のパッシベーション膜２８を一部開口し、ドレイン電極２７と画素電極３０を電気的に接続するためのコンタクトホール２９、下部パッド層３２と上部パッド層３４を電気的に接続するためのコンタクトホール３３、３５をそれぞれ形成する。なお、パッシベーション膜２８をエッチングしてコンタクトホール２９、３３、３５を形成した際に、コンタクトホール内のＡｌが露出するが、パッシベーション膜２８のエッチング後に行うａ−Ｓｉ膜３８のエッチング、ゲート絶縁膜２３のエッチングではこのＡｌはエッチングされない。
【００２３】
次に、図１（ｅ）および図２（ｅ）に示すように、全面にＩＴＯ膜を成膜し、これを通常のフォトリソグラフィー技術を用いてパターニングすることにより画素電極３０とゲート端子パッド部３１、ソース端子パッド部の上部パッド層３４、３６を形成する。このような工程を経て、薄膜トランジスタアレイ基板を作製することができる。そして、この薄膜トランジスタアレイ基板と共通電極を形成した対向基板を準備し、これら基板間に液晶を封入することによって上記構成の液晶表示装置が完成する。
【００２４】
本実施の形態の液晶表示装置の製造方法においては、ゲート部形成用のパターニング、ソース／ドレインおよびオーミックコンタクト層形成用のパターニング、絶縁膜および半導体能動膜のパターニング、画素電極形成用のパターニングというようにパターニング工程が４回となり、使用フォトマスク数が４枚となる。すなわち、本実施の形態の液晶表示装置の製造方法では、従来の製造プロセスのように下側の層から順次パターニングしていくのではなく、ソース／ドレイン層とオーミックコンタクト層、および絶縁膜と半導体能動膜を１枚のフォトマスクでパターニングするようにしたことによって従来の５枚マスクプロセスが４枚マスクプロセスとなり、使用フォトマスク数を減らすことができる。その結果、液晶表示装置の製造にあたって、製造コストの低減や工期の短縮を図ることができる。
【００２５】
また、本実施の形態の場合、図２（ｄ）に示したように、絶縁膜および半導体能動膜のパターニングを行った後にゲート配線Ｇの大部分とゲート電極２２の先端が外部に露出する。もしここで、ゲート材料がＡｌ単層膜であり、Ａｌ表面が露出していると、ＩＴＯ膜の成膜、エッチングを行った場合、ＩＴＯエッチングに対する耐性を持たないＡｌがエッチングされてしまう。これに対して、本実施の形態では、ゲート配線材料としてＩＴＯエッチングに対する耐性を有するＣｒを用いているため、ゲート部の露出部分がエッチングされるという従来の問題を解消することができる。
【００２６】
［第２の実施の形態］
以下、本発明の第２の実施の形態を図３、図４を参照して説明する。
本実施の形態の液晶表示装置の製造方法が第１の実施の形態の製造方法と異なる点は、ゲート材料としてＡｌ膜の表面をＣｒ膜で被覆した積層膜を用いる点である。この場合、製造プロセスは５枚マスクプロセスとなる。
図３は薄膜トランジスタアレイ基板の製造工程を示す断面図、図４は同平面図であるが、これらの図において図１、図２と共通の構成要素については同一の符号を付し、詳細な説明は省略する。
【００２７】
図３（ｅ）に示す薄膜トランジスタも逆スタガ型であり、第１の実施の形態のものとほぼ同様の構造を有している。そして、構造上唯一異なる点は、ガラス基板２１上のゲート電極４２とゲート配線Ｇ１、およびゲート端子パッド部３１の下部パッド層４３が、Ａｌ膜４４の上面および側面をＣｒ膜４５で被覆した積層膜で構成されている点である。
【００２８】
この薄膜トランジスタアレイ基板を製造する際には、まず、図３（ａ）および図４（ａ）に示すように、ガラス基板２１上にＡｌ膜４４を成膜し、これを通常のフォトリソグラフィー技術を用いてパターニングしてゲート電極４２およびゲート配線Ｇ１の下層側を形成する。さらに、Ｃｒ膜４５を基板全面に成膜した後、このＣｒ膜４５をＡｌ膜４４のパターニング幅よりも広い幅でフォトリソグラフィー技術を用いてパターニングしてゲート電極４２およびゲート配線Ｇ１の上層側を形成する。
【００２９】
この後の工程は第１の実施の形態と同様である。図３（ｂ）および図４（ｂ）に示すように、ＳｉＮx 膜３７、ａ−Ｓｉ膜３８、ａ−Ｓｉ：ｎ+ 膜３９、Ａｌ膜４０の４層を基板全面に連続して成膜する。次に、図３（ｃ）および図４（ｃ）に示すように、１枚のフォトマスクを用いて上記４層のうちＡｌ膜４０とａ−Ｓｉ：ｎ+ 膜３９の２層のみをエッチングし、Ａｌ膜４０からなるソース配線Ｓ、ソース電極２６およびドレイン電極２７と、ａ−Ｓｉ：ｎ+ 膜３９からなるオーミックコンタクト層２５を形成する。次に、図３（ｄ）および図４（ｄ）に示すように、全面にＳｉＮx 膜を成膜した後、１枚のフォトマスクを用いてＳｉＮx 膜（パッシベーション膜２８）、ａ−Ｓｉ膜３８（半導体能動膜２４）、ＳｉＮx 膜３７（ゲート絶縁膜２３）の３層をパターニングする。また、この工程ではドレイン電極２７と画素電極３０を電気的に接続するコンタクトホール２９、下部パッド層４３と上部パッド層３４を電気的に接続するコンタクトホール３３、３５をそれぞれ形成する。
【００３０】
次に、図３（ｅ）および図４（ｅ）に示すように、全面にＩＴＯ膜を成膜した後、これを通常のフォトリソグラフィー技術を用いてパターニングすることにより画素電極３０とゲート端子パッド部３１、ソース端子パッド部の上部パッド層３４、３６を形成する。このような工程を経て、薄膜トランジスタアレイ基板を作製することができる。そして、この薄膜トランジスタアレイ基板と共通電極を形成した対向基板を準備し、これら基板間に液晶を封入することによって本実施の形態の液晶表示装置が完成する。
【００３１】
本実施の形態のように、ゲート材料としてＡｌ表面をＣｒで被覆した積層膜を用いる場合、Ａｌで形成した下層側ゲートパターンの側面もＣｒで保護する必要があるため、Ａｌ膜上にＣｒ膜を成膜した後、２層を一括してパターニングするという方法を採ることはできない。つまり、Ａｌ膜で一旦パターンを形成した後、このパターンの上面と側面を覆うようにＣｒ膜を成膜し、これをパターニングしなければならない。すると、ゲート形成工程だけで２枚のフォトマスクが必要となるので、第１の実施の形態に比べてフォトマスクが１枚増え、５枚マスクプロセスとなる。しかしながら、従来の製造プロセスにおいてＡｌゲートの表面をＣｒで保護しようとした場合には６枚マスクプロセスになるから、本実施の形態の場合でもやはり従来法に比べて使用フォトマスク数を低減することができる。その結果、製造コストの低減や工期の短縮を図ることができる。
【００３２】
また、本実施の形態の場合、Ａｌ表面をＣｒで被覆した積層膜をゲート材料に用いたが、Ａｌの抵抗率はＣｒの抵抗率に比べて小さいため、Ｃｒのみでゲート配線を形成した第１の実施の形態よりも配線抵抗を小さくすることができる。したがって、本実施の形態の方法は、第１の実施の形態の方法に比べて使用フォトマスク数が１枚増えるものの、ゲート配線抵抗を小さくすることができるという効果が得られる。
【００３３】
なお、本実施の形態ではＡｌ表面をＣｒで被覆した積層膜をゲート材料に用いたが、Ａｌに代えてモリブデン（Ｍｏ）を用いてもよく、本実施の形態の方法においてＭｏを用いた場合にも同様の効果を奏することができる。
【００３４】
［第３の実施の形態］
以下、本発明の第３の実施の形態を図５を参照して説明する。
本実施の形態の液晶表示装置の製造方法が第１、第２の実施の形態の製造方法と異なる点は、ゲート配線上およびゲート電極の露出している領域上にもＩＴＯを残してゲート保護膜とした点である。本実施の形態における製造プロセスは４枚マスクプロセスとなる。
なお、薄膜トランジスタアレイ基板の製造工程を示す断面図は図１と同様であるため、図示を省略し、図５に平面図のみを示す。図５において図２と共通の構成要素については同一の符号を付し、詳細な説明は省略する。
【００３５】
本実施の形態の製造方法の場合、図５（ａ）、（ｂ）、（ｃ）に示すゲート部形成からソース／ドレイン形成までの工程（断面構造は図１（ａ）、（ｂ）、（ｃ）に相当）は第１の実施の形態と全く同様である。ただし、第１の実施の形態と異なり、ゲート材料としてＡｌ単層膜を用いることができる。
次に、図１（ｄ）に示すＳｉＮx 膜（パッシベーション膜２８）／ａ−Ｓｉ膜３８（半導体能動膜２４）／ＳｉＮx 膜３７（ゲート絶縁膜２３）のパターニングを行う工程では、断面構造は第１の実施の形態と変わらないが、ここで形成するパターンの平面形状が図５（ｄ）に示すように若干変わっている。すなわち、第１の実施の形態ではパターンの薄膜トランジスタ２０を覆う部分がソース電極２６からドレイン電極２７に向けて直線状に延在していたのに対して、本実施の形態ではソース電極２６からドレイン電極２７に向けて延在する部分がゲート電極２２の基端部のところでゲート配線Ｇ側に張り出し、ゲート配線Ｇの一部に重畳している。
【００３６】
次に、図１（ｅ）に示すように、ＩＴＯの成膜、パターニングを行う工程において、第１の実施の形態ではＩＴＯからなる画素電極３０と端子パッド部の上部パッド層３４、３６のみを形成していた。これに対して、本実施の形態ではこれら画素電極３０と端子パッド部３４、３６に加えて、ゲート配線Ｇ上およびゲート電極２２先端のパッシベーション膜２８から露出した領域上にもＩＴＯ膜４７を残している。
【００３７】
第１の実施の形態の方法はＩＴＯエッチングに対する耐性を持つＣｒをゲート材料として用いたもの、第２の実施の形態の方法はＩＴＯエッチングに対する耐性を持たないＡｌをＣｒで被覆したものをゲート材料として用いたものである。これに対して、ＩＴＯエッチング時にＡｌからなるゲート部が露出しないようにＩＴＯ膜４７自体で覆い、このＩＴＯ膜４７をゲート保護膜としたものが本実施の形態の方法である。これにより、ＩＴＯエッチング時にゲート部の露出部分がエッチングされるという従来の問題を解消することができる。
【００３８】
本方法の場合、ＡｌをＣｒで被覆する必要がなく、ゲート配線がＡｌ単層膜となるので、第１、第２の実施の形態に比べてゲート配線抵抗をより低減することができる。また、ゲート配線上やゲート電極の露出している領域上にＩＴＯを残すようにパターニングするに際して新たなフォトマスクを追加する必要はなく、第１の実施の形態で用いた画素電極形成用のフォトマスクに一部パターン追加するのみでよく、画素電極形成工程で同時にパターニングを行うことができる。したがって、本方法の場合には４枚マスクプロセスとなって従来プロセスに比べて使用フォトマスク数を低減することができ、製造コストの低減や工期の短縮を図ることができる。
なお、本方法の場合、ゲート材料としてＡｌに代えてＭｏやＣｒを用いることもできる。
【００３９】
［第４の実施の形態］
以下、本発明の第４の実施の形態を図６を参照して説明する。
本実施の形態の液晶表示装置の製造方法は第３の実施の形態の製造方法と類似したものである。そして、第３の実施の形態の製造方法と異なる点は、ゲート電極の露出している領域だけでなく、ゲート電極上の全ての領域にＩＴＯを残した点である。
図６は、薄膜トランジスタアレイ基板の製造工程を示す平面図であり、図６において図５と共通の構成要素については同一の符号を付し、詳細な説明は省略する。
【００４０】
第３の実施の形態の方法では、図５（ｅ）に示したように、ゲート配線Ｇ上とゲート電極２２先端のパッシベーション膜２８から露出した領域上にＩＴＯ膜４７を残した。これに対して、本実施の形態の方法では、図６（ｅ）に示したように、ゲート電極２２先端の露出部分のみならず、ゲート電極２２上の全ての領域にわたってゲート配線Ｇ上から連続してＩＴＯ膜４９を残している。すなわち、ゲート配線Ｇ上を覆うＩＴＯパターンがゲート電極２２先端に向かって延在し、Ａｌ膜からなるゲート配線Ｇおよびゲート電極２２と同様の形状となっている。
【００４１】
本方法においても、第３の実施の形態と同様、ゲート配線Ｇやゲート電極２２の露出した部分をＩＴＯ膜４９が覆ってゲート保護膜として機能するため、ゲート部の露出部分がエッチングされるという従来の問題を解消することができる。また、４枚マスクプロセスとなることで製造コストの低減や工期の短縮が図れるという上記と同様の効果を奏することができる。さらに、本方法で得られた薄膜トランジスタにおいては、Ａｌからなるゲート電極２２の上方にゲート絶縁膜、ソース電極、ドレイン電極、パッシベーション膜を介してＩＴＯ膜４９が配置されたことになる。すなわち、ゲート電極２２上のＩＴＯ膜４９がゲート保護膜として機能するのみならず、上部ゲート電極としても機能し、薄膜トランジスタがいわゆるダブルゲート構造となる。その結果、シングルゲート構造のトランジスタと比較してトランジスタのオン電流が増加するため、トランジスタ特性を向上させることができる。
また、本方法の場合、ゲート材料としてＡｌに代えてＭｏやＣｒを用いることもできる。
【００４２】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えばゲート絶縁膜、パッシベーション膜等をはじめとする各種膜の具体的な材料等に関しては、適宜変更が可能である。
【００４３】
【発明の効果】
以上、詳細に説明したように、本発明の液晶表示装置の製造方法によれば、ゲート部形成用パターニング、ソース／ドレインおよびオーミックコンタクト層形成用パターニング、薄膜トランジスタ形成用パターニング、画素電極形成用パターニングというように、パターニング工程が基本的に４回となり、使用フォトマスク数が４枚となる。このように、本方法は、複数の膜を同一のフォトマスクを用いて一括してパターニングするようにしたことによって従来の５枚マスクプロセスが４枚マスクプロセスとなり、使用フォトマスク数を減らすことができる。その結果、液晶表示装置の製造にあたって、製造コストの低減や工期の短縮を図ることができる。なお、第１の導電膜としてアルミニウム膜やモリブデン膜の表面をクロム膜で被覆した積層膜を用いた場合には５枚マスクプロセスとなるが、この場合でも従来プロセスでは６枚マスクプロセスになることを考えれば使用フォトマスク数の低減に有効となる。
【００４４】
また、第１の導電膜の具体的な材料としてクロム膜、またはアルミニウム膜表面をクロム膜で被覆した積層膜、またはモリブデン膜表面をクロム膜で被覆した積層膜を用い、透明性導電膜の具体的な材料としてＩＴＯ膜を用いた場合、ＩＴＯ膜のエッチング時にゲート部の露出部分がエッチングされるという問題を解決しながらゲート配線の低抵抗化を図ることができる。その結果、製造コストの低減や工期の短縮とゲート配線の低抵抗化を両立させることができる。
さらに、透明性導電膜からなる上部ゲート電極を形成した場合、薄膜トランジスタ特性を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態である液晶表示装置の製造方法を示す図であり、特に薄膜トランジスタアレイ基板の製造工程を示す断面図である。
【図２】 同、平面図である。
【図３】 本発明の第２の実施の形態である液晶表示装置の製造方法を示す図であり、特に薄膜トランジスタアレイ基板の製造工程を示す断面図である。
【図４】 同、平面図である。
【図５】 本発明の第３の実施の形態である液晶表示装置の製造方法を示す図であり、特に薄膜トランジスタアレイ基板の製造工程を示す平面図である。
【図６】 本発明の第４の実施の形態である液晶表示装置の製造方法を示す図であり、特に薄膜トランジスタアレイ基板の製造工程を示す断面図である。
【図７】 従来の液晶表示装置の製造方法の一例を示す図であり、特に薄膜トランジスタアレイ基板の製造工程を示す断面図である。
【図８】 同、平面図である。
【図９】 一般の液晶表示装置の概略構成を示す平面図である。
【符号の説明】
２０ 薄膜トランジスタ
２１ ガラス基板（基板）
２２，４２ ゲート電極
２３ ゲート絶縁膜
２４ 半導体能動膜
２５ オーミックコンタクト層
２６ ソース電極
２７ ドレイン電極
２８ パッシベーション膜（絶縁膜）
２９，３３，３５ コンタクトホール
３０ 画素電極
３７ ＳｉＮx 膜（ゲート絶縁膜）
３８ ａ−Ｓｉ膜（半導体膜）
３９ ａ−Ｓｉ：ｎ+ 膜（不純物半導体膜）
４０ Ａｌ膜（第２の導電膜）
４４ Ａｌ膜
４５ Ｃｒ膜
４７，４９ ＩＴＯ膜（ゲート保護膜）
Ｇ，Ｇ１ ゲート配線
Ｓ ソース配線
【発明の属する技術分野】
本発明は、液晶表示装置の製造方法に関し、特に逆スタガ型の薄膜トランジスタを有する基板を一方の基板とし、製造プロセス中の使用フォトマスク数を低減し得る液晶表示装置の製造方法に関するものである。
【０００２】
【従来の技術】
図９は、従来一般の薄膜トランジスタ型液晶表示装置において、逆スタガ型の薄膜トランジスタ、ゲート配線、ソース配線等を備えた薄膜トランジスタアレイ基板の一構造例を示すものである。この薄膜トランジスタアレイ基板では、図９に示すように、ガラス等からなる透明基板上に、ゲート配線Ｇとソース配線Ｓがマトリクス状に配設されている。そして、ゲート配線Ｇとソース配線Ｓとで囲まれた領域が一つの画素１となり、各画素１毎に薄膜トランジスタ２が設けられている。図７はこの薄膜トランジスタアレイ基板の製造工程を示す断面図、図８は同、平面図である。
【０００３】
この薄膜トランジスタ２は、図７（ｅ）および図８（ｅ）に示すように、透明基板３上にゲート配線Ｇから引き出されたゲート電極４が設けられ、ゲート電極４を覆うようにゲート絶縁膜５が設けられている。ゲート電極４上方のゲート絶縁膜５上にアモルファスシリコン（ａ−Ｓｉ）からなる半導体能動膜６が設けられ、リン等のｎ型不純物を含むアモルファスシリコン（ａ−Ｓｉ：ｎ+ ）からなるオーミックコンタクト層７を介して半導体能動膜６上からゲート絶縁膜５上にわたってソース配線Ｓから引き出されたソース電極８およびドレイン電極９が設けられている。そして、これらソース電極８、ドレイン電極９、ゲート電極４等で構成される薄膜トランジスタ２を覆うパッシベーション膜１０が設けられ、ドレイン電極９上のパッシベーション膜１０にコンタクトホール１１が設けられている。さらに、このコンタクトホール１１を通じてドレイン電極９と電気的に接続されるインジウム錫酸化物（Indium Tin Oxide，以下、ＩＴＯと記す）等の透明性導電膜からなる画素電極１２が設けられている。
【０００４】
また、図７（ｅ）および図８（ｅ）における左側の部分は、表示領域外に位置するゲート配線Ｇ端部のゲート端子パッド部１３の断面構造を示している。これらの図に示すように、透明基板３上のゲート配線材料からなる下部パッド層１４上にゲート絶縁膜５およびパッシベーション膜１０を貫通するコンタクトホール１５が設けられ、コンタクトホール１５を通じて下部パッド層１４と電気的に接続される画素電極１２と同一の透明性導電膜からなる上部パッド層１６が設けられている。
【０００５】
この薄膜トランジスタアレイ基板を製造する際には、まず、図７（ａ）および図８（ａ）に示すように、透明基板３上に導電膜を成膜し、これをパターニングしてゲート電極４およびゲート配線Ｇを形成する。また、ゲート端子パッド部１３に下部パッド層１４を形成する。次に、図７（ｂ）および図８（ｂ）に示すように、これらゲート電極４およびゲート配線Ｇを覆うゲート絶縁膜５を形成した後、ａ−Ｓｉ膜１８、ａ−Ｓｉ：ｎ+ 膜１９を順次成膜し、一つのフォトマスクを用いてこれらａ−Ｓｉ膜１８、ａ−Ｓｉ：ｎ+ 膜１９を一括してパターニングすることによりゲート電極４上にゲート絶縁膜５を介してアイランド部１７を形成する。次に、図７（ｃ）および図８（ｃ）に示すように、全面に導電膜を成膜した後、これをパターニングして導電膜からなるドレイン電極９、ソース電極８およびソース配線Ｓを形成し、さらにａ−Ｓｉ膜１８のチャネル部上のａ−Ｓｉ：ｎ+ 膜１９を除去してａ−Ｓｉ：ｎ+ 膜１９からなるオーミックコンタクト層７を形成する。
【０００６】
次に、図７（ｄ）および図８（ｄ）に示すように、全面にパッシベーション膜１０を成膜し、これをパターニングすることによりドレイン電極９上および下部パッド層１４上のパッシベーション膜１０を一部開口し、ドレイン電極９と画素電極１２を電気的に接続するためのコンタクトホール１１、下部パッド層１４と上部パッド層１６を電気的に接続するためのコンタクトホール１５をそれぞれ形成する。最後に、図７（ｅ）および図８（ｅ）に示すように、全面にＩＴＯ膜を成膜し、これをパターニングすることにより画素電極１２および上部パッド層１６を形成する。このような工程を経て、従来の薄膜トランジスタアレイ基板が完成する。
【０００７】
【発明が解決しようとする課題】
上記の薄膜トランジスタアレイ基板の製造方法によれば、ゲート形成用のパターニング、アイランド部形成用のパターニング、ソース／ドレイン形成用のパターニング、コンタクトホール形成用のパターニング、画素電極形成用のパターニングと５回のパターニング工程を必要とし、１プロセスで５枚のフォトマスクを必要としていた（以下、５枚マスクプロセスという）。ところが、薄膜トランジスタアレイ基板を製造するに際して、高価なフォトマスクを多く用い、製造プロセス中にフォトリソグラフィー工程を多く設けることは、製造コストの高騰や工期の長期化を招く原因となって好ましくなく、使用フォトマスク数（フォトリソグラフィー工程数）をできるだけ削減することが望まれていた。
【０００８】
一方、ゲート配線、ソース配線等の配線材料には、低抵抗化を図るためにアルミニウムやモリブデン等、抵抗率が比較的小さい金属を採用したいという要求がある。しかしながら、アルミニウムやモリブデン等の金属はＩＴＯのエッチングに対する耐性を持っていない。そこで、例えば上記の製造方法に対してゲート配線材料にアルミニウムやモリブデンを適用した場合、図８（ｅ）に示す画素電極のパターニング工程においてＩＴＯ膜をエッチングする際に、ゲート配線またはゲート電極のアルミニウムやモリブデンが露出した部分もエッチングされてしまうという問題があった。したがって、ゲート配線材料にアルミニウムやモリブデンを適用したければ、これらの膜をＩＴＯエッチングから保護する保護膜を用いる必要がある。ところが、その場合、配線を覆う保護膜のパターニング工程が必要となるためにフォトマスクがさらに１枚追加となり、６枚マスクプロセスとなってフォトマスクを減らしたいという要求に逆行することになる。言い換えれば、上記の５枚マスクプロセスのゲート配線材料として低抵抗のアルミニウムやモリブデンを単に適用することができず、製造コストの低減や工期の短縮とゲート配線の低抵抗化を両立させることができないという問題があった。
【０００９】
本発明は、上記の課題を解決するためになされたものであって、使用フォトマスク数を従来プロセスより低減することで製造コストの低減や工期の短縮を図ることのできる液晶表示装置の製造方法を提供すること、さらには配線の低抵抗化に好適な液晶表示装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の液晶表示装置の製造方法は、一対の基板のうちの一方の基板上に第１の導電膜を成膜しパターニングしてゲート電極およびゲート配線を形成し、これらゲート電極およびゲート配線を覆うゲート絶縁膜、半導体膜、不純物を添加した不純物半導体膜および第２の導電膜を順次連続して成膜し、上記第２の導電膜および不純物半導体膜を同一のマスクを用いてパターニングして上記第２の導電膜からソース電極、ソース配線およびドレイン電極を形成するとともに上記不純物半導体膜からオーミックコンタクト層を形成し、少なくとも上記ソース電極、ソース配線、ドレイン電極および上部が露出した上記半導体膜上に絶縁膜を成膜し、この絶縁膜、上記半導体膜および上記ゲート絶縁膜を同一のマスクを用いてパターニングして画素電極に接触する薄膜トランジスタを形成し、ついで、上記基板の非成膜部分上に透明性導電膜を成膜しパターニングして上記画素電極を形成し、上記一方の基板と他方の基板との間に液晶を挟持することを特徴とするものである。
【００１１】
本発明の液晶表示装置の製造方法においては、ゲート電極およびゲート配線（以下、ゲート部と記す）形成用のパターニング、ソース電極、ソース配線およびドレイン電極（以下、ソース／ドレインと記す）およびオーミックコンタクト層形成用のパターニング、薄膜トランジスタ形成用の絶縁膜および半導体膜のパターニング、画素電極形成用のパターニングというように、パターニング工程が基本的に４回となり、使用フォトマスク数が４枚となる。
すなわち、従来の製造プロセスと比較した場合、ゲート部形成用のパターニング後に、半導体能動膜の形状を規定するアイランド部のパターニングを行うのではなく、ゲート絶縁膜、半導体膜、不純物半導体膜、第２の導電膜の４層連続成膜を行った後、第２の導電膜と不純物半導体膜を同一のフォトマスクを用いてパターニングすることによりソース／ドレインとオーミックコンタクト層を形成する。そして、パッシベーション膜となる絶縁膜と半導体膜とゲート絶縁膜を同一のフォトマスクを用いてパターニングすることにより薄膜トランジスタを形成し、最後に、透明性導電膜のパターニングにより画素電極を形成する。
【００１２】
このように、本発明の液晶表示装置の製造方法は、下側の層から順次パターニングしていくのではなく、複数の膜を同一のフォトマスクを用いて一括してパターニングするようにしたことによって従来の５枚マスクプロセスが４枚マスクプロセスとなり、使用フォトマスク数を減らすことができる。その結果、液晶表示装置の製造にあたって、製造コストの低減や工期の短縮を図ることができる。
【００１３】
上記第１の導電膜の具体的な材料としてクロム膜、またはアルミニウム膜表面をクロム膜で被覆した積層膜、またはモリブデン膜表面をクロム膜で被覆した積層膜を用い、上記透明性導電膜の具体的な材料としてＩＴＯ膜を用いることができる。
上述したように、アルミニウムやモリブデン等の金属はＩＴＯのエッチングに対する耐性を持っていないため、これらの金属をゲート材料に適用すると、ＩＴＯ膜のエッチング時にゲート部の露出部分もエッチングされてしまうという問題があった。これに対して、クロムはＩＴＯのエッチングに対する耐性を持っているので、ゲート部のうち少なくともその表面をクロムで形成すれば、ＩＴＯ膜のエッチング時にゲート部の露出部分がエッチングされるという問題を解決することができる。
【００１４】
なお、第１の導電膜としてアルミニウム膜やモリブデン膜の表面をクロム膜で被覆した積層膜を用いる場合、アルミニウム膜やモリブデン膜で形成したゲートパターンの側面もクロム膜で保護する必要があるため、アルミニウム膜やモリブデン膜上にクロム膜を積層した後、２層を一括してパターニングすることはできない。すなわち、アルミニウム膜やモリブデン膜で一旦パターンを形成した後、このパターンの上面と側面を覆うようにクロム膜を成膜し、これをパターニングする必要がある。すると、ゲート形成工程だけで２枚のフォトマスクが必要となるので、上述した本発明の４枚マスクプロセスがこの構造の場合には５枚マスクプロセスになってしまう。しかしながら、この種のゲート配線上に保護膜を設ける構造を採る場合、従来の製造プロセスでは６枚マスクプロセスになるはずであるから、本発明はこの構造の場合でも使用フォトマスク数の低減に有効である、ということができる。
【００１５】
また、本発明の液晶表示装置の製造方法の他の形態として、上記基板の非成膜部分上に透明性導電膜を成膜する際に、少なくとも上記ゲート配線上および上記ゲート電極の外部露出している領域上に同時に透明性導電膜（例えばＩＴＯ）を成膜してゲート保護膜を形成するようにしてもよい。
ＩＴＯエッチングに対する耐性を持たないアルミニウムやモリブデンをＩＴＯエッチングに対する耐性を持つクロムで被覆することでゲート部を保護することについては上で述べた。このように、エッチング耐性を持つ金属で被覆することでＩＴＯエッチング時に露出するゲート部を保護するという技術思想ではなく、ＩＴＯエッチング時にアルミニウムやモリブデンからなるゲート部が露出しないようにＩＴＯ自体で覆ってやり、このＩＴＯをゲート保護膜として機能させればよい、という技術思想から生まれたのが上記の構造である。
【００１６】
この構造を採った場合、アルミニウムやモリブデンをクロムで被覆する必要がなく、ゲート材料としてアルミニウムやモリブデンを単独で用いることができる。また、ゲート配線上やゲート電極の外部露出している領域上にＩＴＯを残すようにパターニングすることは、画素電極形成用のフォトマスクに一部パターン追加するのみで画素電極形成工程で同時に行うことができる。したがって、この構造の場合には本発明を４枚マスクプロセスとすることができ、使用フォトマスク数の低減に有効である。
【００１７】
さらに他の形態として、透明性導電膜からなるゲート保護膜を形成する際に、ゲート電極上の絶縁膜上にこのゲート電極と電気的に接続した透明性導電膜を同時に成膜して上部ゲート電極を形成するようにしてもよい。
この構造を採った場合もゲート部をＩＴＯ等の透明性導電膜で保護することができ、上記と同様の効果を奏することができる。さらに、本構造の場合、第１の導電膜からなるゲート電極の上方に絶縁膜を介して上部ゲート電極が配置されるので、トランジスタがいわゆるダブルゲート構造となり、シングルゲート構造のトランジスタと比較してトランジスタのオン電流が増加することから、トランジスタ特性を向上させることができる。
【００１８】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の第１の実施の形態を図１、図２を参照して説明する。
本実施の形態の液晶表示装置の製造方法は、逆スタガ型の薄膜トランジスタにおけるゲート材料としてクロム単層膜を用いた例であり、製造プロセスを４枚マスクプロセスとした例である。
図１は液晶表示装置において液晶層を挟んで対向する一方の基板である薄膜トランジスタアレイ基板の製造工程を示す断面図、図２は同、平面図である。
【００１９】
この薄膜トランジスタは、図１（ｅ）および図２（ｅ）に示すように、ガラス基板２１上にゲート配線Ｇから引き出されたゲート電極２２が設けられ、ゲート電極２２を覆うようにＳｉＮx からなるゲート絶縁膜２３が設けられている。本実施の形態の場合、ゲート配線材料としてはクロム（Ｃｒ）単層膜が用いられている。ゲート電極２２上方のゲート絶縁膜２３上にアモルファスシリコン（ａ−Ｓｉ）からなる半導体能動膜２４が設けられ、リン等のｎ型不純物を含むアモルファスシリコン（ａ−Ｓｉ：ｎ+ ）からなるオーミックコンタクト層２５を介して半導体能動膜２４上にはソース配線Ｓから引き出されたソース電極２６とドレイン電極２７が設けられている。これらソース配線Ｓ、ソース電極２６およびドレイン電極２７はアルミニウム（Ａｌ）膜で形成されている。そして、これらソース電極２６、ドレイン電極２７、ゲート電極２２等で構成される薄膜トランジスタ２０を覆うＳｉＮx からなるパッシベーション膜２８が設けられ、ドレイン電極２７上のパッシベーション膜２８にコンタクトホール２９が設けられている。さらに、このコンタクトホール２９を通じてドレイン電極２７と電気的に接続されたＩＴＯからなる画素電極３０が設けられている。
【００２０】
また、図１（ｅ）および図２（ｅ）における破断線より左側の部分は、表示領域外に位置するゲート配線Ｇ端部のゲート端子パッド部３１の断面構造を示している。これらの図に示すように、ガラス基板２１上のゲート配線材料からなる下部パッド層３２上にゲート絶縁膜２３、ａ−Ｓｉ膜およびパッシベーション膜２８を貫通するコンタクトホール３３が設けられ、コンタクトホール３３を通じて下部パッド層３２と電気的に接続されたＩＴＯからなる上部パッド層３４が設けられている。また、図１（ｅ）にはソース電極２６上にもコンタクトホール３５が設けられ、ＩＴＯ層３６があたかもソース電極２６と接続されているように図示したが、この接続部分は実際には薄膜トランジスタ２０の部分にあるのではなく、表示領域外に位置するソース配線Ｓ端部のソース端子パッド部の断面構造をこの図にまとめて図示したものである。したがって、このＩＴＯ層３６はソース端子パッド部の上部パッド層である。
【００２１】
この薄膜トランジスタアレイ基板を製造する際には、まず、図１（ａ）および図２（ａ）に示すように、ガラス基板２１上にＣｒ膜（第１の導電膜）を成膜し、これを通常のフォトリソグラフィー技術を用いてパターニングしてゲート電極２２およびゲート配線Ｇを形成する。また、ゲート端子パッド部３１に下部パッド層３２を形成する。次に、図１（ｂ）および図２（ｂ）に示すように、これらゲート電極２２、ゲート配線Ｇを覆うようにＳｉＮx 膜３７、ａ−Ｓｉ膜３８（半導体膜）、ａ−Ｓｉ：ｎ+ 膜３９（不純物半導体膜）、Ａｌ膜４０（第２の導電膜）の４層を基板全面に連続して成膜する。この際、同一の成膜装置を用いて同一真空雰囲気中で連続成膜することもできる。次に、図１（ｃ）および図２（ｃ）に示すように、Ａｌ膜４０上にフォトレジスト（図示せず）を塗布した後、１枚のフォトマスクを用いてフォトレジストを感光、現像してレジストパターンを形成し、このレジストパターンをマスクとして上記４層のうちＡｌ膜４０とａ−Ｓｉ：ｎ+ 膜３９の２層のみをエッチングする。このようにして、Ａｌ膜４０からなるドレイン電極２７、ソース電極２６およびソース配線Ｓと、ａ−Ｓｉ：ｎ+ 膜３９からなるオーミックコンタクト層２５を形成する。
【００２２】
次に、図１（ｄ）および図２（ｄ）に示すように、全面にＳｉＮx 膜を成膜してパッシベーション膜２８とし、ＳｉＮx 膜上にフォトレジスト（図示せず）を塗布した後、１枚のフォトマスクを用いてフォトレジストを感光、現像してレジストパターンを形成し、このレジストパターンをマスクとしてＳｉＮx 膜（パッシベーション膜２８）、ａ−Ｓｉ膜３８（半導体能動膜２４）、ＳｉＮx 膜３７（ゲート絶縁膜２３）の３層をエッチングする。このようにして、端部の位置が揃ったパッシベーション膜２８、半導体能動膜２４、ゲート絶縁膜２３を形成する。また、この工程においてパッシベーション膜２８のエッチングを行う際に、ドレイン電極２７上のパッシベーション膜２８、およびゲート端子パッド部３１およびソース端子パッド部の下部パッド層３２上のパッシベーション膜２８を一部開口し、ドレイン電極２７と画素電極３０を電気的に接続するためのコンタクトホール２９、下部パッド層３２と上部パッド層３４を電気的に接続するためのコンタクトホール３３、３５をそれぞれ形成する。なお、パッシベーション膜２８をエッチングしてコンタクトホール２９、３３、３５を形成した際に、コンタクトホール内のＡｌが露出するが、パッシベーション膜２８のエッチング後に行うａ−Ｓｉ膜３８のエッチング、ゲート絶縁膜２３のエッチングではこのＡｌはエッチングされない。
【００２３】
次に、図１（ｅ）および図２（ｅ）に示すように、全面にＩＴＯ膜を成膜し、これを通常のフォトリソグラフィー技術を用いてパターニングすることにより画素電極３０とゲート端子パッド部３１、ソース端子パッド部の上部パッド層３４、３６を形成する。このような工程を経て、薄膜トランジスタアレイ基板を作製することができる。そして、この薄膜トランジスタアレイ基板と共通電極を形成した対向基板を準備し、これら基板間に液晶を封入することによって上記構成の液晶表示装置が完成する。
【００２４】
本実施の形態の液晶表示装置の製造方法においては、ゲート部形成用のパターニング、ソース／ドレインおよびオーミックコンタクト層形成用のパターニング、絶縁膜および半導体能動膜のパターニング、画素電極形成用のパターニングというようにパターニング工程が４回となり、使用フォトマスク数が４枚となる。すなわち、本実施の形態の液晶表示装置の製造方法では、従来の製造プロセスのように下側の層から順次パターニングしていくのではなく、ソース／ドレイン層とオーミックコンタクト層、および絶縁膜と半導体能動膜を１枚のフォトマスクでパターニングするようにしたことによって従来の５枚マスクプロセスが４枚マスクプロセスとなり、使用フォトマスク数を減らすことができる。その結果、液晶表示装置の製造にあたって、製造コストの低減や工期の短縮を図ることができる。
【００２５】
また、本実施の形態の場合、図２（ｄ）に示したように、絶縁膜および半導体能動膜のパターニングを行った後にゲート配線Ｇの大部分とゲート電極２２の先端が外部に露出する。もしここで、ゲート材料がＡｌ単層膜であり、Ａｌ表面が露出していると、ＩＴＯ膜の成膜、エッチングを行った場合、ＩＴＯエッチングに対する耐性を持たないＡｌがエッチングされてしまう。これに対して、本実施の形態では、ゲート配線材料としてＩＴＯエッチングに対する耐性を有するＣｒを用いているため、ゲート部の露出部分がエッチングされるという従来の問題を解消することができる。
【００２６】
［第２の実施の形態］
以下、本発明の第２の実施の形態を図３、図４を参照して説明する。
本実施の形態の液晶表示装置の製造方法が第１の実施の形態の製造方法と異なる点は、ゲート材料としてＡｌ膜の表面をＣｒ膜で被覆した積層膜を用いる点である。この場合、製造プロセスは５枚マスクプロセスとなる。
図３は薄膜トランジスタアレイ基板の製造工程を示す断面図、図４は同平面図であるが、これらの図において図１、図２と共通の構成要素については同一の符号を付し、詳細な説明は省略する。
【００２７】
図３（ｅ）に示す薄膜トランジスタも逆スタガ型であり、第１の実施の形態のものとほぼ同様の構造を有している。そして、構造上唯一異なる点は、ガラス基板２１上のゲート電極４２とゲート配線Ｇ１、およびゲート端子パッド部３１の下部パッド層４３が、Ａｌ膜４４の上面および側面をＣｒ膜４５で被覆した積層膜で構成されている点である。
【００２８】
この薄膜トランジスタアレイ基板を製造する際には、まず、図３（ａ）および図４（ａ）に示すように、ガラス基板２１上にＡｌ膜４４を成膜し、これを通常のフォトリソグラフィー技術を用いてパターニングしてゲート電極４２およびゲート配線Ｇ１の下層側を形成する。さらに、Ｃｒ膜４５を基板全面に成膜した後、このＣｒ膜４５をＡｌ膜４４のパターニング幅よりも広い幅でフォトリソグラフィー技術を用いてパターニングしてゲート電極４２およびゲート配線Ｇ１の上層側を形成する。
【００２９】
この後の工程は第１の実施の形態と同様である。図３（ｂ）および図４（ｂ）に示すように、ＳｉＮx 膜３７、ａ−Ｓｉ膜３８、ａ−Ｓｉ：ｎ+ 膜３９、Ａｌ膜４０の４層を基板全面に連続して成膜する。次に、図３（ｃ）および図４（ｃ）に示すように、１枚のフォトマスクを用いて上記４層のうちＡｌ膜４０とａ−Ｓｉ：ｎ+ 膜３９の２層のみをエッチングし、Ａｌ膜４０からなるソース配線Ｓ、ソース電極２６およびドレイン電極２７と、ａ−Ｓｉ：ｎ+ 膜３９からなるオーミックコンタクト層２５を形成する。次に、図３（ｄ）および図４（ｄ）に示すように、全面にＳｉＮx 膜を成膜した後、１枚のフォトマスクを用いてＳｉＮx 膜（パッシベーション膜２８）、ａ−Ｓｉ膜３８（半導体能動膜２４）、ＳｉＮx 膜３７（ゲート絶縁膜２３）の３層をパターニングする。また、この工程ではドレイン電極２７と画素電極３０を電気的に接続するコンタクトホール２９、下部パッド層４３と上部パッド層３４を電気的に接続するコンタクトホール３３、３５をそれぞれ形成する。
【００３０】
次に、図３（ｅ）および図４（ｅ）に示すように、全面にＩＴＯ膜を成膜した後、これを通常のフォトリソグラフィー技術を用いてパターニングすることにより画素電極３０とゲート端子パッド部３１、ソース端子パッド部の上部パッド層３４、３６を形成する。このような工程を経て、薄膜トランジスタアレイ基板を作製することができる。そして、この薄膜トランジスタアレイ基板と共通電極を形成した対向基板を準備し、これら基板間に液晶を封入することによって本実施の形態の液晶表示装置が完成する。
【００３１】
本実施の形態のように、ゲート材料としてＡｌ表面をＣｒで被覆した積層膜を用いる場合、Ａｌで形成した下層側ゲートパターンの側面もＣｒで保護する必要があるため、Ａｌ膜上にＣｒ膜を成膜した後、２層を一括してパターニングするという方法を採ることはできない。つまり、Ａｌ膜で一旦パターンを形成した後、このパターンの上面と側面を覆うようにＣｒ膜を成膜し、これをパターニングしなければならない。すると、ゲート形成工程だけで２枚のフォトマスクが必要となるので、第１の実施の形態に比べてフォトマスクが１枚増え、５枚マスクプロセスとなる。しかしながら、従来の製造プロセスにおいてＡｌゲートの表面をＣｒで保護しようとした場合には６枚マスクプロセスになるから、本実施の形態の場合でもやはり従来法に比べて使用フォトマスク数を低減することができる。その結果、製造コストの低減や工期の短縮を図ることができる。
【００３２】
また、本実施の形態の場合、Ａｌ表面をＣｒで被覆した積層膜をゲート材料に用いたが、Ａｌの抵抗率はＣｒの抵抗率に比べて小さいため、Ｃｒのみでゲート配線を形成した第１の実施の形態よりも配線抵抗を小さくすることができる。したがって、本実施の形態の方法は、第１の実施の形態の方法に比べて使用フォトマスク数が１枚増えるものの、ゲート配線抵抗を小さくすることができるという効果が得られる。
【００３３】
なお、本実施の形態ではＡｌ表面をＣｒで被覆した積層膜をゲート材料に用いたが、Ａｌに代えてモリブデン（Ｍｏ）を用いてもよく、本実施の形態の方法においてＭｏを用いた場合にも同様の効果を奏することができる。
【００３４】
［第３の実施の形態］
以下、本発明の第３の実施の形態を図５を参照して説明する。
本実施の形態の液晶表示装置の製造方法が第１、第２の実施の形態の製造方法と異なる点は、ゲート配線上およびゲート電極の露出している領域上にもＩＴＯを残してゲート保護膜とした点である。本実施の形態における製造プロセスは４枚マスクプロセスとなる。
なお、薄膜トランジスタアレイ基板の製造工程を示す断面図は図１と同様であるため、図示を省略し、図５に平面図のみを示す。図５において図２と共通の構成要素については同一の符号を付し、詳細な説明は省略する。
【００３５】
本実施の形態の製造方法の場合、図５（ａ）、（ｂ）、（ｃ）に示すゲート部形成からソース／ドレイン形成までの工程（断面構造は図１（ａ）、（ｂ）、（ｃ）に相当）は第１の実施の形態と全く同様である。ただし、第１の実施の形態と異なり、ゲート材料としてＡｌ単層膜を用いることができる。
次に、図１（ｄ）に示すＳｉＮx 膜（パッシベーション膜２８）／ａ−Ｓｉ膜３８（半導体能動膜２４）／ＳｉＮx 膜３７（ゲート絶縁膜２３）のパターニングを行う工程では、断面構造は第１の実施の形態と変わらないが、ここで形成するパターンの平面形状が図５（ｄ）に示すように若干変わっている。すなわち、第１の実施の形態ではパターンの薄膜トランジスタ２０を覆う部分がソース電極２６からドレイン電極２７に向けて直線状に延在していたのに対して、本実施の形態ではソース電極２６からドレイン電極２７に向けて延在する部分がゲート電極２２の基端部のところでゲート配線Ｇ側に張り出し、ゲート配線Ｇの一部に重畳している。
【００３６】
次に、図１（ｅ）に示すように、ＩＴＯの成膜、パターニングを行う工程において、第１の実施の形態ではＩＴＯからなる画素電極３０と端子パッド部の上部パッド層３４、３６のみを形成していた。これに対して、本実施の形態ではこれら画素電極３０と端子パッド部３４、３６に加えて、ゲート配線Ｇ上およびゲート電極２２先端のパッシベーション膜２８から露出した領域上にもＩＴＯ膜４７を残している。
【００３７】
第１の実施の形態の方法はＩＴＯエッチングに対する耐性を持つＣｒをゲート材料として用いたもの、第２の実施の形態の方法はＩＴＯエッチングに対する耐性を持たないＡｌをＣｒで被覆したものをゲート材料として用いたものである。これに対して、ＩＴＯエッチング時にＡｌからなるゲート部が露出しないようにＩＴＯ膜４７自体で覆い、このＩＴＯ膜４７をゲート保護膜としたものが本実施の形態の方法である。これにより、ＩＴＯエッチング時にゲート部の露出部分がエッチングされるという従来の問題を解消することができる。
【００３８】
本方法の場合、ＡｌをＣｒで被覆する必要がなく、ゲート配線がＡｌ単層膜となるので、第１、第２の実施の形態に比べてゲート配線抵抗をより低減することができる。また、ゲート配線上やゲート電極の露出している領域上にＩＴＯを残すようにパターニングするに際して新たなフォトマスクを追加する必要はなく、第１の実施の形態で用いた画素電極形成用のフォトマスクに一部パターン追加するのみでよく、画素電極形成工程で同時にパターニングを行うことができる。したがって、本方法の場合には４枚マスクプロセスとなって従来プロセスに比べて使用フォトマスク数を低減することができ、製造コストの低減や工期の短縮を図ることができる。
なお、本方法の場合、ゲート材料としてＡｌに代えてＭｏやＣｒを用いることもできる。
【００３９】
［第４の実施の形態］
以下、本発明の第４の実施の形態を図６を参照して説明する。
本実施の形態の液晶表示装置の製造方法は第３の実施の形態の製造方法と類似したものである。そして、第３の実施の形態の製造方法と異なる点は、ゲート電極の露出している領域だけでなく、ゲート電極上の全ての領域にＩＴＯを残した点である。
図６は、薄膜トランジスタアレイ基板の製造工程を示す平面図であり、図６において図５と共通の構成要素については同一の符号を付し、詳細な説明は省略する。
【００４０】
第３の実施の形態の方法では、図５（ｅ）に示したように、ゲート配線Ｇ上とゲート電極２２先端のパッシベーション膜２８から露出した領域上にＩＴＯ膜４７を残した。これに対して、本実施の形態の方法では、図６（ｅ）に示したように、ゲート電極２２先端の露出部分のみならず、ゲート電極２２上の全ての領域にわたってゲート配線Ｇ上から連続してＩＴＯ膜４９を残している。すなわち、ゲート配線Ｇ上を覆うＩＴＯパターンがゲート電極２２先端に向かって延在し、Ａｌ膜からなるゲート配線Ｇおよびゲート電極２２と同様の形状となっている。
【００４１】
本方法においても、第３の実施の形態と同様、ゲート配線Ｇやゲート電極２２の露出した部分をＩＴＯ膜４９が覆ってゲート保護膜として機能するため、ゲート部の露出部分がエッチングされるという従来の問題を解消することができる。また、４枚マスクプロセスとなることで製造コストの低減や工期の短縮が図れるという上記と同様の効果を奏することができる。さらに、本方法で得られた薄膜トランジスタにおいては、Ａｌからなるゲート電極２２の上方にゲート絶縁膜、ソース電極、ドレイン電極、パッシベーション膜を介してＩＴＯ膜４９が配置されたことになる。すなわち、ゲート電極２２上のＩＴＯ膜４９がゲート保護膜として機能するのみならず、上部ゲート電極としても機能し、薄膜トランジスタがいわゆるダブルゲート構造となる。その結果、シングルゲート構造のトランジスタと比較してトランジスタのオン電流が増加するため、トランジスタ特性を向上させることができる。
また、本方法の場合、ゲート材料としてＡｌに代えてＭｏやＣｒを用いることもできる。
【００４２】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えばゲート絶縁膜、パッシベーション膜等をはじめとする各種膜の具体的な材料等に関しては、適宜変更が可能である。
【００４３】
【発明の効果】
以上、詳細に説明したように、本発明の液晶表示装置の製造方法によれば、ゲート部形成用パターニング、ソース／ドレインおよびオーミックコンタクト層形成用パターニング、薄膜トランジスタ形成用パターニング、画素電極形成用パターニングというように、パターニング工程が基本的に４回となり、使用フォトマスク数が４枚となる。このように、本方法は、複数の膜を同一のフォトマスクを用いて一括してパターニングするようにしたことによって従来の５枚マスクプロセスが４枚マスクプロセスとなり、使用フォトマスク数を減らすことができる。その結果、液晶表示装置の製造にあたって、製造コストの低減や工期の短縮を図ることができる。なお、第１の導電膜としてアルミニウム膜やモリブデン膜の表面をクロム膜で被覆した積層膜を用いた場合には５枚マスクプロセスとなるが、この場合でも従来プロセスでは６枚マスクプロセスになることを考えれば使用フォトマスク数の低減に有効となる。
【００４４】
また、第１の導電膜の具体的な材料としてクロム膜、またはアルミニウム膜表面をクロム膜で被覆した積層膜、またはモリブデン膜表面をクロム膜で被覆した積層膜を用い、透明性導電膜の具体的な材料としてＩＴＯ膜を用いた場合、ＩＴＯ膜のエッチング時にゲート部の露出部分がエッチングされるという問題を解決しながらゲート配線の低抵抗化を図ることができる。その結果、製造コストの低減や工期の短縮とゲート配線の低抵抗化を両立させることができる。
さらに、透明性導電膜からなる上部ゲート電極を形成した場合、薄膜トランジスタ特性を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態である液晶表示装置の製造方法を示す図であり、特に薄膜トランジスタアレイ基板の製造工程を示す断面図である。
【図２】 同、平面図である。
【図３】 本発明の第２の実施の形態である液晶表示装置の製造方法を示す図であり、特に薄膜トランジスタアレイ基板の製造工程を示す断面図である。
【図４】 同、平面図である。
【図５】 本発明の第３の実施の形態である液晶表示装置の製造方法を示す図であり、特に薄膜トランジスタアレイ基板の製造工程を示す平面図である。
【図６】 本発明の第４の実施の形態である液晶表示装置の製造方法を示す図であり、特に薄膜トランジスタアレイ基板の製造工程を示す断面図である。
【図７】 従来の液晶表示装置の製造方法の一例を示す図であり、特に薄膜トランジスタアレイ基板の製造工程を示す断面図である。
【図８】 同、平面図である。
【図９】 一般の液晶表示装置の概略構成を示す平面図である。
【符号の説明】
２０ 薄膜トランジスタ
２１ ガラス基板（基板）
２２，４２ ゲート電極
２３ ゲート絶縁膜
２４ 半導体能動膜
２５ オーミックコンタクト層
２６ ソース電極
２７ ドレイン電極
２８ パッシベーション膜（絶縁膜）
２９，３３，３５ コンタクトホール
３０ 画素電極
３７ ＳｉＮx 膜（ゲート絶縁膜）
３８ ａ−Ｓｉ膜（半導体膜）
３９ ａ−Ｓｉ：ｎ+ 膜（不純物半導体膜）
４０ Ａｌ膜（第２の導電膜）
４４ Ａｌ膜
４５ Ｃｒ膜
４７，４９ ＩＴＯ膜（ゲート保護膜）
Ｇ，Ｇ１ ゲート配線
Ｓ ソース配線
Claims (4)
- 一対の基板のうちの一方の基板上に第１の導電膜を成膜しパターニングしてゲート電極およびゲート配線を形成し、
該ゲート電極およびゲート配線を覆うゲート絶縁膜、半導体膜、不純物を添加した不純物半導体膜および第２の導電膜を順次連続して成膜し、前記第２の導電膜および不純物半導体膜を同一のマスクを用いてパターニングして前記第２の導電膜からソース電極、ソース配線およびドレイン電極を形成するとともに、前記ソース電極、ソース配線およびドレイン電極と端部が一致するオーミックコンタクト層を前記不純物半導体膜から形成し、
少なくとも前記ソース電極、ソース配線、ドレイン電極および上部が露出した前記半導体膜上に絶縁膜を成膜し、該絶縁膜、前記半導体膜および前記ゲート絶縁膜を同一のマスクを用いてパターニングして薄膜トランジスタを形成し、パターニングされた前記絶縁膜、前記半導体膜および前記ゲート絶縁膜の端部がお互いに一致し、前記絶縁膜、前記半導体膜および前記ゲート絶縁膜がすべて除去された部分では前記基板が露出し、
ついで、前記基板の上に透明性導電膜を成膜しパターニングして前記薄膜トランジスタに接触する画素電極を前記基板の非成膜部分上に形成し、前記ゲート配線の全ての領域および前記ゲート電極の外部露出している領域上に同時に前記透明性導電膜からゲート保護膜を形成し、
前記一方の基板と他方の基板との間に液晶を挟持することを特徴とする液晶表示装置の製造方法。 - 前記第１の導電膜の材料としてクロム膜、またはアルミニウム膜表面をクロム膜で被覆した積層膜、またはモリブデン膜表面をクロム膜で被覆した積層膜を用い、前記透明性導電膜の材料としてインジウム錫酸化物膜を用いることを特徴とする請求項１に記載の液晶表示装置の製造方法。
- 前記ゲート配線と同時に前記ゲート配線と接触するゲートの下部パッドを形成し、
前記絶縁膜、前記半導体膜および前記ゲート絶縁膜を同一のマスクを用いてパターニングする際に、前記ゲートの下部パッド上の前記絶縁膜、前記半導体膜および前記ゲート絶縁膜を一部開口し、前記ゲートの下部パッドを露出するコンタクトホールを形成し、
前記画素電極と同時に前記コンタクトホールにより前記ゲートの下部パッドと接触するゲートの上部パッドを形成することを特徴とする請求項１又は２に記載の液晶表示装置の製造方法。 - 前記ソース配線と同時に前記ソース配線と接触するソースの下部パッドを形成し、
前記絶縁膜、前記半導体膜および前記ゲート絶縁膜を同一のマスクを用いてパターニングする際に、前記ソースの下部パッド上の前記絶縁膜を一部開口し、前記ソースの下部パッドを露出するコンタクトホールを形成し、
前記画素電極と同時に前記コンタクトホールにより前記ソースの下部パッドと接触するソースの上部パッドを形成することを特徴とする請求項１ないし３のいずれか１項に記載の液晶表示装置の製造方法。
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