JP4382181B2 - 薄膜トランジスタアレイ基板の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、薄膜トランジスタアレイ基板とその製造方法および液晶表示装置に関し、特に、薄膜トランジスタアレイ基板の製造プロセス中の配線形成時に不具合が生じることのない保護膜を用いた配線構造とその製造方法に関するものである。
【0002】
【従来の技術】
図9は、従来一般の薄膜トランジスタ型液晶表示装置において、ボトムゲート型の薄膜トランジスタ、ゲート配線、ソース配線等を備えた薄膜トランジスタアレイ基板の製造工程を示す断面図である。この薄膜トランジスタアレイ基板は、ガラス等からなる透明基板上に、ゲート配線とソース配線がマトリクス状に配設されており、ゲート配線とソース配線とで囲まれた領域が一つの画素となり、各画素毎に薄膜トランジスタが設けられている。
【0003】
この薄膜トランジスタは、図9(f)に示すように、透明基板60上にゲート配線と一体形成されたゲート電極61が設けられ、ゲート電極61を覆うようにゲート絶縁膜62が設けられている。ゲート電極61上方のゲート絶縁膜62上にアモルファスシリコン(a−Si)からなる半導体能動膜63が設けられ、リン等のn型不純物を含むアモルファスシリコン(a−Si:n+ )からなるオーミックコンタクト層64を介して半導体能動膜63上からゲート絶縁膜62上にわたってソース配線と一体形成されたソース電極65およびドレイン電極66が設けられている。そして、これらソース電極65、ドレイン電極66、ゲート電極61等で構成される薄膜トランジスタ67を覆うパッシベーション膜68が設けられている。一方、透明基板60上にインジウム錫酸化物(Indium Tin Oxide,以下、ITOと記す)等の透明導電膜からなる画素電極69が設けられ、画素電極69の一部を覆うゲート絶縁膜62に形成されたコンタクトホール70を通じて画素電極69とドレイン電極66とが電気的に接続されている。
【0004】
この薄膜トランジスタアレイ基板を製造する際には、まず、図9(a)に示すように、透明基板60上に導電膜を成膜し、これをパターニングしてゲート電極61およびゲート配線を形成する。また、ゲート配線の端部にはパッドを形成する。次に、図9(b)に示すように、全面にITO膜を成膜し、これをパターニングして画素電極69を形成する。次に、図9(c)に示すように、全面にゲート絶縁膜62を形成した後、a−Si膜71、a−Si:n+ 膜72を順次連続的に成膜し、一つのフォトマスクを用いてこれらa−Si膜71、a−Si:n+ 膜72を一括してパターニングすることにより、ゲート電極61上にゲート絶縁膜62を介して半導体能動膜63とオーミックコンタクト層64とからなるアイランド部73を形成する。
【0005】
次に、図9(d)に示すように、画素電極69上のゲート絶縁膜62の一部を開口するパターニングを行うことにより、後で形成するドレイン電極66と画素電極69とを接続するためのコンタクトホール70を形成する。次に、図9(e)に示すように、全面に導電膜を成膜した後、これをパターニングして導電膜からなるドレイン電極66、ソース電極65およびソース配線を形成し、さらにa−Si膜71のチャネル部上のa−Si:n+ 膜72を除去してa−Si:n+ 膜72からなるオーミックコンタクト層64を形成する。この時、コンタクトホール70を通じてドレイン電極66と画素電極69とが接続される。
【0006】
最後に、図9(f)に示すように、全面にパッシベーション膜68を成膜し、これをパターニングすることにより画素電極69上のパッシベーション膜68を一部残して開口するとともに、ゲート配線およびソース配線のパッド上のパッシベーション膜68を開口したコンタクトホールを形成する(いわゆる端子出しと称する)。
このような工程を経て、従来の薄膜トランジスタアレイ基板が完成する。
【0007】
【発明が解決しようとする課題】
上記の薄膜トランジスタアレイ基板の製造方法によれば、ゲート形成用のパターニング、画素電極形成用のパターニング、アイランド部形成用のパターニング、コンタクトホール形成用のパターニング、ソース/ドレイン形成用のパターニング、端子出しのパターニング、と6回のパターニング工程を必要とし、1プロセスで6枚のフォトマスクを必要としていた(以下、6枚マスクプロセスという)。ところが、薄膜トランジスタアレイ基板を製造するに際して、高価なフォトマスクを多く用い、製造プロセス中にフォトリソグラフィー工程を多く設けることは、製造コストの高騰や工期の長期化、歩留まりの低下を招く原因となって好ましくなく、使用フォトマスク数(フォトリソグラフィー工程数)をできるだけ削減することが望まれていた。
【0008】
一方、ゲート配線、ソース配線等の配線材料には、低抵抗化を図るために銅やアルミニウム等、抵抗率が小さい金属を採用したいという要求がある。しかしながら、銅やアルミニウム等の金属はITOのエッチングに対する耐性を持っていない。そこで、例えば上記の製造方法に対してゲート配線材料に銅やアルミニウムを適用した場合、図7(b)に示す画素電極のパターニング工程においてITO膜をエッチングする際に、ゲート配線またはゲート電極の銅やアルミニウムもエッチングされてしまうという問題があった。したがって、ゲート配線材料に銅やアルミニウムを使用したければ、これらの膜をITOエッチングから保護する保護膜を用いる必要がある。ところが、その場合、配線を覆う保護膜のパターニング工程が必要となるためにフォトマスクがさらに1枚追加となり、7枚マスクプロセスとなってフォトマスクを減らしたいという要求に逆行することになる。すなわち、フォトマスク数を増やすことなくゲート配線材料に低抵抗の銅やアルミニウムを使用することは不可能であり、製造コストの低減や工期の短縮とゲート配線の低抵抗化の双方を両立させることができないという問題があった。
【0009】
本発明は、上記の課題を解決するためになされたものであって、使用フォトマスク数を従来プロセスより低減することで製造コストの低減や工期の短縮が図れ、配線の低抵抗化にも好適な液晶表示装置用薄膜トランジスタアレイ基板の構造とその製造方法を提供することを目的とする。
【0010】
【発明が解決しようとする課題】
上記の目的を達成するために、本発明の薄膜トランジスタアレイ基板は、基板上に複数のソース配線と金属膜表面が透明導電膜で被覆されてなる複数のゲート配線とがマトリクス状に設けられ、これらソース配線とゲート配線とで囲まれた複数の領域各々に、画素電極が透明導電膜によって形成されるとともに、画素電極をスイッチング駆動する薄膜トランジスタが設けられ、薄膜トランジスタが、ゲート配線と一体形成されたゲート電極と、ゲート電極を覆うゲート絶縁膜上の半導体膜からなる半導体能動層と、その上の不純物半導体膜からなるオーミックコンタクト層と、ゲート電極上以外に形成された絶縁膜、半導体膜および不純物半導体膜からなる積層体上に、ゲート電極と一部重なってソース配線と一体形成されたソース電極と、ゲート電極と一部重なるとともにソース電極に対峙しかつ画素電極に直接接続して形成されたドレイン電極とを具備し、各画素電極を駆動するゲート配線に隣接するゲート配線との間で補助容量を形成するよう、各画素電極に直接接続された補助容量電極が設けられ、絶縁膜、半導体膜および不純物半導体膜からなる積層体が、ゲート配線と前記ソース配線との交差部におけるこれらゲート配線とソース配線との間に介在されるとともに、この介在積層体とは分離してゲート配線上の補助容量電極の下に所望の補助容量を形成するよう配設されていることを特徴とするものである。
【0011】
上記各膜の具体的な材料の一例としては、ゲート配線を構成する金属膜に銅、アルミニウムをはじめとする種々の金属、前記金属膜を覆うとともに画素電極を構成する透明導電膜にITO、ゲート絶縁膜にシリコン窒化膜、半導体能動層を構成する半導体膜にアモルファスシリコン、オーミックコンタクト層を構成する不純物半導体膜にリン等のn型不純物を含むアモルファスシリコン等を用いることができる。また、ソース配線およびソース電極、ドレイン電極に任意の金属を用いることができ、補助容量電極は画素電極に接続させる必要からドレイン電極と同一の材料で形成することができる。なお、補助容量電極はこれに接続された画素電極を駆動するゲート配線に隣接するゲート配線との間で補助容量を形成するが、補助容量電極の下方には絶縁膜、半導体膜および不純物半導体膜があり、これら積層体とゲート配線との重なり面積によって容量値が所望の値に設定される。
【0012】
本発明の薄膜トランジスタアレイ基板においては、特に、複数のゲート配線が金属膜表面を透明導電膜により被覆した構成となっている。したがって、金属膜材料としてITO等の透明導電膜のエッチングに対する耐性を持たない銅やアルミニウムを用いたとしても、その表面が透明導電膜により保護されているため、透明導電膜からなる画素電極を形成する際のエッチング時に配線までエッチングされる恐れがない。そのため、製造プロセスに起因する配線の断線不良等を生じることなく、銅やアルミニウムを用いたことで配線の低抵抗化を図ることができる。また、銅やアルミニウムは勿論のこと、エッチング耐性を気にすることなく他の種々の金属材料を用いることができ、配線材料の選択の自由度が向上する。
【0013】
上記薄膜トランジスタアレイ基板において、ゲート配線とソース配線との交差部におけるこれらゲート配線とソース配線との間に介在される介在積層体と、ゲート電極とソース電極との間に形成された絶縁膜、半導体膜および不純物半導体膜からなる積層体とを一体的に形成してもよい。
すなわち、本発明の薄膜トランジスタアレイ基板の構造の場合、ゲート配線の本体である金属膜を透明導電膜で被覆しているので、ゲート配線の上層側と画素電極とは同一層上にあることになる。一方、本発明の構造において、ドレイン電極と画素電極とのコンタクト部分は、ドレイン電極と画素電極との間の層間絶縁膜に形成したコンタクトホールを通じて接続される一般的な構造ではなく、ドレイン電極は間に層間絶縁膜を介することなく画素電極に直接接続されている。したがって、ゲート配線とソース配線との交差部にもし何も膜が存在しなければ、ドレイン電極と同一の層で構成するソース配線はゲート配線とショートしてしまう。そこで、本発明の構造においては、ゲート配線とソース配線との交差部に前記介在積層体が必要になる。この介在積層体と薄膜トランジスタの半導体能動膜の箇所を構成する積層体とは別体で形成してもよいが、同一の連続した積層体で一体的に形成してもよい。
【0014】
本発明の薄膜トランジスタアレイ基板の製造方法は、基板上に金属膜を成膜しこれをパターニングして複数の平行に間隔をあけたゲート配線の各下層および各ゲート配線に接続する複数のゲート電極の各下層を形成し、全面に透明導電膜を成膜しこれをパターニングして複数のゲート配線の各上層および複数のゲート電極の各上層を形成するとともに各ゲート電極に対応した画素電極を複数形成し、全面に絶縁膜、半導体膜および不純物を添加した不純物半導体膜を順次成膜した後一括パターニングして同一外形形状を持つ絶縁膜、半導体膜および不純物半導体膜をゲート電極上および一部ゲート配線上に形成することにより、後に形成する補助容量電極下方に位置する絶縁膜、半導体膜および不純物半導体膜からなる積層体と、この積層体とは分離して、各ゲート配線とソース配線との交差する部分のゲート配線とソース配線との間に絶縁膜、半導体膜および不純物半導体膜からなる介在積層体とを形成し、全面に金属膜を成膜した後パターニングして複数のゲート配線と交差する複数の平行に間隔をあけたソース配線と、ソース配線に接続してゲート電極と一部重なる形で不純物半導体膜上に配したソース電極と、ゲート電極と一部重なる形で不純物半導体膜および各画素電極間に跨ったドレイン電極と、各画素電極に接続するとともにこの画素電極の隣の画素電極を駆動するゲート配線上に絶縁膜、半導体膜および不純物半導体膜を介した補助容量電極とを形成することを特徴とするものである。
【0015】
本発明の薄膜トランジスタアレイ基板の製造方法においては、ゲート配線およびゲート電極の下層側形成用のパターニング、同上層側および画素電極形成用のパターニング、絶縁膜、半導体膜および不純物を添加した不純物半導体膜からなる積層体(以下、アイランド部という)形成用のパターニング、ソース配線およびソース電極、ドレイン電極、補助容量電極形成用のパターニング、の4回のパターニング、すなわち4枚のフォトマスクが必要である(4枚マスクプロセスとなる)。ゲート配線をエッチング耐性のある保護膜(透明導電膜)で覆った2重配線構造としたことによって、ゲート配線形成工程で2枚のフォトマスクを要するため、通常であれば、2重配線構造でないゲート配線を用いた場合に比べてフォトマスク数が1枚増えるところである。
【0016】
ところが、本発明の方法では、ゲート配線およびゲート電極の上層側に透明導電膜を用い、ゲート配線およびゲート電極の上層と画素電極を同時にパターニングするようにしたこと、ドレイン電極を画素電極と直接接続するようにし、ドレイン電極と画素電極との導通を取るコンタクトホールの形成工程をなくしたことの効果によってフォトマスクを2枚減らすことができ、結果として従来の方法に比べてフォトマスク数を1枚減らすことができる。その結果、製造コストの低減や工期の短縮を図ることができる。なお、実際の製造工程では、上記のパターニング工程に従来の技術の項で述べたパッシベーション膜の端子出しのパターニング工程が加わり、5枚マスクプロセスとなる。
【0017】
また、複数のゲート配線と複数のソース配線とを相互に接続してこれらゲート配線とソース配線との間に介在するゲート絶縁膜の絶縁破壊を防止するガードリングを、透明導電膜のパターニングによりゲート電極およびゲート配線の上層側および画素電極と同時に形成するようにしてもよい。
薄膜トランジスタアレイ基板の製造工程においては、基板への静電気の帯電によって、ゲート絶縁膜を挟んで対向するゲート配線とソース配線との間に高電圧が印加され、ゲート絶縁膜の絶縁破壊が生じるといった不良が発生する恐れがある。そこで、製造工程においては、配線中の電荷を逃がし、ゲート配線とソース配線とを同電位とすべくガードリングを設けておく場合がある。本発明の場合、このガードリングを透明導電膜で形成するとよい。
【0018】
その理由は、ゲート配線の上層側が透明導電膜であるため、この透明導電膜をそのまま延ばすことによりガードリングとゲート配線との接続部分は何ら問題なく形成することができる。また、ソース配線側の端子部のパッドをガードリングと一体化した透明導電膜で形成するようにし、このパッド上にソース配線を重ね合わせれば、ドレイン電極と画素電極との接続箇所のようにコンタクトホールを設けることなく、ガードリングとソース配線とを直接接続することができる。ゲート電極やゲート配線の上層側、画素電極を形成するために透明導電膜をパターニングする工程が元々あるため、この工程で同時にガードリングを形成するようにすれば、ガードリングを設けることでフォトマスク数が増えることもない。
【0019】
本発明の液晶表示装置は、対向配置した一対の基板の間に液晶を挟持する液晶表示装置において、基板対の一方の基板が上記本発明の薄膜トランジスタアレイ基板であることを特徴とするものである。
本発明によれば、上記薄膜トランジスタアレイ基板の使用によって応答速度が速く、しかも低コストの液晶表示装置を提供することができる。
【0020】
【発明の実施の形態】
[第1の実施の形態]
以下、本発明の第1の実施の形態を図1ないし図5を参照して説明する。
本実施の形態の薄膜トランジスタアレイ基板は、ボトムゲート型の薄膜トランジスタにおけるゲート配線を2重配線構造とした例であり、製造プロセスを5枚マスクプロセスとした例である。
図1(a)ないし(e)は薄膜トランジスタアレイ基板の製造工程を示す断面図、図2(a)ないし(c)、図3(a)および(b)は同、平面図である。
【0021】
この薄膜トランジスタ1は、図1(e)および図3(b)に示すように、ガラス基板2上にゲート配線3と一体形成されたゲート電極4が設けられ、ゲート電極4を覆うようにSiNx 膜からなるゲート絶縁膜5が設けられている。本実施の形態の場合、ゲート配線3およびゲート電極4は、銅またはアルミニウム膜からなる下層6の表面がITO膜からなる上層7で被覆された2重配線構造を取っている。
【0022】
ゲート電極4を覆うゲート絶縁膜5上にアモルファスシリコン(a−Si、半導体膜)からなる半導体能動層8が設けられ、リン等のn型不純物を含むアモルファスシリコン(a−Si:n+ 、不純物半導体膜)からなるオーミックコンタクト層9を介して半導体能動層8上にはソース配線10と一体形成されたソース電極11、ドレイン電極12がそれぞれ設けられている。これらソース配線10、ソース電極11およびドレイン電極12は、例えばモリブデン(Mo)膜、もしくは上層アルミニウム(Al)膜、下層Mo膜からなるAl積層膜で形成されている。
【0023】
オーミックコンタクト層9は半導体能動層8上に設けられ、しかもソース配線10、ソース電極11およびドレイン電極12の下にこれらと全く重なる形状に形成されている。本実施の形態の場合、オーミックコンタクト層9をなすa−Si:n+ 膜、半導体能動層8をなすa−Si膜、ゲート絶縁膜5をなすSiNx 膜が積層されてなる積層体13(以下、アイランド部ともいう)は平面視L字状に形成され、ソース電極11およびドレイン電極12が延びる方向から曲がってゲート配線3とソース配線10とが交差する交差部上にまで延びている(特許請求の範囲において「介在積層体」と称する部分である)。
【0024】
また、図3(b)および図4に示すように、ゲート配線3上にSiNx 膜17、a−Si膜18、a−Si:n+ 膜19が順次積層された積層体14(以下、アイランド部ともいう)が設けられ、その上にMo膜もしくはAl積層膜からなる補助容量電極15が設けられている。この補助容量電極15は前段の画素電極16(図3(b)に示した上側の画素電極)にコンタクトホールを介することなく直接接続されており、次段の画素電極16を駆動するゲート配線3との間で補助容量を形成している。この積層体14におけるa−Si膜18は半導体能動層8を構成するa−Si膜と同一の層であり、a−Si:n+ 膜19はオーミックコンタクト層9を構成するa−Si:n+ 膜と同一の層であり、SiNx 膜17はゲート絶縁膜5を構成するSiNx 膜と同一の層である。したがって、この積層体14におけるa−Si:n+ 膜19は、ソース電極11およびドレイン電極12のオーミックコンタクト層9部分の構成と同様、補助容量電極15の下にこれと全く重なる形状に形成されている。実際の補助容量を構成するのはゲート配線3と補助容量電極15との重なり部分となる。
【0025】
図1(e)に示すように、ガラス基板2上の薄膜トランジスタ1の側方にはITO膜からなる画素電極16が設けられており、ドレイン電極12は、その端部が画素電極16の端部の上に一部乗り上げるように形成されている。したがって、ドレイン電極12と画素電極16とは、層間絶縁膜に形成したコンタクトホールを通じて接続されるのではなく、間に層間絶縁膜を介することなく画素電極16上に直接接続されている。なお、ゲート配線3およびゲート電極4の上層7を構成するITO膜と画素電極16を構成するITO膜とは同一の層である。また、SiNx からなるパッシベーション膜20が薄膜トランジスタ1を覆うように設けられているが、画素電極16上のパッシベーション膜20は額縁状に周辺部を残して中央部が開口している。この開口部20aが光の透過領域となる。
【0026】
また、図3(b)におけるゲート配線3の破断線より左側の部分および図5は、表示領域外に位置するゲート配線3端部のゲート端子パッド部21の平面構造および断面構造をそれぞれ示している。これらの図に示すように、ゲート配線3の上層7側のITO膜22がゲート配線3の下層6側の金属膜23端部からさらに先端側に延び、矩形のパッド21aを構成している。一方、図3(b)におけるソース配線10の破断線より上側の部分および図6は、表示領域外に位置するソース配線10端部のソース端子パッド部24の平面構造および断面構造をそれぞれ示している。これらの図に示すように、ソース配線10の先端がゲート配線3の上層7側のITO膜22からなるパッド24aの端部の上に一部乗り上げるように形成され、ソース配線10とパッド24aとが接続されている。ゲート側、ソース側のいずれも、パッド21a、24a上のパッシベーション膜20は額縁状に周辺部を残して中央部が開口部20bとなっている。
【0027】
次に、上記構成の薄膜トランジスタアレイ基板を製造する方法について説明する。
まず、図1(a)および図2(a)に示すように、ガラス基板2上に銅またはアルミニウム膜(金属膜)を成膜し、これをフォトマスクを用いた通常のフォトリソグラフィー技術を用いてパターニングしてゲート配線3およびゲート電極4の下層6を形成する。次に、図1(b)および図2(b)に示すように、全面にITO膜を成膜し、これをフォトマスクを用いてパターニングして、ゲート配線3およびゲート電極4の下層6を覆うゲート配線3およびゲート電極4の上層7、画素電極16をそれぞれ形成する。これにより、2重配線構造のゲート配線3およびゲート電極4が形成される。この時、ゲート端子パッド部21のパッド21aとソース端子パッド部24のパッド24a(図示略)も形成する。
【0028】
次いで、図1(c)および図2(c)に示すように、全面にSiNx 膜17、a−Si膜18(半導体膜)、a−Si:n+ 膜19(不純物半導体膜)を順次連続的に成膜し、その上にフォトレジスト(図示せず)を塗布した後、フォトマスクを用いてフォトレジストを感光、現像してレジストパターンを形成し、このレジストパターンをマスクとして上記3層を一括してエッチングして、同一形状の3層が積層された積層体13、14(アイランド部)を形成する。アイランド部には、上述したように、薄膜トランジスタ1の半導体能動層8をなす部分からゲート配線3とソース配線10との交差部に延びるL字状のアイランド部と、ゲート配線3上の補助容量形成箇所に位置するアイランド部、の2種類のパターンがある。
【0029】
次いで、図1(d)および図3(a)に示すように、全面にMo膜もしくはAl積層膜25(金属膜)を成膜し、その上にフォトレジスト(図示せず)を塗布した後、フォトマスクを用いてフォトレジストを感光、現像してレジストパターンを形成し、このレジストパターンをマスクとしてMo膜もしくはAl積層膜25をエッチングし、さらに、Mo膜もしくはAl積層膜をマスクとしてa−Si:n+ 膜19をエッチングする。この工程において、L字状のアイランド部13のMo膜もしくはAl積層膜25からソース配線10およびソース電極11、ドレイン電極12、ゲート配線3上のアイランド部14のMo膜もしくはAl積層膜25から補助容量電極15を形成し、L字状のアイランド部13のa−Si:n+ 膜19からオーミックコンタクト層9を形成する。また、この工程においてMo膜もしくはAl積層膜25を成膜する際には画素電極16はゲート絶縁膜5に覆われることなく露出しているため、画素電極16上にMo膜もしくはAl積層膜25が直接成膜され、上記電極の形成と同時に、ドレイン電極12と画素電極16との電気的接続がなされるとともに、補助容量電極15と画素電極16との電気的接続がなされる。
【0030】
最後に、図1(e)および図3(b)に示すように、全面にSiNx 膜を成膜してパッシベーション膜20とした後、これをフォトマスクを用いてパターニングし、ゲート端子パッド部21およびソース端子パッド部24の各パッド21a、24a上のパッシベーション膜20の開口部20bの形成、いわゆる端子出しと、画素電極16上のパッシベーション膜20の開口部20aの形成を行う。このような工程を経て、本実施の形態の薄膜トランジスタアレイ基板を作製することができる。そして、この薄膜トランジスタアレイ基板を作製する一方、共通電極を形成した対向基板を作製し、これら基板間に液晶を封入することによって液晶表示装置が完成する。
【0031】
本実施の形態の薄膜トランジスタアレイ基板においては、ゲート配線3に銅やアルミニウム等の低抵抗金属膜とこれを覆うITO膜とからなる2重配線構造を採用したため、画素電極16形成時のエッチング時にゲート配線3までエッチングされる恐れがない。そのため、製造プロセスに起因する配線の断線不良等を生じることなく、ゲート配線3の低抵抗化を図ることができる。
【0032】
また、この薄膜トランジスタアレイ基板を製造する際には、ゲート配線の下層側形成用のパターニング、上層側および画素電極形成用のパターニング、アイランド部形成用のパターニング、ソース/ドレイン電極および補助容量電極形成用のパターニング、端子出し用のパターニング、と5回のパターニング、すなわち5枚のフォトマスクを使用すれば済む。すなわち、ゲート配線3の上層側にITO膜を用い、ゲート配線3の上層7と画素電極16とを同時にパターニングする点、ドレイン電極12と画素電極16との接続および補助容量電極15と画素電極16との接続にコンタクトホールを用いない構造とした点、の2点の工夫によって、2重配線構造を採用しながらも、図8に示した従来の製造方法(6枚マスクプロセス)に比べてフォトマスク数を1枚減らすことができる。これにより、製造コストの低減や工期の短縮を図ることができる。
【0033】
[第2の実施の形態]
以下、本発明の第2の実施の形態を図7を用いて説明する。
本実施の形態の薄膜トランジスタアレイ基板の基本的な構成は第1の実施の形態と同様であり、本実施の形態が第1の実施の形態と異なる点は、製造工程中におけるゲート絶縁膜の絶縁破壊を防止するガードリングを設けた点のみである。したがって、本実施の形態ではガードリング部分の構成のみを説明し、他の説明は省略する。
【0034】
図7に示すように、本実施の形態の場合も、下層35と上層36とからなるゲート配線30自体の構造、ゲート配線30のゲート端子パッド部31およびソース配線32のソース端子パッド部33自体の構成は第1の実施の形態と同様である。ただし、本実施の形態においては、製造工程中の基板への静電気の帯電によるゲート絶縁膜の絶縁破壊を防止するために、配線中の電荷を逃がしてゲート配線30とソース配線32とを同電位とすべくガードリング34を設けている。そこで、各ゲート配線30の上層36、ゲート端子パッド37、ゲート側ガード抵抗38、ガードリング34、ソース側ガード抵抗39、ソース端子パッド40が全てITO膜で一体的に形成されており、このガードリング34と各ゲート配線30および各ソース配線32とが幅の狭い各ガード抵抗38、39を介して電気的に接続されている。
【0035】
本実施の形態の場合、図7に示した通り、コンタクトホールを全く設けることなく、ガードリング34とゲート配線30およびソース配線32を電気的に接続することができる。第1の実施の形態で述べたように、製造工程中にゲート配線30の上層36側および画素電極形成時のITO膜のパターニング工程があるため、この工程で同時にガードリング34を形成することができるため、ガードリング34を設けることでフォトマスク数が増えることもない。
【0036】
また、ガードリング34を接続したままで薄膜トランジスタアレイの動作試験を行う要求がある場合、ITO膜からなるガード抵抗が高いために動作試験が実際に可能になり、有利である。
【0037】
[第3の実施の形態]
以下、上記実施の形態の薄膜トランジスタアレイ基板を用いたTFT型液晶表示装置の一例を説明する。
本実施の形態の液晶表示装置は、図8に示すように、一対の透明基板43、44が対向して配置され、これら透明基板のうち、一方の基板43が上記薄膜トランジスタアレイ基板、他方の基板44が対向基板となっている。薄膜トランジスタアレイ基板43の対向面側に画素電極16が設けられるとともに、対向基板44の対向面側に共通電極45が設けられている。さらに、これら画素電極16、共通電極45の各々の上に配向膜46、47が設けられ、これら配向膜46、47間に液晶層48が配設された構成となっている。そして、透明基板43、44の外側にそれぞれ第1、第2の偏光板49、50が設けられ、第1の偏光板50の外側にはバックライト51が取り付けられている。
【0038】
本実施の形態のTFT型液晶表示装置においては、薄膜トランジスタアレイ基板43のゲート配線抵抗が低いため、高い応答速度を持つ液晶表示装置を実現することができる。また、製造コストの低減を図ることができる。
【0039】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施の形態で示した薄膜トランジスタアレイ基板の平面的なパターン形状等は適宜設計変更が可能である。例えば上記実施の形態ではゲート配線とソース配線との交差部に設けるべきアイランド部と薄膜トランジスタ部分のアイランド部を一体的に形成したが、これらアイランド部を別体で形成してもよい。また、各膜の具体的な材料等に関しても適宜変更が可能なことは勿論である。
【0040】
【発明の効果】
以上、詳細に説明したように、本発明によれば、薄膜トランジスタアレイ基板のゲート配線に銅やアルミニウム等の低抵抗金属膜とこれを覆う透明導電膜とからなる2重配線構造を採用したため、画素電極形成時のエッチング時にゲート配線までエッチングされる恐れがない。そのため、製造プロセスに起因する配線の断線不良等を生じることなく、ゲート配線の低抵抗化を図ることができる。また、ゲート配線の上層側に透明導電膜を用い、ゲート配線の上層と画素電極とを同時にパターニングする点、ドレイン電極と画素電極との接続および補助容量電極と画素電極との接続にコンタクトホールを用いない構造とした点等の工夫により、2重配線構造を採用しながらも、従来の製造方法に比べてフォトマスク数を低減することができる。この薄膜トランジスタアレイ基板の使用により、液晶表示装置の製造コストの低減や工期の短縮を図ることが可能になる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態である薄膜トランジスタアレイ基板の製造工程を示す断面図であり、図1(a)は図2(a)のA−A線に沿う断面図、図1(b)は図2(b)のB−B線に沿う断面図、図1(c)は図2(c)のC−C線に沿う断面図、図1(d)は図3(a)のD−D線に沿う断面図、図1(e)は図3(b)のE−E線に沿う断面図である。
【図2】 同、平面図である。
【図3】 同、平面図の続きである。
【図4】 同、薄膜トランジスタアレイ基板の補助容量部の構成を示す、図3(b)のF−F線に沿う断面図である。
【図5】 同、薄膜トランジスタアレイ基板のゲート端子パッド部の構成を示す、図3(b)のG−G線に沿う断面図である。
【図6】 同、薄膜トランジスタアレイ基板のソース端子パッド部の構成を示す、図3(b)のH−H線に沿う断面図である。
【図7】 本発明の第2の実施の形態である薄膜トランジスタアレイ基板のガードリングの構成を示す平面図である。
【図8】 本発明の第3の実施の形態である液晶表示装置の構成を示す断面図である。
【図9】 従来の薄膜トランジスタアレイ基板の製造工程の一例を示す断面図である。
【符号の説明】
1 薄膜トランジスタ
2 ガラス基板
3,30 ゲート配線
4 ゲート電極
5 ゲート絶縁膜
6,36 (ゲート配線およびゲート電極の)下層
7,35 (ゲート配線およびゲート電極の)上層
8 半導体能動層
9 オーミックコンタクト層
10,32 ソース配線
11 ソース電極
12 ドレイン電極
13,14 積層体
15 補助容量電極
16 画素電極
34 ガードリング
Claims (2)
- 基板上に金属膜を成膜しこれをパターニングして複数の平行に間隔をあけたゲート配線の各下層および各ゲート配線に接続する複数のゲート電極の各下層を形成し、
全面に透明導電膜を成膜しこれをパターニングして前記複数のゲート配線の各下層を覆う各上層および複数のゲート電極の各下層を覆う各上層を形成するとともに各ゲート電極に対応した画素電極を複数形成し、
全面に絶縁膜、半導体膜および不純物を添加した不純物半導体膜を順次成膜した後一括パターニングして同一外形形状を持つ絶縁膜、半導体膜および不純物半導体膜からなる第1積層体、第2積層体及び第3積層体を前記ゲート電極および一部ゲート配線上に形成するとともに前記複数の画素電極を露出し、
全面に金属膜を成膜した後パターニングして
前記複数のゲート配線と前記第1積層体を介在して交差する複数の平行に間隔をあけたソース配線と、
該ソース配線に接続して前記ゲート電極と一部重なる形で前記第2積層体を構成する前記不純物半導体膜上に配したソース電極と、
前記ゲート電極と一部重なる形で前記第2積層体を構成する前記不純物半導体膜および露出している前記各画素電極間に跨ったドレイン電極と、
前記ゲート配線をはさんで隣接する画素電極の一方を駆動する前記ゲート配線上に前記第3積層体を介在し、他方の露出している画素電極と接続するように形成された補助容量電極と、
を形成し、
前記不純物半導体膜をエッチングし、オーミックコンタクト層を形成し、
前記複数のゲート配線と前記補助容量電極との間に介在した前記第3積層体と、前記各ゲート配線とソース配線との交差する部分のゲート配線とソース配線との間に介在した前記第1積層体とは分離して形成することを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 前記複数のゲート配線と前記複数のソース配線とを相互に接続してこれらゲート配線とソース配線との間に介在する前記絶縁膜の絶縁破壊を防止するガードリングを、前記透明導電膜のパターニングにより前記ゲート電極およびゲート配線の上層側および画素電極と同時に形成することを特徴とする請求項1記載の薄膜トランジスタアレイ基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33476298A JP4382181B2 (ja) | 1998-11-25 | 1998-11-25 | 薄膜トランジスタアレイ基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33476298A JP4382181B2 (ja) | 1998-11-25 | 1998-11-25 | 薄膜トランジスタアレイ基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000164874A JP2000164874A (ja) | 2000-06-16 |
JP4382181B2 true JP4382181B2 (ja) | 2009-12-09 |
Family
ID=18280955
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33476298A Expired - Fee Related JP4382181B2 (ja) | 1998-11-25 | 1998-11-25 | 薄膜トランジスタアレイ基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4382181B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100938886B1 (ko) * | 2003-06-30 | 2010-01-27 | 엘지디스플레이 주식회사 | 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법 |
JP2006091239A (ja) * | 2004-09-22 | 2006-04-06 | Seiko Epson Corp | 電気光学装置用基板及び電気光学装置、並びに検査方法 |
KR101054344B1 (ko) * | 2004-11-17 | 2011-08-04 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
KR101107267B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법과, 그를 이용한액정 패널 및 그 제조 방법 |
JP5357493B2 (ja) * | 2007-10-23 | 2013-12-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
CN102033343B (zh) * | 2009-09-25 | 2012-09-19 | 北京京东方光电科技有限公司 | 阵列基板及其制造方法 |
US8709889B2 (en) * | 2011-05-19 | 2014-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and manufacturing method thereof |
JP2012243935A (ja) | 2011-05-19 | 2012-12-10 | Sony Corp | デバイスおよび表示装置 |
CN102543866B (zh) * | 2012-03-06 | 2013-08-28 | 深圳市华星光电技术有限公司 | 穿透式液晶显示器的阵列基板制造方法 |
WO2014155458A1 (ja) | 2013-03-29 | 2014-10-02 | パナソニック液晶ディスプレイ株式会社 | 表示装置 |
-
1998
- 1998-11-25 JP JP33476298A patent/JP4382181B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000164874A (ja) | 2000-06-16 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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