KR100372306B1 - 박막트랜지스터의제조방법 - Google Patents

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KR100372306B1 KR10-1998-0049710A KR19980049710A KR100372306B1 KR 100372306 B1 KR100372306 B1 KR 100372306B1 KR 19980049710 A KR19980049710 A KR 19980049710A KR 100372306 B1 KR100372306 B1 KR 100372306B1
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Abstract

마스크 수를 줄이는 액정 표시 장치의 제조 방법. 기판 위에 게이트선, 게이트 패드, 게이트 전극을 포함하는 게이트 배선을 형성하고, 게이트 절연막, 반도체층, 중간층 및 도전체층을 연속 증착한 다음 그 위에 양성의 감광막을 도포한다. 마스크를 통하여 감광막에 빛을 조사한 후 현상하여 감광막 패턴을 형성한다. 감광막 패턴 중에서 소스 전극과 드레인 전극 사이에 위치한 제1 부분은 데이터 배선이 형성될 부분에 위치한 제2 부분보다 두께가 작게 되도록 하며, 기타 부분의 감광막은 모두 제거한다. 이는 마스크에 해상도보다 작은 패턴이나 슬릿(slit)을 형성하거나 반투명막을 두어 감광막에 조사되는 빛의 조사량을 조절하거나, 리플로우를 통하여 얇은 두께의 막을 만듦으로써 가능하다. 다음, 기타 부분의 노출되어 있는 도전체층을 건식 또는 습식 식각 방법으로 제거하여 그 하부의 중간층을 노출시키고, 이어 기타 부분(B)의 노출된 중간층 및 그 하부의 반도체층을 감광막의 제1 부분과 함께 건식 식각 방법으로 동시에 제거한다. 도전체층 표면에 남아 있는 감광막 찌꺼기를 애싱(ashing)을 통하여 제거한 후, 채널부의 도전체층 및 그 하부의 중간층 패턴을 식각하여 제거함으로써, 소스 전극과 드레인 전극을 분리한다. 남아 있는 감광막 제2 부분을 제거한 후, 보호막과 화소 전극, 보조 게이트 패드 및 보조 데이터 패드를 형성한다.

Description

액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
본 발명은 액정 표시 장치용 박막 트랜지스터 기판의 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 두 기판에 전극이 각각 형성되어 있고 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터를 가지고 있는 액정 표시 장치이며, 박막 트랜지스터는 두 기판 중 하나에 형성되는 것이 일반적이다.
박막 트랜지스터가 형성되어 있는 기판은 마스크를 이용한 사진 식각 공정을 통하여 제조하는 것이 일반적이다. 이때, 생산 비용을 줄이기 위해서는 마스크의 수를 적게 하는 것이 바람직하며, 현재는 통상 5장 또는 6장의 마스크가 사용되고 있다. 물론 4장의 마스크를 이용하여 박막 트랜지스터 기판을 제조하는 방법에 대해서도 공개된 바 있으나, 이를 실제로 적용하기가 매우 어려운 문제점이 있다.
4장의 마스크를 이용한 종래의 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법의 한 예에 대하여 설명한다.
먼저, 첫째 마스크를 이용하여 기판 위에 저항이 작은 알루미늄이나 알루미늄 합금 등으로 게이트 배선을 형성한 후 그 위에 게이트 절연막, 비정질 규소층, n+ 비정질 규소층 및 금속층을 연속하여 적층한다. 둘째 마스크를 이용하여 금속층, n+ 비정질 규소층, 비정질 규소층의 삼층막을 패터닝한다. 이때, 게이트 패드 상부에는 삼층막 패턴이 남아 있지 않고 게이트 절연막만이 남아 있는 상태가 된다. 이어, ITO(indium tin oxide)막을 적층하고 셋째 마스크를 이용하여 패터닝한다. 이때, 게이트 패드 상부에는 ITO막이 남아 있지 않다. ITO막을 마스크로 삼아 금속층 및 n+ 비정질 규소층을 패터닝한 후, 보호막을 적층한다. 마지막으로, 넷째 마스크를 이용하여 보호막과 보호막 하부의 게이트 절연막을 패터닝하면 박막 트랜지스터 기판이 완성된다. 여기에서 마지막 단계인 보호막 패터닝 단계에서 게이트 패드 부분의 게이트 절연막이 제거된다.
이와 같이, 종래의 4장의 마스크를 이용한 제조 방법에서는 알루미늄 또는 알루미늄 합금으로 만들어진 게이트 패드가 그대로 노출된다. 그러나 알루미늄이나 알루미늄 합금은 저항은 작으나 물리적, 화학적 자극에 약하기 때문에 쉽게 손상되기 쉽다. 이를 보상하기 위해서는 게이트 배선을 이중막으로 하거나 물리적, 화학적인 손상이 적은 금속을 사용하여야 하는데, 전자의 경우에는 공정이 복잡해지고 후자의 경우에는 이러한 금속들이 저항이 큰 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 액정 표시 장치용 박막 트랜지스터 기판을 제조할 때 마스크 수를 줄일 수 있는 새로운 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 게이트 패드를 보호할 수 있는 액정 표시 장치를 4장의 마스크를 이용하여 제조하는 방법을 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,
도 2 및 도 3은 도 1에 도시한 박막 트랜지스터 기판을 Ⅱ-Ⅱ' 선 및 Ⅲ-Ⅲ' 선을 따라 잘라 도시한 단면도이고,
도 4a는 본 발명의 제1 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 4b 및 4c는 각각 도 4a에서 Ⅳb-Ⅳb' 선 및 Ⅳc-Ⅳc' 선을 따라 잘라 도시한 단면도이며,
도 5a 및 5b는 각각 도 4a에서 Ⅳb-Ⅳb' 선 및 Ⅳc-Ⅳc' 선을 따라 잘라 도시한 단면도로서, 도 4b 및 도 4c 다음 단계에서의 단면도이고,
도 6a는 도 5a 및 5b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 6b 및 6c는 각각 도 6a에서 Ⅵb-Ⅵb' 선 및 Ⅵc-Ⅵc' 선을 따라 잘라 도시한 단면도이며,
도 7a 내지 7c, 도 8a 내지 8c 및 도 9a 내지 9c는 두께가 다른 감광막을 형성하는 예를 도시한 단면도이고,
도 10a, 11a, 12a와 도 10b, 11b, 12b는 각각 도 6a에서 Ⅵb-Ⅵb' 선 및Ⅵc-Ⅵc' 선을 따라 잘라 도시한 단면도로서 도 6b 및 6c 다음 단계들을 공정 순서에 따라 도시한 것이고,
도 13a는 도 12a 및 12b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 13b 및 13c는 각각 도 13a에서 XⅢb-XⅢb' 선 및 XⅢc-XⅢc' 선을 따라 잘라 도시한 단면도이며,
도 14는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,
도 15 및 도 16은 도 14에 도시한 박막 트랜지스터 기판을 XV-XV' 선 및 XVI-XVI'선을 따라 잘라 도시한 단면도이고,
도 17a는 본 발명의 제3 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 17b 및 17c는 각각 도 17a에서 XⅦb-XⅦb' 선 및 XⅦc-XⅦc' 선을 따라 잘라 도시한 단면도이며,
도 18a는 도 17a 내지 17c 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 18b 및 18c는 각각 도 18a에서 XⅧb-XⅧb' 선 및 XⅧc-XⅧc' 선을 따라 잘라 도시한 단면도이며,
도 19a는 도 18a 내지 18c 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 19b 및 19c는 각각 도 19a에서 XⅨb-XⅨb' 선 및 XⅨc-XⅨc' 선을 따라 잘라 도시한 단면도이며,
도 20은 도 19a에서 XⅨb-XⅨb' 선을 따라 잘라 도시한 단면도로서, 도 19b 및 도 19c 다음 단계에서의 단면도이고,
도 21a 및 21b는 도 19a에서 XⅨb-XⅨb' 선 및 XⅨc-XⅨc' 선을 따라 잘라 도시한 단면도로서, 도 20 다음 단계에서의 단면도이고,
도 도 22 및 23은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 단면도로서, 도 14에 도시한 박막 트랜지스터 기판을 XV-XV' 선 및 XVI-XVI'선을 따라 잘라 도시한 단면도이고,
도 24a, 25a와 도 24b, 25b는 각각 도 19a에서 XⅨb-XⅨb' 선 및 XⅨc-XⅨc' 선을 따라 잘라 도시한 단면도로서 제3 실시예에 따라 도 18a 내지 18c 다음 단계들을 공정 순서에 따라 도시한 것이며,
도 26a 및 26b는 각각 도 19a에서 XⅨb-XⅨb' 선 및 XⅨc-XⅨc' 선을 따라 잘라 도시한 단면도로서 제3 실시예에 따라 도 25a 내지 25b 다음 단계들을 공정 순서에 따라 도시한 것이다.
이러한 과제를 달성하기 위하여 본 발명에서는 소스 및 드레인 전극을 분리할 때 다른 부분보다 두께가 얇은 감광막을 소스 및 드레인 전극의 사이에 형성하여 필요에 따라 어떤 막을 식각할 때는 하부막이 식각되지 않도록 보호하는 역할을 하고 또다른 막이 식각될 때는 감광막이 함께 식각되어 감광막 하부의 막을 드러낸다.
본 발명에 따르면, 먼저 절연 기판 위에 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선과 게이트 배선을 덮는 게이트 절연막 및 그 위의 반도체 패턴과 저항성 접촉층 패턴을 형성하고, 그 위에 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스 전극 및 드레인 전극과, 소스 전극과 연결된 데이터선을 포함하는 데이터 배선을 형성한다. 데이터 배선을 덮으며 드레인 전극을 노출시키는 제1 접촉 구멍을 가지고 있는 보호막 패턴을 형성하고, 제1 접촉 구멍을 통하여 드레인 전극과 연결되는 화소 전극을 형성한다. 소스 및 드레인 전극의 분리는 감광막 패턴을 이용한 사진 식각 공정을 통하여 이루어지며, 감광막 패턴은 소스 전극 및 드레인 전극 사이에 위치하며 제1 두께를 가지는 제1 부분과 제1 두께보다 두꺼운 두께를 가지는 제2 부분 및 두께가 없는 제3 부분을 포함한다.
여기에서, 사진 식각 공정에 사용되는 마스크는 빛이 일부만 투과될 수 있는 첫째 부분과 빛이 완전히 투과될 수 있는 둘째 부분 및 빛이 완전히 투과될 수 없는 셋째 부분을 포함하고, 감광막 패턴은 양성 감광막이며, 마스크의 첫째, 둘째, 셋째 부분은 노광 과정에서 감광막 패턴의 제1, 제2, 제3 부분에 각각 대응하도록 정렬되는 것이 바람직하다.
이때, 마스크의 첫째 부분은 반투명막을 포함하거나, 노광 단계에서 사용되는 광원의 분해능보다 크기가 작은 패턴을 포함할 수 있다.
이와는 달리 감광막 패턴의 제1 부분을 리플로우를 통하여 형성할 수도 있다.
한편, 감광막 패턴의 제1 부분의 두께는 제2 부분의 두께의 반 이하인 것이 좋으며, 특히, 감광막 패턴의 제2 부분의 두께는 1 ㎛ 내지 2 ㎛이고, 제1 부분의 두께는 4,000 Å 이하인 것이 바람직하다.
본 발명의 한 실시예에 따르면, 데이터 배선과 접촉층 패턴 및 반도체 패턴을 하나의 마스크를 사용하여 형성할 수 있다. 이 경우, 게이트 절연막, 반도체 패턴, 접촉층 패턴 및 데이터 배선은 다음과 같은 단계를 거쳐서 형성된다. 먼저, 게이트 절연막, 반도체층, 접촉층 및 도전층을 증착하고, 그 위에 감광막을 도포한 후, 마스크를 통하여 노광, 현상하여 제2 부분이 데이터 배선의 상부에 위치하도록 감광막 패턴을 형성한다. 이어, 제3 부분 아래의 도전층과 그 하부의 접촉층 및 반도체층, 제1 부분과 그 아래의 금속층 및 접촉층, 그리고 제2 부분의 일부 두께를 식각하여 도전층, 접촉층, 반도체층으로 각각 이루어진 데이터 배선, 접촉층 패턴, 반도체 패턴을 형성한 후 감광막 패턴을 제거한다. 이 때, 데이터 배선, 접촉층 패턴, 반도체 패턴은 다음의 세 단계를 거쳐서 형성할 수 있다. 먼저, 제3 부분 아래의 도전층을 습식 또는 건식 식각하여 접촉층을 노출시키고, 다음, 제3 부분 아래의 접촉층 및 그 아래의 반도체층을 제1 부분과 함께 건식 식각하여 제3 부분 아래의 게이트 절연막과 제1 부분 아래의 도전층을 노출시킴과 동시에 반도체층으로 이루어진 반도체 패턴을 완성한다. 마지막으로, 제1 부분 아래의 도전층과 그 아래의 접촉층을 식각하여 제거함으로써 데이터 배선과 접촉층 패턴을 완성한다.
한편, 게이트 배선은 게이트선에 연결되어 외부로부터 신호를 전달받는 게이트 패드를 더 포함하고, 데이터 배선은 데이터선에 연결되어 외부로부터 신호를 전달받는 데이터 패드를 더 포함하고, 보호막 및 게이트 절연막은 게이트 패드 및 데이터 패드를 노출시키는 제2 및 제3 접촉 구멍을 가지고 있으며, 이 경우 제2 및 제3 접촉 구멍을 통하여 게이트 패드 및 데이터 패드와 연결되며 화소 전극과 동일한 층으로 보조 게이트 패드 및 보조 데이터 패드를 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 보호막 패턴은 감광막 패턴으로 만들어질 수 있으며, 이 경우 게이트 배선은 게이트선에 연결되어 외부로부터 신호를 전달받는 게이트 패드를 더 포함하고, 데이터 배선은 데이터선에 연결되어 외부로부터 신호를 전달받는 데이터 패드를 더 포함한다. 여기에서, 게이트 절연막, 반도체 패턴, 접촉층 패턴, 데이터 배선, 보호막 패턴 및 화소 전극은 다음과 같은 단계를 통하여 형성할 수 있다. 먼저, 게이트 절연막, 반도체층, 접촉층 및 도전체층을 증착하고, 도전체층, 접촉층 및 반도체층을 패터닝하여 데이터 배선과 소스 전극 및 드레인 전극을 연결하는 연결부와 접촉층 패턴 및 연결부 하부의 연결부 접촉층 패턴, 그리고 반도체 패턴을 형성한다. 감광막을 전면에 걸쳐 도포하고, 마스크를 통하여 노광, 현상하여 제3 부분이 게이트 패드, 데이터 패드 및 드레인 전극 위에 위치하며, 제2 부분이 연결부 위에 위치하도록 감광막 패턴을 형성한다. 게이트 패드 위의 게이트 절연막을 제거하여 게이트 패드를 노출시킨 후, 감광막 패턴 위에 드레인 전극을 덮는 화소 전극, 게이트 패드를 덮는 보조 게이트 패드 및 데이터패드를 덮는 보조 데이터 패드를 형성한다. 마지막으로, 제1 부분을 식각하여 연결부를 드러냄과 동시에 제2 부분을 식각하여 두께를 줄이고, 연결부와 연결부 접촉층 패턴을 식각하여 데이터 배선 및 접촉층 패턴을 완성한다.
본 발명의 다른 실시예에 따르면, 게이트 배선은 게이트선에 연결되어 외부로부터 신호를 전달받는 게이트 패드를 더 포함하고, 데이터 배선은 데이터선에 연결되어 외부로부터 신호를 전달받는 데이터 패드를 더 포함하며, 게이트 절연막, 반도체 패턴, 접촉층 패턴, 데이터 배선, 보호막 패턴 및 화소 전극은 다음과 같은 단계를 거쳐 형성한다. 먼저, 게이트 절연막, 반도체층, 접촉층 및 도전체층을 증착하고, 도전체층, 접촉층 및 반도체층을 패터닝하여 데이터 배선 및 소스 전극 및 드레인 전극을 연결하는 연결부와 연결부 하부의 연결부 접촉층 패턴, 그리고 반도체 패턴을 형성한다. 보호막용 절연층을 전면에 걸쳐 형성한 후, 감광막을 절연층 위에 도포한다. 감광막을 마스크를 통하여 노광, 현상하여 제3 부분이 게이트 패드, 데이터 패드 및 드레인 전극 상부에 위치하며, 제2 부분이 연결부 위에 위치하도록 감광막 패턴을 형성한다. 그런 후, 게이트 패드 위의 절연층과 게이트 절연막을 제1 부분 및 그 하부의 절연층과 함께 제거하여 절연층으로 만들어진 보호막 패턴을 형성함과 동시에 게이트 패드 및 연결부를 노출시킨 후, 감광막 패턴을 제거한다. 보호막 패턴 위에 드레인 전극을 덮는 화소 전극, 게이트 패드를 덮는 보조 게이트 패드 및 데이터 패드를 덮는 보조 데이터 패드를 형성한 후 연결부와 연결부 접촉층 패턴을 식각하여 데이터 배선 및 접촉층 패턴을 완성한다.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 액정 표시 장치 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
앞서 설명한 것처럼 본 발명에서는 동일한 층으로 만들어지는 소스 전극과 드레인 전극을 분리할 때 두 전극 사이에 두께가 얇은 감광막 패턴을 형성함으로써 공정 수를 줄인다.
먼저, 도 1 내지 도 3을 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 2 및 도 3은 각각 도 1에 도시한 박막 트랜지스터 기판을 Ⅱ-Ⅱ' 선 및 Ⅲ-Ⅲ' 선을 따라 잘라 도시한 단면도이다.
먼저, 절연 기판(10) 위에 알루미늄(Al) 또는 알루미늄 합금(Al alloy), 몰리브덴(Mo) 또는 몰리브덴-텅스텐(MoW) 합금, 크롬(Cr), 탄탈륨(Ta) 등의 금속 또는 도전체로 만들어진 게이트 배선이 형성되어 있다. 게이트 배선은 가로 방향으로 뻗어 있는 주사 신호선 또는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가 받아 게이트선(22)으로 전달하는 게이트 패드(24) 및 게이트선(22)의 일부인 박막 트랜지스터의 게이트 전극(26), 그리고 게이트선(22)과 평행하며 상판의 공통 전극에 입력되는 공통 전극 전압 따위의 전압을 외부로부터 인가 받는 유지 전극(28)을 포함한다. 유지 전극(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다.
게이트 배선(22, 24, 26, 28)은 단일층으로 형성될 수도 있지만, 이중층이나 삼중층으로 형성될 수도 있다. 이중층 이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하며, Cr/Al(또는 Al 합금)의 이중층 또는 Al/Mo의 이중층이 그 예이다.
게이트 배선(22, 24, 26, 28) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26, 28)을 덮고 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다.
접촉층 패턴(55, 56, 58) 위에는 Mo 또는 MoW 합금, Cr, Al 또는 Al 합금, Ta 따위의 도전 물질로 이루어진 데이터 배선이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가 받는 데이터 패드(64), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부를 포함하며, 또한 데이터선부(62, 64, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 유지 전극(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(68)도 포함한다. 유지 전극(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(68) 또한 형성하지 않는다.
데이터 배선(62, 64, 65, 66, 68)도 게이트 배선(22, 24, 26, 28)과 마찬가지로 단일층으로 형성될 수도 있지만, 이중층이나 삼중층으로 형성될 수도 있다. 물론, 이중층 이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다.
접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 64, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(68)과 동일하다.
한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 접촉층 패턴(55, 56, 57)과 동일한 모양을 하고 있다. 구체적으로는, 유지 축전기용 반도체 패턴(48)과 유지 축전기용 도전체 패턴(68) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르다. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 64, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.
데이터 배선(62, 64, 65, 66, 68) 위에는 보호막(70)이 형성되어 있으며, 보호막(70)은 드레인 전극(66), 데이터 패드(64) 및 유지 축전기용 도전체 패턴(68)을 드러내는 접촉구멍(71, 73, 74)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(72)을 가지고 있다. 보호막(70)은 질화규소나 아크릴계 따위의 유기 절연 물질로 이루어질 수 있다.
보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 ITO(indium tin oxide) 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(71)을 통하여 드레인 전극(66)과 물리적 ·전기적으로 연결되어 화상 신호를 전달받는다. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. 또한 화소 전극(82)은 접촉 구멍(74)을 통하여 유지 축전기용 도전체 패턴(68)과도 연결되어 도전체 패턴(68)으로 화상 신호를 전달한다. 한편, 게이트 패드(24) 및 데이터 패드(64) 위에는 접촉 구멍(72, 73)을 통하여 각각 이들과 연결되는 보조 게이트 패드(84) 및 보조 데이터 패드(86)가 형성되어 있으며, 이들은 패드(24, 64)와 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
여기에서는 화소 전극(82)의 재료의 예로 투명한 ITO를 들었으나, 반사형 액정 표시 장치의 경우 불투명한 도전 물질을 사용하여도 무방하다.
그러면, 본 발명의 실시예에 따른 액정 표시 장치용 기판의 제조 방법에 대하여 도 4a 내지 13c와 앞서의 도 1 내지 도 3을 참고로 하여 상세히 설명한다.
먼저, 도 4a 내지 4c에 도시한 바와 같이, 금속 따위의 도전체층을 스퍼터링 따위의 방법으로 1,000 Å 내지 3,000 Å의 두께로 증착하고 첫째 마스크를 이용하여 건식 또는 습식 식각하여, 기판(10) 위에 게이트선(22), 게이트 패드(24), 게이트 전극(26) 및 유지 전극(28)을 포함하는 게이트 배선을 형성한다.
다음, 도 5a 및 5b에 도시한 바와 같이, 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 이어 금속 따위의 도전체층(60)을 스퍼터링 등의 방법으로 1,500 Å 내지 3,000 Å의 두께로 증착한 다음 그 위에 감광막(110)을 1 ㎛ 내지 2 ㎛의 두께로 도포한다.
그 후, 제2 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여 도 6b 및 6c에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 여기에서는 양성 감광막을 사용하는 경우에 대하여 두 가지 방법을 제시한다.
그 중 첫 번째는 도 7a 내지 7c에 도시한 것으로서 마스크에 해상도보다 작은 패턴, 예를 들면 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 두어 빛의 조사량을 조절하는 것이다.
먼저 도 7a에서와 같이 기판(10) 위에 증착되어 있는 박막(300) 위에 감광막(200)을 도포한다. 이 경우 감광막(200)의 두께는 통상적인 두께보다 두꺼운 것이 좋으며 이는 현상 후 남은 막을 조절하기 좋게 하기 위함이다.
다음, 도 7b에서와 같이, 슬릿(410)이 형성된 광 마스크(400)를 이용하여 빛을 조사한다. 이 때, 슬릿(410) 사이에 위치한 패턴(420)의 선폭이나 패턴(420) 사이의 간격, 즉 슬릿(410)의 폭이 노광기의 분해능보다 작다. 한편, 반투명막을 이용하는 경우에는 마스크(400)를 제작할 때 사용되는 크롬(Cr)층(도시하지 않음)을 완전히 제거하지 않고 일정 두께만큼 남겨 이 부분을 통하여 들어오는 빛의 조사량이 줄어들도록 한다.
이와 같은 마스크를 통하여 감광막(200)에 빛을 조사하면 빛에 노출된 감광막(200)의 표면으로부터 고분자들이 빛에 의하여 분해되며, 빛의 조사량이 늘어날수록 점점 아래에 위치한 고분자들도 분해된다. 빛에 직접 노출되는 부분, 예를 들면 도 7b의 가장자리 부분에서 가장 하부의 고분자들이 완전히 분해될 때 노광을 마친다. 그러나, 빛에 직접 노출되는 부분에 비하여 슬릿(410)이 형성되어 있는 부분의 조사량이 적으므로 이 부분에서 감광막(200) 하부의 분자들은 분해되지 않은 상태이다. 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 함은 물론이다. 도 7b에서 도면 부호 210은 분해가 된 부분이고, 220은 분해되지 않은 부분이다.
이 감광막(210, 220)을 현상하면, 도 7c에 도시한 바와 같이 분자들이 분해되지 않은 부분(220)만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 작은 두께의 감광막이 남는다.
다음 방법은 감광막의 리플로우(reflow)를 이용하는 것이다. 이를 도 8a 내지 8c와 도 9a 내지 9c에 도시한 방법을 예로 들어 설명한다.
도 8a에 도시한 바와 같이, 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상의 마스크(400)를 사용하여 노광하면 통상의 경우와 마찬가지로 빛에 조사되어 고분자들이 분해된 부분(210)과 그렇지 않은 부분(220)이 만들어지고, 이를 현상하면 도 9b에 도시한 바와 같이 감광막이 아예 없거나 일정 두께로 있는 통상의 감광막 패턴이 만들어진다. 이러한 감광막 패턴을 리플로우시켜 남아 있는 감광막(220)이 감광막이 없는 부분으로 흘러내려 얇은 막을 형성함으로써 새로운 감광막 패턴(250)이 형성된다.
그런데, 이와 같이 리플로우를 하더라도 두 감광막 패턴(220) 사이의 부분이모두 덮이지 않을 수 있다. 이 경우에는 도 9a와 같이 노광기에 사용되는 광원의 분해능보다 작은 크기의 불투명한 패턴(430)을 마스크(400)에 형성한다. 그러면 도 9b에 도시한 바와 같이 현상 후에는 두께가 두꺼운 부분(220)의 사이에 두께가 얇은 작은 부분(230)이 형성된다. 이를 리플로우시키면 도 9c에서와 같이 두께가 두꺼운 부분 사이에 얇은 부분이 있는 감광막 패턴(240)이 형성된다.
이러한 방법을 통하여 위치에 따라 두께가 서로 다른 감광막 패턴이 만들어진다.
이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다.
먼저, 도 10a 및 10b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건 하에서 행하는 것이 좋다. 그러나, 건식 식각의 경우 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건 하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 한다.
도전체층(60)이 Mo 또는 MoW 합금, Al 또는 Al 합금, Ta 중 어느 하나인 경우에는 건식 식각이나 습식 식각 중 어느 것이라도 가능하다. 그러나 Cr은 건식 식각 방법으로는 잘 제거되지 않기 때문에 도전체층(60)이 Cr이라면 습식 식각만을 이용하는 것이 좋다. 도전체층(60)이 Cr인 습식 식각의 경우에는 식각액으로 CeNHO3를 사용할 수 있고, 도전체층(60)이 Mo나 MoW인 건식 식각의 경우의 식각 기체로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 사용할 수 있으며 후자의 경우 감광막에 대한 식각비도 거의 비슷하다.
이렇게 하면, 도 10a 및 도 10b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(B)의 도전체층, 즉 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체 패턴(68)만이 남고 기타 부분(B)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. 이때 남은 도전체 패턴(67, 68)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다. 또한 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다.
이어, 도 11a 및 11b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50) 및 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건 하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6와 HCl의 혼합 기체나, SF6와 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다.
이렇게 하면, 도 11a 및 11b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67)이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 데이터 배선부(A)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체 패턴(68) 하부의 중간층 패턴을 가리킨다.
이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다.
다음, 도 12a 및 12b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체 패턴(67)에 대해서는 습식식각으로, 중간층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57)의 식각 선택비가 큰 조건 하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체 패턴(42)의 두께를 조절하기가 쉽지 않기 때문이다. 예를 들면, SF6와 O2의 혼합 기체를 사용하여 소스/드레인용 도전체 패턴(67)을 식각하는 것을 들 수 있다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체 패턴(67)의 측면은 식각되지만, 건식 식각되는 중간층 패턴(57)은 거의 식각되지 않으므로 계단 모양으로 만들어진다. 중간층 패턴(57) 및 반도체 패턴(42)을 식각할 때 사용하는 식각 기체의 예로는 앞에서 언급한 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 반도체 패턴(42)을 남길 수 있다. 이때, 도 12b에 도시한 것처럼 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(112)도 이때 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다.
마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다.
앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다.
이와 같이 하여 데이터 배선(62, 64, 65, 66, 68)을 형성한 후, 도 13a 내지 13c에 도시한 바와 같이 질화규소를 CVD 방법으로 증착하거나 유기 절연 물질을 스핀 코팅하여 3,000 Å 이상의 두께를 가지는 보호막(70)을 형성한다. 이어 제3 마스크를 이용하여 보호막(70)을 게이트 절연막(30)과 함께 식각하여 드레인 전극(66), 게이트 패드(24), 데이터 패드(64) 및 유지 축전기용 도전체 패턴(68)을 각각 드러내는 접촉 구멍(71, 72, 73, 74)을 형성한다.
마지막으로, 도 1 내지 도 3에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 ITO층을 증착하고 제4 마스크를 사용하여 식각하여 화소 전극(82), 보조 게이트 패드(84) 및 보조 데이터 패드(86)를 형성한다.
이와 같이 본 실시예에서는 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)이 분리되지만, 다음의 제2 및 제3 실시예에서는 보호막의 형성 단계에서 소스 전극과 드레인 전극의 분리가 이루어진다.
그러면, 본 발명의 제2 실시예에 따른 액정 표시 장치 및 그 제조 방법에 대하여 도 14 내지 도 21b를 참고로 하여 설명한다.
도 14는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 15 및 도 16은 각각 도 1에 도시한 박막 트랜지스터 기판을 XV-XV' 선 및 XVI-XVI' 선을 따라 잘라 도시한 단면도이다.
도 14 내지 도 16에 도시한 바와 같이, 본 실시예에 따른 박막 트랜지스터 기판의 구조는 제1 실시예와 유사하다. 단, 보호막(70)이 소스 전극(65)과 드레인 전극(66)의 사이에 위치하는 반도체 패턴(42)을 드러내는 개구부(75)를 가지고 있다는 점과 화소 전극(82), 보조 게이트 패드(84) 및 보조 데이터 패드(86)로 덮이지 않은 보호막(70)의 부분들이 일정 깊이 식각되어 있다는 점이 다르다. 여기에서 개구부(75)는 소스 전극(65)과 드레인 전극(66) 사이를 완전히 관통하고 있으며, 개구부(75)에 의하여 노출된 반도체 패턴(42)은 후에 형성될 배향막으로 덮여 보호받게 된다.
그러면, 본 발명의 실시예에 따른 액정 표시 장치용 기판의 제조 방법에 대하여 도 17a 내지 21b와 앞서의 도 14 내지 도 16을 참고로 하여 상세히 설명한다.
먼저, 도 17a 내지 17c에 도시한 바와 같이, 첫째 마스크를 이용하여 기판(10) 위에 게이트선(22), 게이트 패드(24), 게이트 전극(26) 및 유지 전극(28)을 포함하는 게이트 배선을 형성한다.
다음, 도 18a 내지 18c에 도시한 바와 같이, 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 연속 증착하고, 이어 금속 따위의 도전체층(60)을 스퍼터링 등의 방법으로 증착한 다음, 제2 마스크를 이용하여 차례로 패터닝하여 소스/드레인용 도전체 패턴(67)과 그 하부의 소스/드레인용 중간층 패턴(57) 및 박막 트랜지스터용 반도체 패턴(42)과 유지 축전기용 도전체 패턴(68)과 그 하부의 유지 축전기용 중간층 패턴(58) 및 유지 축전기용 반도체 패턴(48)을 형성한다. 이때 소스/드레인용 도전체 패턴(67)은 소스 전극과 드레인 전극이 연결되어 있다는 점을 제외하면 최종 구조와 동일하다.
이어 보호막용 감광막을 코팅하고 제3 마스크를 사용하여 노광한 다음 현상하여, 도 19a 내지 19c에 도시한 바와 같이, 접촉 구멍(71, 72, 73, 74) 및 개구부(75)를 가지는 보호막(70)을 형성한다. 이때, 보호막(70)의 두께는 위치에 따라 다르며, 보호막(70) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 부분은 다른 부분(A)보다 두께가 작게 되도록 한다. 도 19b 및 19c에서 B 부분은 접촉 구멍(71, 72, 73, 74)과 개구부(75)가 형성되어 있는 부분이 된다. 이와 같은 서로 다른 두께의 보호막(70)을 형성하는 방법은 제1 실시예에서 서로 다른 두께를 가지는 감광막 패턴(112, 114)의 형성 방법과 동일하다. 다만, 제1 실시예에서 사용된 감광막 패턴(112, 114)은 제거되는 것이지만, 본 실시예에서 두께가 위치에 따라 서로 다른 보호막(70)은 박막 트랜지스터 기판의 일부를 이루게 된다.
이어, 도 20에 도시한 것처럼, 접촉 구멍(72) 아래의 게이트 절연막(30)을 식각하여 게이트 패드(24)를 드러낸다. 이때, 식각은 보호막(70) 및 도전체 패턴(67, 68)은 식각하지 않고 게이트 절연막(30)만을 식각하는 조건에서 행하는것이 바람직하며, 이를 위해서는 보호막(70)과 게이트 절연막(30)을 서로 다른 물질로 형성하는 것이 좋다. 그러나, 보호막(70)도 함께 식각되는 조건이라면, 보호막(70)을 미리 통상보다 두껍게 형성하여 두는 것이 좋다.
다음, 도 14, 도 21a 및 21b에 도시한 바와 같이, 도전층을 증착하고 제4 마스크를 사용, 식각하여 화소 전극(82), 보조 게이트 패드(84) 및 보조 데이터 패드(86)를 형성한다.
이어, 도 15 및 도 16에 도시한 바와 같이, 화소 전극(82), 보조 게이트 패드(84) 및 보조 데이터 패드(86)를 식각 마스크로 하여 보호막(70)을 건식 식각하여 개구부(75)를 형성한다. 이때 식각 조건은 보호막(70)만이 식각되도록 설정하여야 하며, 식각 종점은 보호막(70)의 두께가 얇은 부분, 즉 채널부의 보호막(70)이 완전히 제거되어 채널부의 소스/드레인용 도전체 패턴(67)이 드러날 때이다. 여기에서 화소 전극(82), 보조 게이트 패드(84) 및 보조 데이터 패드(86)를 직접 식각 마스크로 삼는 대신 이들을 사진 식각할 때 형성하는 감광막 패턴을 제거하지 않고 이들 위에 올려놓은 채로 식각할 수도 있으며 이 감광막 패턴은 후속 단계 중 어느 단계에서나 제거될 수 있다.
이하, 채널부의 소스/드레인용 도전체 패턴(67)과 그 하부의 중간층 패턴(57)을 식각하여 소스 전극(65) 및 드레인 전극(66)을 분리하는 방법은 제1 실시예에서와 동일하다.
그런데, 본 실시예에서는 제1 실시예에서와는 달리 보조 게이트 패드(84)와 보조 데이터 패드(86)가 반드시 필요하며, 이들이 없어 게이트 패드(24)나 데이터패드(64)가 노출되어 있는 경우 소스 전극(65)과 드레인 전극(66)을 분리할 때 이 패드(24, 64)들이 식각되기 때문이다.
다음으로, 본 발명의 제3 실시예에 따른 액정 표시 장치 및 그 제조 방법에 대하여 도 22 내지 도 26b를 참고로 하여 설명한다. 제2 실시예에서는 보호막을 감광막으로 형성하고 따로 보호막을 형성하기 위한 감광막을 따로 두지 않으나, 본 실시예에서는 보호막을 형성할 때 따로 감광막을 사용한다.
본 실시예에 따른 박막 트랜지스터 기판의 배치도는 도 14와 동일하므로, 도 14에서 XV-XV' 선과 XVI-XVI' 선을 따라 잘라 각각 도시한 단면도인 도 22 및 도 23을 도 14와 함께 참고로 하여 본 실시예에 따른 박막 트랜지스터 기판의 구조에 대하여 설명한다.
도 14, 도 22 및 도 23에 도시한 바와 같이, 본 실시예에 따른 박막 트랜지스터 기판의 구조는 제2 실시예와 매우 유사하다. 단, 화소 전극(82), 보조 게이트 패드(84) 및 보조 데이터 패드(86)로 덮이지 않은 보호막(70)의 부분들이 식각되어 있지 않다는 점이 다르다.
그러면, 본 발명의 실시예에 따른 액정 표시 장치용 기판의 제조 방법에 대하여 도 24a 내지 도 26b와 앞서의 도 14, 도 22 및 도 24를 참고로 하여 상세히 설명한다.
먼저, 제2 실시예에서와 마찬가지 방법으로 게이트 배선(22, 24, 26, 28), 게이트 절연막(30), 소스/드레인용 도전체 패턴(67)과 그 하부의 소스/드레인 중간층 패턴(57) 및 박막 트랜지스터용 반도체 패턴(42), 그리고 유지 축전기용 도전체패턴(68)과 그 하부의 유지 축전기용 중간층 패턴(58) 및 유지 축전기용 반도체 패턴(48)을 형성한다.
이어 도 24a 및 24b에 나타낸 것과 같이, 보호막(70)을 증착 또는 코팅한 후, 그 위에 감광막을 코팅하고 제3 마스크를 사용하여 노광한 다음 현상하여, 감광막 패턴(122, 124)을 형성한다. 이때, 감광막 패턴(122, 124)의 두께는 위치에 따라 다르며, 감광막 패턴(122, 124) 중에서 접촉 구멍(71, 72, 73, 74)이 형성될 부분은 두께가 없고, 개구부(75)가 형성될 부분(124)은 다른 부분(122)보다 두께가 작게 되도록 한다. 이와 같은 서로 다른 두께의 감광막(70)을 형성하는 방법은 제1 실시예에서와 동일하다.
이어, 도 25a 및 25b에 도시한 것처럼, 노출된 보호막(70)과 그 하부의 게이트 절연막(30)을 건식 식각함과 동시에 채널부에 위치한 얇은 감광막 부분(124)과 그 하부의 보호막(70)도 식각한다. 이때의 식각 조건은 보호막(70) 및 게이트 절연막(30)과 감광막이 동시에 식각되도록 설정하여야 하며, 이를 위해서는 보호막(70)과 게이트 절연막(30)을 동일한 물질로 형성하는 것이 바람직하다.
이와 같이 하면, 접촉 구멍(71, 72, 73, 74) 및 개구부(75)가 완성되고, 개구부(75)의 소스/드레인용 도전체 패턴(67)이 드러난다.
다음, 도 16, 도 26a 및 26b에 도시한 바와 같이, 감광막 패턴(122)을 제거한 후 증착하고 제4 마스크를 사용, 식각하여 화소 전극(82), 보조 게이트 패드(84) 및 보조 데이터 패드(86)를 형성한다. 제2 실시예에서와 마찬가지 이유로 보조 게이트 패드(84) 및 보조 데이터 패드(86)는 반드시 형성하여야 한다.
이어, 도 14, 도 22 및 도 23에 나타낸 바와 같이, 드러나 있는 개구부(75)의 소스/드레인용 도전체 패턴(67)과 그 하부의 중간층 패턴(57)을 식각하여 소스 전극(65)과 드레인 전극(66)을 분리하며, 이 과정은 제1 실시예에서와 동일하다.
여기에서, 제1 내지 제3 실시예는 화소 전극만이 기판에 형성되어 있는 구조를 가지고 있으나, 화소 전극과 공통 전극이 하나의 기판에 형성되어 있는 구조에 대해서도 본 발명의 방법이 적용될 수 있다.
이러한 박막 트랜지스터 기판은 이외에도 여러 가지 변형된 형태 및 방법으로 제조할 수 있다.
이와 같이, 본 발명에 따르면 액정 표시 장치용 박막 트랜지스터 기판을 제조할 때 마스크의 수를 효과적으로 줄이면서도 게이트 패드 및 데이터 패드를 보호할 수 있다.

Claims (56)

  1. 절연 기판 위에 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선을 형성하는 단계,
    상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체 패턴을 형성하는 단계,
    상기 반도체 패턴 위에 저항성 접촉층 패턴을 형성하는 단계,
    데이터선, 상기 데이터선에 연결되어 있는 소스 전극, 그리고 상기 소스 전극 및 상기 데이터선과 분리되어 있는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계, 그리고
    상기 데이터 배선을 덮는 보호막 패턴을 형성하는 단계
    를 포함하며,
    상기 소스 전극과 드레인 전극은 상기 접촉층 패턴 위에 형성되어 있으며,
    상기 소스 및 드레인 전극은 감광막 패턴을 이용한 사진 식각 공정을 통하여 분리되며,
    상기 감광막 패턴은 각각 제1, 제2 및 제3 두께를 가지는 제1, 제2 및 제3 부분을 포함하고,
    상기 제2 두께는 상기 제1 두께보다 두껍고 상기 제1 두께는 상기 제3 두께보다 두꺼우며,
    상기 제1 부분의 적어도 일부는 상기 소스 전극과 상기 드레인 전극 사이에위치하는
    박막 트랜지스터 기판의 제조 방법.
  2. 제1항에서,
    상기 감광막 패턴을 형성하는 데 사용되는 마스크는 첫째, 둘째 및 셋째 부분을 포함하고,
    상기 둘째 부분의 투과율은 상기 첫째 부분의 투과율보다 낮고 상기 첫째 부분의 투과율은 상기 셋째 부분의 투과율보다 낮고,
    상기 감광막 패턴은 양성 감광막이며,
    상기 마스크의 첫째, 둘째 및 셋째 부분은 노광 과정에서 상기 감광막 패턴의 제1, 제2 및 제3 부분에 각각 대응하도록 정렬되는
    박막 트랜지스터 기판의 제조 방법.
  3. 제1항에서,
    상기 감광막 패턴의 상기 제3 두께는 실질적으로 0인 박막 트랜지스터 기판의 제조 방법.
  4. 제2항에서,
    상기 마스크의 첫째 부분은 상기 노광 단계에서 사용되는 노광기의 분해능보다 크기가 작은 슬릿 패턴을 포함하는 박막 트랜지스터 기판의 제조 방법.
  5. 제1항에서,
    상기 감광막 패턴의 제1 부분은 리플로우를 통하여 형성하는 박막 트랜지스터 기판의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에서,
    상기 감광막 패턴의 제1 부분의 두께는 상기 제2 부분의 두께의 반 이하인 박막 트랜지스터 기판의 제조 방법.
  7. 제6항에서,
    상기 감광막 패턴의 제2 부분의 두께는 1 μm 내지 2 μm인 박막 트랜지스터 기판의 제조 방법.
  8. 제7항에서,
    상기 감광막 패턴의 제1 부분의 두께는 4,000 Å 이하인 박막 트랜지스터 기판의 제조 방법.
  9. 제1항 내지 제4항 중 어느 한 항에서,
    상기 데이터 배선과 상기 접촉층 패턴 및 상기 반도체 패턴은 한 번의 사진 공정으로 형성하는 박막 트랜지스터 기판의 제조 방법.
  10. 제9항에서,
    상기 게이트 절연막, 상기 반도체 패턴, 상기 접촉층 패턴 및 상기 데이터 배선의 형성 단계는,
    상기 게이트 절연막, 반도체층, 접촉층 및 도전층을 증착하는 단계,
    상기 도전층 위에 감광막을 도포하는 단계,
    상기 감광막을 마스크를 통하여 노광하는 단계,
    상기 감광막을 현상하여 상기 제1 부분이 상기 데이터 배선의 상부에 위치하도록 상기 감광막 패턴을 형성하는 단계, 그리고
    상기 제3 부분과 그 아래에 위치하는 상기 도전층과 상기 접촉층과 상기 반도체층 부분으로 이루어진 제1 다층막, 그리고 상기 제1 부분과 그 아래에 위치하는 상기 도전층과 상기 접촉층 부분으로 이루어진 제2 다층막을 식각하여 상기 도전층, 상기 접촉층 및 상기 반도체층으로 각각 이루어진 상기 데이터 배선, 상기 접촉층 패턴 및 상기 반도체 패턴을 형성하는 식각 단계
    를 포함하는 박막 트랜지스터 기판의 제조 방법.
  11. 제10항에서,
    상기 식각 단계는,
    상기 제1 다층막의 상기 도전층 부분을 제거하는 단계,
    상기 제1 다층막의 상기 접촉층 부분을 제거하는 단계,
    상기 제1 다층막의 상기 반도체층 부분을 제거하는 단계,
    상기 제2 다층막의 상기 도전층 부분을 제거하는 단계, 그리고
    상기 제2 다층막의 상기 접촉층 부분을 제거하는 단계
    를 포함하는 박막 트랜지스터 기판의 제조 방법.
  12. 제1항 내지 제5항 중 어느 한 항에서,
    상기 게이트 배선은 상기 게이트선에 연결되어 외부로부터 신호를 전달받는 게이트 패드를 더 포함하고, 상기 데이터 배선은 상기 데이터선에 연결되어 외부로부터 신호를 전달받는 데이터 패드를 더 포함하며,
    상기 보호막 패턴 및 상기 게이트 절연막은 상기 게이트 패드 및 상기 데이터 패드를 노출시키는 제1 및 제2 접촉 구멍을 가지고 있으며,
    상기 제1 및 제2 접촉 구멍을 통하여 상기 게이트 패드 및 상기 데이터 패드와 연결되는 보조 게이트 패드 및 보조 데이터 패드를 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  13. 제1항 내지 제4항 중 어느 한 항에서,
    상기 보호막 패턴은 상기 감광막 패턴으로 만들어지는 박막 트랜지스터 기판의 제조 방법.
  14. 제1항 내지 제5항 중 어느 한 항에서,
    상기 보호막 위에 화소 전극을 형성하는 단계를 더 포함하며,
    상기 게이트 배선은 상기 게이트선에 연결되어 외부로부터 신호를 전달받는 게이트 패드를 더 포함하고, 상기 데이터 배선은 상기 데이터선에 연결되어 외부로부터 신호를 전달받는 데이터 패드를 더 포함하며,
    상기 게이트 절연막, 상기 반도체 패턴, 상기 접촉층 패턴, 상기 데이터 배선, 상기 보호막 패턴 및 상기 화소 전극의 형성 단계는,
    상기 게이트 절연막을 증착하는 단계,
    반도체층, 접촉층 및 도전체층으로 이루어진 삼층막을 증착하는 단계,
    상기 삼층막을 패터닝하는 단계,
    감광막을 전면에 걸쳐 도포하는 단계,
    상기 감광막을 마스크를 통하여 노광하는 단계,
    상기 감광막을 현상하여 상기 제3 부분이 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극의 적어도 일부 위에 위치하도록 상기 감광막 패턴을 형성하는 단계,
    상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극을 적어도 일부 노출시키는 단계,
    상기 감광막 패턴 위에 상기 드레인 전극을 덮는 상기 화소 전극, 상기 게이트 패드를 덮는 보조 게이트 패드 및 상기 데이터 패드를 덮는 보조 데이터 패드를 형성하는 단계,
    상기 제1 부분 및 그 아래의 상기 도전층 부분과 상기 접촉층 부분을 제거하여 상기 데이터 배선 및 상기 접촉층 패턴을 완성하는 단계
    를 포함하는 박막 트랜지스터 기판의 제조 방법.
  15. 제1항에서,
    상기 보호막 위에 화소 전극을 형성하는 단계를 더 포함하며,
    상기 게이트 배선은 상기 게이트선에 연결되어 외부로부터 신호를 전달받는 게이트 패드를 더 포함하고, 상기 데이터 배선은 상기 데이터선에 연결되어 외부로부터 신호를 전달받는 데이터 패드를 더 포함하며,
    상기 게이트 절연막, 상기 반도체 패턴, 상기 접촉층 패턴, 상기 데이터 배선, 상기 보호막 패턴 및 상기 화소 전극의 형성 단계는,
    상기 게이트 절연막을 증착하는 단계,
    반도체층, 접촉층 및 도전체층으로 이루어진 삼층막을 증착하는 단계,
    상기 삼층막을 패터닝하여 상기 게이트 절연막의 적어도 일부를 노출시키는 단계,
    보호막용 절연층을 전면에 걸쳐 형성하는 단계,
    감광막을 상기 절연층 위에 도포하는 단계,
    상기 감광막을 마스크를 통하여 노광하는 단계,
    상기 감광막을 현상하여 상기 제3 부분이 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극의 적어도 일부 위에 위치하도록 상기 감광막 패턴을 형성하는 단계,
    상기 제3 부분과 그 아래의 상기 절연층 부분, 그리고 상기 게이트 절연막의 노출된 부분을 제거하여 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극을 적어도 일부 노출시키는 단계,
    상기 제1 부분 및 그 하부의 상기 절연층 부분을 제거하여 그 아래의 도전층 부분을 노출시키는 단계,
    상기 감광막 패턴을 제거하는 단계,
    상기 보호막 패턴 위에 상기 드레인 전극을 덮는 상기 화소 전극, 상기 게이트 패드를 덮는 보조 게이트 패드 및 상기 데이터 패드를 덮는 보조 데이터 패드를 형성하는 단계,
    상기 노출된 도전층 부분 및 그 아래의 접촉층 부분을 제거하는 단계
    를 포함하는 박막 트랜지스터 기판의 제조 방법.
  16. 기판 위에 제1 금속층으로 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 제1 절연막, 반도체층 및 제2 금속층을 연속하여 적층하는 단계,
    상기 제2 금속층 위에 각각 제1, 제2 및 제3 두께를 가지는 제1, 제2 및 제3 부분을 포함하는 감광막 패턴을 형성하는 단계,
    상기 제3 부분 하부의 상기 제2 금속층 부분 및 상기 반도체층 부분, 상기 제1 부분 하부의 상기 제2 금속층 부분을 제거하여 반도체 패턴과 소스 및 드레인 전극을 형성하는 단계,
    상기 반도체 패턴에 접촉하는 제2 절연막을 형성하는 단계
    를 포함하며,
    상기 제2 두께는 상기 제1 두께보다 두껍고 상기 제1 두께는 상기 제3 두께보다 두꺼운
    박막 트랜지스터 제조 방법.
  17. 제16항에서,
    상기 반도체층과 상기 제2 금속층 사이에 저항성 접촉층을 적층하는 단계를 더 포함하며,
    상기 반도체 패턴과 소스 및 드레인 전극 형성 단계에서 상기 제1 및 제2 부분 하부의 상기 접촉층을 함께 식각하는
    박막 트랜지스터의 제조 방법.
  18. 제17항에서,
    상기 제2 절연막을 패터닝하여 상기 드레인 전극의 적어도 일부를 드러내는 단계, 그리고
    상기 드레인 전극의 드러난 부분과 전기적으로 연결되는 화소 전극을 형성하는 단계
    를 더 포함하는 박막 트랜지스터의 제조 방법.
  19. 제17항에서,
    상기 감광막 패턴은 투과율이 서로 다른 적어도 3개의 영역을 포함하는 광 마스크를 이용하여 형성하는 박막 트랜지스터의 제조 방법.
  20. 제17항에서,
    상기 반도체 패턴과 소스 및 드레인 전극 형성 단계는,
    상기 제3 부분 하부의 상기 제2 금속층 부분, 상기 접촉층 부분 및 상기 반도체층 부분을 식각하는 단계,
    상기 감광막 패턴의 제1 부분을 제거하는 단계,
    상기 제거된 제1 부분 하부의 상기 제2 금속층 부분 및 상기 접촉층 부분을 식각하는 단계
    를 포함하는 박막 트랜지스터의 제조 방법.
  21. 제20항에서,
    상기 제1 부분의 제거 단계는 산소를 이용한 애싱 공정으로 수행하는 박막 트랜지스터의 제조 방법.
  22. 제1항 내지 제5항 중 어느 한 항에서,
    상기 드레인 전극에 전기적으로 연결되는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  23. 제16항에서,
    상기 감광막 패턴의 상기 제3 두께는 실질적으로 0인 박막 트랜지스터 기판의 제조 방법.
  24. 제19항에서,
    상기 광마스크는 노광기의 분해능보다 크기가 작은 슬릿 패턴을 포함하는 박막 트랜지스터 기판의 제조 방법.
  25. 제11항에서,
    상기 제2 다층막의 상기 도전층 부분은 건식 식각으로 제거하는 박막 트랜지스터 기판의 제조 방법.
  26. 기판,
    상기 기판 위에 형성되어 있는 복수의 게이트선,
    상기 게이트선을 덮으며 상기 게이트선의 적어도 일부를 드러내는 게이트 절연막 패턴,
    상기 게이트 절연막 패턴 위에 형성되어 있는 반도체 패턴,
    상기 반도체 패턴 위에 형성되어 있는 복수의 데이터선, 소스 전극 및 드레인 전극,
    상기 데이터선을 덮고, 상기 소스 전극과 상기 드레인 전극 사이에 위치한 상기 반도체 패턴 부분과 직접 접촉하며, 상기 게이트 절연막에 의하여 드러난 상기 게이트선의 일부, 상기 데이터선의 적어도 일부 및 상기 드레인 전극의 일부를 드러내는 보호막 패턴,
    상기 드레인 전극과 전기적으로 접촉하는 화소 전극, 그리고
    상기 게이트선과 전기적으로 접촉하는 보조 게이트 패드 및 상기 데이터선과 전기적으로 접촉하는 보조 데이터 패드를 포함하는 박막 트랜지스터 기판.
  27. 제26항에서,
    상기 데이터 배선과 상기 반도체 패턴 사이에 위치한 저항성 접촉층을 더 포함하는 박막 트랜지스터 기판.
  28. 기판 위에 형성되어 있는 복수의 게이트선,
    상기 게이트선과 동일한 층으로 상기 기판 위에 형성되어 있는 유지 전극,
    상기 게이트선을 덮는 게이트 절연막,
    상기 게이트선과 교차하며 비정질 규소층, 저항성 접촉층 및 금속층을 포함하는 복수의 데이터선,
    상극 게이트선 및 상기 데이터선에 각각 연결되어 있는 게이트 전극 및 소스 전극, 상기 게이트선 및 상기 데이터선과 분리되어 있는 드레인 전극, 그리고 상기 소스 전극과 상기 드레인 전극에 연결되어 있는 채널층을 각각 포함하는 복수의 박막 트랜지스터,
    상기 데이터선을 적어도 일부 덮으며 상기 채널층과 직접 접촉하는 보호막, 그리고
    상기 각각의 드레인 전극과 연결되고 상기 보호막 위에 형성되어 있는 복수의 화소 전극
    를 포함하는 박막 트랜지스터 기판.
  29. 제28항에서,
    상기 유지 전극과 적어도 일부 중첩되어 있으며 상기 데이터 배선과 동일한 층으로 이루어진 도전체 패턴을 더 포함하는 박막 트랜지스터 기판.
  30. 기판,
    상기 기판 위에 형성되어 있는 복수의 게이트선,
    상기 게이트선을 덮고 상기 게이트선의 적어도 일부를 드러내는 게이트 절연막 패턴,
    상기 게이트 절연막 상에 형성된 반도체 패턴,
    상기 반도체 패턴 위에 형성되어 있는 복수의 데이터선, 소스 전극 및 드레인 전극,
    상기 데이터선을 덮고, 상기 소스 전극과 상기 드레인 전극 사이에 위치한 상기 반도체 패턴 부분과 직접 접촉하며, 상기 게이트 절연막에 의하여 드러난 상기 게이트선의 일부, 상기 데이터선의 적어도 일부 및 상기 드레인 전극의 일부를 드러내는 보호막 패턴,
    상기 보호막 패턴 위에 형성되어 있고 상기 드레인 전극과 전기적으로 접촉하며 상기 게이트선과 적어도 일부분 중첩되어 있는 화소 전극,
    상기 게이트선과 전기적으로 접촉하는 보조 게이트 패드 및 상기 데이터선과 전기적으로 접촉하는 보조 데이터 패드를 포함하는 박막 트랜지스터 기판.
  31. 제26항, 제28항 및 제30항 중 어느 한 항에서,
    상기 보호막 패턴은 질화 규소로 이루어진 박막 트랜지스터 기판.
  32. 제26항, 제28항 및 제30항 중 어느 한 항에서,
    상기 보호막 패턴은 유기 물질로 이루어진 박막 트랜지스터 기판.
  33. 제32항에서,
    상기 보조 게이트 패드 및 상기 보조 데이터 패드의 적어도 일부는 상기 보호막 패턴 위에 위치하는 박막 트랜지스터 기판.
  34. 제26항, 제28항 및 제30항 중 어느 한 항에서,
    상기 보호막 패턴은 감광성 유기 물질로 이루어진 박막 트랜지스터 기판.
  35. 제34항에서,
    상기 보조 게이트 패드 및 상기 보조 데이터 패드의 적어도 일부는 상기 보호막 패턴 위에 위치하는 박막 트랜지스터 기판.
  36. 기판,
    상기 기판 상에 형성되어 있는 복수의 게이트선 및 유지 전극,
    상기 게이트선 및 상기 유지 전극을 덮고 상기 게이트선의 적어도 일부를 드러내는 게이트 절연막 패턴,
    상기 게이트 절연막 위에 형성되어 있는 반도체 패턴,
    상기 반도체층 상에 형성되어 있는 복수의 데이터선, 소스 전극 및 드레인 전극,
    상기 데이터선을 덮고, 상기 게이트 절연막에 의하여 드러난 상기 게이트선의 일부, 상기 데이터선의 적어도 일부 및 상기 드레인 전극의 일부를 드러내며 유기막으로 이루어진 보호막 패턴,
    상기 보호막 패턴 위에 형성되어 있고 상기 드레인 전극과 전기적으로 접촉하며 상기 유지 전극과 적으로 일부분 중첩되어 있는 화소 전극,
    상기 게이트선과 전기적으로 접촉하는 보조 게이트 패드 및 상기 데이터선과 전기적으로 접촉하는 보조 데이터 패드
    를 포함하는 박막 트랜지스터 기판.
  37. 제36항에서,
    상기 화소 전극의 적어도 일부는 상기 데이터선과 중첩되어 있는 박막 트랜지스터 기판.
  38. 제36항에서,
    상기 보호막 패턴은 감광성 유기 물질로 이루어진 박막 트랜지스터 기판.
  39. 제36항에서,
    상기 유지 전극은 상기 게이트선과 전기적으로 절연되어 있는 박막 트랜지스터 기판.
  40. 제36항 또는 제39항에서,
    상기 유지 전극의 상부에 형성되어 있는 금속 패턴을 더 포함하는 박막 트랜지스터 기판.
  41. 제40항에서,
    상기 금속 패턴은 상기 화소 전극과 전기적으로 연결되어 있는 박막 트랜지스터 기판.
  42. 제40항에서,
    상기 금속 패턴의 하부에 위치하는 반도체층을 더 포함하는 박막 트랜지스터 기판.
  43. 제36항 또는 제39항에서,
    상기 데이터선, 상기 소스 전극 및 상기 드레인 전극은 전부 상기 반도체 패턴 위에 위치하는 박막 트랜지스터 기판.
  44. 제26항, 제28항, 제36항 및 제39항 중 어느 한 항에서,
    상기 화소 전극은 투명 도체로 이루어진 박막 트랜지스터 기판.
  45. 제26항, 제28항, 제36항 및 제39항 중 어느 한 항에서,
    상기 보조 게이트 패드 및 상기 보조 데이터 패드는 투명 도체로 이루어진 박막 트랜지스터 기판.
  46. 기판 위에 제1 금속층으로 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 제1 절연막, 반도체층 및 제2 금속층을 연속하여 적층하는 단계,
    상기 제2 금속층 위에 서로 다른 제1, 제2 및 제3 높이를 가지는 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 이용하여 상기 제2 금속층 및 상기 반도체층을 식각하여서로 다른 모양의 반도체층 패턴과 제2 금속층 패턴을 형성하는 단계, 그리고
    보호막을 형성하는 단계
    를 포함하는 박막 트랜지스터 기판의 제조 방법.
  47. 제46항에서,
    상기 감광막 패턴의 상기 제3 높이가 실질적으로 0인 박막 트랜지스터 기판의 제조 방법.
  48. 제46항에서,
    상기 감광막 패턴의 한 번의 노광 공정으로 형성되는 박막 트랜지스터 기판의 제조 방법.
  49. 제46항에서,
    상기 제1 금속층과 동일한 층으로 유지 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  50. 제46항에서,
    상기 유지 전극과 적어도 일부 중첩되며 상기 제 2금속층과 동일한 층으로 이루어진 도전체 패턴을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  51. 기판,
    상기 기판 상에 형성되어 있는 복수의 게이트선,
    상기 게이트선을 덮고 상기 게이트선의 적어도 일부를 드러내는 게이트 절연막 패턴,
    상기 게이트 절연막 위에 형성되어 있는 반도체 패턴,
    상기 반도체층 위에 형성되어 있는 복수의 데이터선, 소스 전극 및 드레인 전극,
    상기 데이터선을 덮고, 상기 게이트 절연막에 의하여 드러난 상기 게이트선의 일부, 상기 데이터선의 적어도 일부 및 상기 드레인 전극의 일부를 드러내며 유기막으로 이루어진 보호막 패턴,
    상기 보호막 패턴 위에 형성되어 있고 상기 드레인 전극과 전기적으로 접촉하는 화소 전극,
    상기 게이트선과 전기적으로 접촉하는 보조 게이트 패드 및 상기 데이터선과 전기적으로 접촉하는 보조 데이터 패드를 포함하는 박막 트랜지스터 기판.
  52. 제51항에서, 상기 화소 전극의 적어도 일부는 상기 데이터선과 중첩되어 있는 박막 트랜지스터 기판.
  53. 제52항에서,
    상기 화소 전극은 투명한 물질로 이루어진 박막 트랜지스터 기판.
  54. 제51항에서,
    상기 반도체층과 상기 소스 전극 및 상기 드레인 전극 사이에 구비되어 있는 저항성 접촉층을 포함하는 박막 트랜지스터 기판.
  55. 제54항에서,
    상기 데이터선과 상기 저항성 접촉층은 실질적으로 동일한 평면 모양을 가지는 박막 트랜지스터 기판.
  56. 제51항에서,
    상기 게이트 패드 위의 상기 게이트 절연막 패턴과 상기 보호막 패턴은 실질적으로 동일한 평면 모양을 가지는 박막 트랜지스터 기판.
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