KR20030002413A - 액정 디스플레이 패널을 형성하기 위한 다결정 박막트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 액정 디스플레이 패널을 형성하기 위한 다결정 박막 트랜지스터의제조 방법에 관한 것으로, 슬릿 마스크를 이용한 사진공정을 이용하여 드레인과 소오스 영역 및 게이트 라인 영역을 하나의 감광막 패턴을 이용하여 형성할 수 있기 때문에 마스크 공정을 줄일 수 있다.
Description
본 발명은 액정 디스플레이 패널을 형성하기 위한 다결정 실리콘 박막 트랜지스터(Polycrystalline Silicon Thin Film Transistor; Poly-Si TFT) 제조 방법에 관한 것으로, 특히 슬릿 마스크를 이용한 사진공정을 이용하여 드레인과 소오스 영역 및 게이트 라인 영역을 하나의 감광막 패턴을 이용하여 형성할 수 있기 때문에 마스크 공정을 줄일 수 있는 액정 디스플레이 패널을 형성하기 위한 다결정 박막 트랜지스터 제조 방법에 관한 것이다.
일반적으로 저온 다결정 실리콘 박막 트랜지스터(Poly-Si TFT)를 이용한 능동 구동 액정 디스플레이(AMLCD)는 노트북 및 개인용 컴퓨터의 모니터에 응용되고있는 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)에 비해 구동능력과 집적도가 우수하여 고해상도(High Resolution) 액정 디스플레이(LCD)에 채용될 것이다.
도 1은 종래 기술의 액정 디스플레이 패널을 제조하기 위한 다결정 실리콘 박막 트랜지스터(Poly-Si TFT)를 나타낸 도면이다.
도시된 바와 같은 종래 기술의 다결정 실리콘 박막 트랜지스터를 제조하는 방법은 다음과 같다.
산화막(1)이 증착된 유리기판 위에 비정질 실리콘(a-Si) 박막을 일정 두께(~1000Å)만큼 증착한 후, 엑시머 레이저 어닐링을 통해 비정질 실리콘(a-Si)을 결정화한다.
활성층 마스크를 사용하여 소오스, 드레인 및 채널 영역이 형성될 활성층 영역(2)을 패터닝한다. 즉, 활성층 영역을 제외한 나머지 다결정 실리콘 박막을 제거하는 것이다.
이어서, 게이트 절연막(TEOS; tetraethoxysilicate)을 일정 두께(~1000Å)만큼 증착하고, 연속적으로 게이트 전극(Al)도 일정 두께(~3000Å)만큼 증착한다.
게이트 마스크를 사용하여 게이트 라인(게이트 절연막(TEOS(3) 및 게이트 전극(4))을 패터닝한다. 즉, 게이트 라인 영역을 제외한 나머지 게이트 절연막(TEOS) 및 게이트 전극(Al)을 제거하는 것이다.
여기서, 게이트 절연막(TEOS)은 필요에 따라 식각하지 않고 남겨두는 경우도 있다.
활성층 영역 중에서 소오스와 드레인 영역에 불순물을 도핑(doping)하고, 불순물 어닐링을 통해 소오스와 드레인 영역을 활성화(activation)시킨다.
층간 절연막(inter-layer insulator)으로서 TEOS 막을 일정 두께(~5000Å)만큼 증착하고, 콘택 마스크를 사용하여 소오스, 드레인 및 게이트 라인이 메탈 라인과 연결되기 위한 콘택 홀(contact hole)을 형성한다.
여기서, 소오스 및 드레인 영역에 형성되는 콘택 홀은 모든 화소의 다결정 박막 트랜지스터(Poly-Si TFT)의 소오스 및 드레인 영역에 형성되고, 게이트 라인에 형성되는 콘택 홀은 그 게이트 라인의 끝단, 즉 외부와 연결되어야 하는 부분에 형성된다.
이러한 콘택 홀은 콘택 마스크를 사용하여 건식 식각 공정을 통해 형성된다.
도 1에 도시된 도면에서 층간 절연막(TEOS)은 소오스 및 드레인 영역의 콘택 홀의 모양을 도시하기 위해 도시하지 않았다.
데이터 라인을 형성하기 위한 알루미늄(Al) 층을 일정 두께(~7000Å)만큼 증착하고, 메탈 마스크를 사용하여 드레인 영역과 연결되는 ITO 콘택 전극(5) 및 소오스 영역을 연결하는 데이터 라인(6) 및 을 패터닝한다.
층간 절연막으로서 TEOS 층을 증착하고, 화소 영역을 정의하기 위한 투명전극 ITO 패턴을 형성하기 위해 ITO 콘택 마스트를 사용하여 드레인 영역을 연결하기 위한 콘택 홀을 형성하고, ITO를 증착한 후 식각 공정을 통해 ITO 패턴을 패터닝한다.
이와 같은 공정을 통해 제조되는 다결정 실리콘 박막 트랜지스터(poly-Si TFT)를 이용한 액정 디스플레이(LCD) 패널의 제조 공정의 경우, 생산수율 향상을 위해 비정질 실리콘 박막의 결정화 방법을 개선하는 것에 집중되어 있었으며, 생산수율 향상 및 생산비용 절감에 큰 영향을 미치는 마스크 공정 수를 줄이는 방법은 뚜렷하게 개선되지 못하였다.
따라서, 다결정 실리콘 박막 트랜지스터(poly-Si TFT)를 이용한 LCD 패널을 제조할 경우의 마스크 공정 수가 많기 때문에 생산수율이 저하되고 제조 비용이 많이 소모되는 문제점이 있었다.
따라서, 본 발명의 목적은 액정 디스플레이 패널을 형성하기 위한 다결정 박막 트랜지스터 제조 방법에서 슬릿 마스크 공정을 이용하여 마스크 공정 수를 줄임으로써 생산수율을 증가시키고 제조 비용을 줄이는 것이다.
도 1은 종래 기술의 액정 디스플레이 패널을 형성하기 위한 다결정 박막 트랜지스터를 나타낸 형성도(층간 절연막은 편의상 그림에서 생략되어 있다).
도 2는 본 발명에 따른 액정 디스플레이 패널을 제조하기 위한 다결정 박막 트랜지스터를 나타낸 형성도(층간 절연막은 편의상 그림에서 생략되어 있다).
도 3a 내지 도 3e는 도 2의 다결정 박막 트랜지스터를 제조하기 위한 공정도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 산화막20 : 다결정 실리콘 박막
30 : 게이트 절연막(TEOS)40 : 게이트 전극(Al)
50, 60 : 데이터 라인70 : 게이트 라인
80a, 80b, 80c : 감광막 패턴90 : 층간 절연막(TEOS)
101 ~ 105 : 콘택 홀
상기 목적을 달성하기 위한 본 발명의 액정 디스플레이 패널을 형성하기 위한 다결정 박막 트랜지스터 제조 방법은, 활성층(a-Si) 증착 후 엑시머 레이저 어닐링을 거쳐 활성층을 결정화하는 활성층 결정화 단계;
활성층의 패턴 형성 없이 연속하여 게이트 절연막과 게이트 전극을 증착하는 제1 증착 단계;
슬릿 마스크를 이용하여 활성 영역의 감광막 패턴을 형성하는 감광막 패턴 형성 단계;
상기 감광막 패턴을 이용하여 상기 게이트 전극, 게이트 절연막 및 다결정 실리콘 박막을 식각하는 제1 식각 단계;
상기 제1 식각 단계에 의해 드레인과 소오스 영역의 감광막 패턴이 식각되어 게이트 영역에만 남아있는 감광막 패턴을 이용하여 드레인과 소오스 영역의 게이트 전극 및 게이트 절연막을 식각하는 제2 식각 단계;
상기 드레인과 소오스 영역을 불순물 도핑한 후 활성화 시키는 불순물 도핑 단계;
층간 절연막을 증착하는 제2 증착 단계;
상기 드레인과 소오스 콘택 전극 형성 및 게이트 라인 연결을 위한 콘택 홀을 형성하는 콘택 홀 형성 단계;
상기 드레인과 소오스 콘택 전극 형성 및 게이트 라인 연결을 위한 메탈을 증착하는 제3 증착 단계;
상기 드레인과 소오스 영역에 콘택 전극을 형성하고 게이트 라인을 연결하는메탈 라인을 증착하는 메탈 라인 형성 단계;를 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 대한 상기한 목적, 특징 및 효과에 대해서 첨부한 도면을 참조하여 다음의 상세한 설명으로부터 본 발명에 대해 충분히 이해 될 것이다.
본 발명의 바람직한 실시예를 첨부한 도면을 사용하여 다음에 상세히 설명한다.
도 4는 본 발명에 따른 액정 디스플레이 패널을 제조하기 위한 다결정 실리콘 박막 트랜지스터의 구조를 보인 도면이다.
이에 도시된 바와 같이, 본 발명에 따른 액정 디스플레이 패널을 제조하기 위한 다결정 실리콘 박막 트랜지스터의 게이트 라인은 채널 영역(30a, 40a)과 게이트 라인 영역(30b, 40b)이 분리되어 있지만, 메탈 콘택과 메탈 라인에 의해 연결하였다.
이러한 게이트 라인의 추가로 인한 게이트 신호의 신호지연(RC delay)을 발생하게 되는데, 이를 계산하여 보면 다음과 같다.
디스플레이 패널의 크기가 12.1 인치, 해상도가 XGA급(1024*768)인 경우, 화소(RGB) 픽셀의 크기는 240㎛*240㎛이고, 서브 픽셍의 크기는 80㎛*240㎛이다.
층간 절연막에 의해 추가된 게이트 라인의 길이는, 층간 절연막의 두께가 5000Å이라고 가정하면, 층간 절연막의 두께에 해당하는 길이의 4배가 증가하였으므로 2㎛가 된다.
따라서, 층간 절연막에 의해 추가된 게이트 라인의 저항 증가분은 80㎛에서2㎛가 증가하였으므로 2.5%가 된다.
또한 콘택에 의해 추가된 게이트 라인의 길이는, 층간 절연막의 두께가 5000Å이라고 가정하면, 층간 절연막의 두께의 2배가 증가하였으므로 1㎛가 된다.
콘택 홀의 크기를 5㎛*5㎛, 게이트 라인 선폭을 10㎛, 두께를 3000Å이라고 가정하면, 단면적의 비는 25/3 이 되어 8.3 배이다.
따라서, 콘택에 의해 추가된 게이트 라인의 저항 증가분은 0.12%가 된다.
게이트 신호 지연은 모든 저항 증가분과 캐패시터 증가분을 더한 값이 되므로, 캐패시터의 값이 증가되지 않는 것으로 가정하면, 2.62% 증가한 것이 된다.
여기서, 캐패시턴스는 증가되지 않는 것으로 가정하였는데, 상기한 공정에 의하여 소자를 형성할 경우, 게이트 라인 아래에 TEOS 이외에 poly-Si 박막층이 존재하기 때문에, 이러한 poly-Si 박막층은 게이트 라인과 붙어 있기 때문에 등전위를 형성하여 캐패시턴스가 존재하지 않으므로 poly-Si에 의한 캐패시턴스의 증가는 없다.
도 2에 도시된 바와 같은 본 발명에 따른 액정 디스플레이 패널을 제조하기 위한 다결정 실리콘 박막 트랜지스터를 제조하기 위한 공정은 다음과 같다.
우선, 산화막(1)이 증착된 유리 기판 위에 비정질 실리콘(a-Si) 박막을 증착(~1000Å)한 후에 엑시머 레이저 어닐링을 통해 비정질 실리콘을 결정화시킨다.
이어서, 다결정 실리콘 박막을 마스크 공정을 통해 소오스와 드레인 영역으로 패턴화하는 일반적인 다결정 실리콘 박막 트랜지스터(poly-Si TFT) 제조 공정과달리 도 3a에 도시된 바와 같이, 패턴화 없이 게이트 절연막(tetraethoxysilicate; TEOS, ~1000Å)(30)과 게이트 전극(Al)(40)을 연속적으로 증착(~3000Å)한다.
다음으로, 도 3a에 도시된 바와 같이 소오스와 드레인 및 게이트 영역 형성을 위해 슬릿 마스크 공정을 수행한다.
여기서, 슬릿 마스크 공정은, SID(Society for Information Display) '00에 발표된 슬릿 마스크를 이용한 사진 공정 기술(slit photolithography technology)'에 소개되어 있다.
이러한 기술의 원리는 마스크 상에 그레이-톤(gray-tone)을 갖는 이중 슬릿(double slit)을 형성하여 노광원으로부터 나오는 노광 빛의 상(phase) 변화를 일으키도록 하는 것이다.
그 결과로 슬릿 마스크를 거쳐 나온 노광 빛의 세기(intensity)가 달라져 PR을 부분적으로 노광하게 되어 현상(develop) 후 감광막(PR)의 두께가 얇은 패턴을 형성할 수 있게 된다.
한편, 상기한 처리가 없는 마스크의 투명한 패턴 영역은 감광막(PR)의 두께가 원래 형성되어야 할 두께로 형성된다.
이러한 방식은 노광 광원으로부터 나오는 빛이 마스크 상의 슬릿을 통과해 진행하면서 회절이 발생하여 빛의 세기가 변화하는 것을 이용하는 방법이다.
따라서, 건식식각 시 식각 물질의 선택비에 의해 PR도 식각되므로 일차적으로 패턴화를 한 후 동시에 얇은 두께를 갖는 감광막(PR)도 함께 식각되므로 새로운 패턴의 마스크가 형성되며 다른 형태의 식각 공정을 연속적으로 진행할 수 있게 된다.
따라서, 한번의 마스크 공정에 필요한 제반 공정을 줄일 수 있게 되고 생산 비용의 절감 효과를 거둘 수 있다.
이와 같이 슬릿 마스크를 사용하여 형성된 감광막 패턴은, 활성 영역의 감광막 패턴(80a, 80b)과 게이트 라인 영역의 감광막 패턴(80c)이 분리되어 있다. 또한, 활성 영역의 감광막 패턴 중에서 소오스 및 드레인 영역의 감광막 패턴의 두께는 게이트 영역(채널 영역)의 감광막 패턴의 두께보다 얇게 형성된다.
이와 같이 형성된 감광막 패턴은 다음의 두 가지 특징을 갖게 된다.
첫 번째 특성은, 위에서 본 평면도의 경우, 소오스와 드레인 및 게이트 영역을 함께 합쳐 놓은 형태이며 소오스와 드레인 영역을 정의하기 위하여 게이트 라인을 끊어 놓은 모양이다.
두 번째 특성은, 옆에서 본 단면도의 경우, 소오스와 드레인 영역의 감광막 패턴(80b)의 두께는 상대적으로 게이트 영역(80a, 80c)의 감광막 패턴의 두께보다 얇다.
상기한 바와 같이 감광막 패턴을 형성하는 이유는 다결정 실리콘 박막 트랜지스터(poly-Si TFT) 제조 공정에서 소오스 및 드레인 영역을 형성하기 위해 다결정 실리콘 박막을 패턴화하는 마스크 공정과 이 후 게이트 절연막과 게이트 전극을 증착하고, 게이트를 패턴하기 위한 마스크 공정을 한 번의 마스크 공정으로 줄이기 위한 것이다.
따라서, 한 번의 마스크 공정으로 소오스와 드레인 및 게이트 패턴을 함께진행해야 하며 마스크 패턴화 공정에서 이들 영역 사이의 채널 부분은 게이트 전극의 모양대로 패턴이 되는 문제가 발생하기 때문에 소오스와 드레인 및 채널 영역 부분을 형성하기 위해서는 인접하는 게이트 라인과 분리시켜야 하기 때문에 게이트 라인이 끊어지게 된다.
도 3b는 상기한 감광막 패턴을 사용하여 건식 식각 공정을 통해 형성된 새로운 감광막 패턴(80a, 80c)의 모양을 나타낸 도면이다.
이러한 새로운 감광막 패턴(80a, 80c)의 형성은 다음과 같은 건식 식각 공정을 통해 이루어진다.
먼저, 게이트 전극인 알루미늄(Al)(40)을 식각 가스(Cl2)를 사용하여 식각하고, 그 밑의 게이트 절연막인 TEOS 박막(30)을 식각 가스(CHF3)를 사용하여 식각하며, 계속해서 다결정 실리콘 박막(20)까지 식각 가스(Cl2)를 사용하여 연속적으로 식각한다.
이러한 식각 공정은 동일한 챔버 내에서 식각 가스를 바꿔 가면서 진행하는 일반적인 공정 방식과 동일하기 때문에 추가적인 공정이 필요하지 않다.
상기한 바와 같은 식각 공정을 통해 얇은 두께를 갖는 소오스 및 드레인 영역의 감광막 패턴(80b) 또한 함께 식각 되는데, 그 식각율은 Al, TEOS, poly-Si 과의 식각 선택비에 의해 결정된다.
도 3c는 상기한 식각 공정을 통해 형성된 새로운 감광막 패턴(80a, 80c)을 이용하여 소오스와 드레인 영역의 게이트 전극인 알루미늄(Al)(40)과 게이트 절연막인 TEOS 박막(30)을 식각한 공정도이다.
이러한 공정은, 게이트 전극(40), 게이트 절연막(30) 및 다결정 실리콘 박막(20)의 3층 막을 식각할 동안 얇은 감광막 패턴(80b)이 모두 식각되고 얇은 감광막 패턴(80b) 밑의 게이트 전극(40)과 게이트 절연막(30)이 모두 식각되지 않을 정도의 상태가 되면 공정이 안전하게 진행될 수 있기 때문에, 공정상의 여유(margin)가 매우 크다.
또한, 게이트 전극인 알루미늄(Al)(40)과 다결정 실리콘 박막(poly-Si)의 식각은 동일한 식각 가스(Cl2)를 이용하여 진행할 수 있기 때문에 실제적으로 TEOS 식각 가스(CHF3, Ar)와 알루미늄(Al) 및 다결정 실리콘 박막(poly-Si) 식각 가스(Cl2)의 두 가지로 식각을 진행할 수 있다.
더욱이 이와 같은 일련의 식각 과정을 동일한 챔버 내에서 수행할 수 있기 때문에 공정이 수월하게 진행될 수 있으며 외부 노출에 의한 오염 문제도 해결할 수 있다.
이후의 공정 진행 순서는 기존의 방법과 동일하다.
즉, 소오스 및 드레인 영역에 불순물을 도핑(doping)하는 과정을 거치고 불순물 어닐링을 통하여 활성화(activation)시킨다.
도 3d는 층간 절연막(inter-layer insulator)으로 TEOS(~5000Å)(90)를 증착한 후, 콘택 메탈(contact metal)을 위한 콘택 홀(contact hole)을 형성하기 위한 감광막 패턴을 형성한 도면이다.
여기서, 데이터 라인 및 ITO 콘택 전극을 형성하기 위해 소오스와 드레인 영역에 각각 콘택 홀(101, 102)을 형성하고, 이 공정에서 끊어져 있는 게이트 전극 라인을 잇기 위한 콘택 홀(contact hole)(103, 104, 105)을 함께 형성한다.
도 3e는 데이터 라인 형성(60) 및 ITO 콘택 전극(50) 형성, 그리고 게이트 라인 연결을 위한 알루미늄(Al) 증착 및 패턴 공정을 진행한 후의 도면이다.
도시된 바와 같이, 끊어져 있는 게이트 라인(40)을 연결하기 위해 추가적인 마스크가 필요 없이 데이터 라인 형성을 위한 알루미늄(Al) 증착 및 패턴 공정을 진행할 때, 함께 형성할 수 있다.
이 후의 제조 공정 방법은 기존의 제조 공정 방법과 동일하기 때문에 그의 자세한 설명은 생략한다.
상기한 바와 같이, 본 발명은 액정 디스플레이 패널을 형성하기 위한 다결정 박막 트랜지스터 제조 방법에서 슬릿 마스크 공정 기술을 이용하여 마스크 공정의 단계를 줄여 패널 동작 특성을 유지하면서 생산비용을 절감시킬 수 있다.
Claims (5)
- 활성층(a-Si) 증착 후 엑시머 레이저 어닐링을 거쳐 활성층을 결정화하는 활성층 결정화 단계;활성층의 패턴 형성 없이 연속하여 게이트 절연막과 게이트 전극을 증착하는 제1 증착 단계;슬릿 마스크를 이용하여 활성 영역의 감광막 패턴을 형성하는 감광막 패턴 형성 단계;상기 감광막 패턴을 이용하여 상기 게이트 전극, 게이트 절연막 및 다결정 실리콘 박막을 식각하는 제1 식각 단계;상기 제1 식각 단계에 의해 드레인과 소오스 영역의 감광막 패턴이 식각되어 게이트 영역에만 남아있는 감광막 패턴을 이용하여 드레인과 소오스 영역의 게이트 전극 및 게이트 절연막을 식각하는 제2 식각 단계;상기 드레인과 소오스 영역을 불순물 도핑한 후 활성화 시키는 불순물 도핑 단계;층간 절연막을 증착하는 제2 증착 단계;상기 드레인과 소오스 콘택 전극 형성 및 게이트 라인 연결을 위한 콘택 홀을 형성하는 콘택 홀 형성 단계;상기 드레인 영역에 ITO 콘택 전극을 형성하고 소오스 영역을 잇는 데이터 라인을 형성하며 분리된 게이트 라인을 연결하는 메탈 라인을 증착하는 메탈 라인형성 단계;를 포함하여 이루어지는 것을 특징으로 하는 액정 디스플레이 패널을 형성하기 위한 다결정 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 슬릿 마스크를 이용하여 활성 영역에 형성된 감광막 패턴은,드레인 및 소오스 영역의 감광막 패턴의 두께가 게이트 라인 영역의 감광막 패턴의 두께보다 얇은 것을 특징으로 하는 액정 디스플레이 패널을 형성하기 위한 다결정 박막 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 드레인 및 소오스 영역에 형성된 감광막 패턴의 두께는,상기 제1 식각 단계에서 상기 게이트 전극, 게이트 절연막 및 다결정 실리콘 박막을 식각하는 과정에서 모두 식각될 수 있는 정도의 두께인 것을 특징으로 하는 액정 디스플레이 패널을 형성하기 위한 다결정 박막 트랜지스터 제조 방법.
- 제 3 항에 있어서,상기 제1 식각 단계 및 제2 식각 단계는,동일한 챔버 내에서 식각 가스(CHF3, Ar 및 Cl2)를 바꾸면서 진행하는 것을 특징으로 하는 액정 디스플레이 패널을 형성하기 위한 다결정 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 게이트 영역은,채널 영역과 게이트 라인 영역이 분리되어 있는 것을 특징으로 하는 액정 디스플레이 패널을 형성하기 위한 다결정 박막 트랜지스터 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618585B1 (ko) * | 2003-12-30 | 2006-08-31 | 엘지.필립스 엘시디 주식회사 | 유기전계발광 표시소자 |
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- 2001-06-29 KR KR1020010038007A patent/KR20030002413A/ko not_active Application Discontinuation
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