JP2007027710A - コンタクトホール形成方法及びこれ用いた薄膜トランジスタ基板の製造方法 - Google Patents

コンタクトホール形成方法及びこれ用いた薄膜トランジスタ基板の製造方法 Download PDF

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Abstract

【課題】エッチング比制御が可能なコンタクトホール形成方法を提供すること。また、コンタクトホール下部に位置した金属配線の酸化を防止するコンタクトホール形成方法を提供すること。さらに、そのようなコンタクトホール形成方法を用いた薄膜トランジスタ基板の製造方法を提供すること。
【解決手段】本発明によると、乾式エッチング方法によってコンタクトホールを形成する方法及びこれを用いた薄膜トランジスタ基板の製造方法が提供される。コンタクトホール形成方法は、銀を含む金属配線が形成されている基板を準備し、基板全面に低温工程で絶縁膜を形成し、フッ素系ガス及び窒素ガスを含む無酸素ガスを用いた乾式エッチングによって絶縁膜の所定位置をエッチングして金属配線を露出することを含む。
【選択図】図１

Description

本発明はコンタクトホール形成方法及びこれを用いた薄膜トランジスタ基板の製造方法に関し、より詳細には、乾式エッチングによってコンタクトホールを形成する方法及びこれを用いた薄膜トランジスタ基板の製造方法に関する。
液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；ＬＣＤ）は、現在最も広く使用されている平板表示装置（ｆｌａｔ ｐａｎｅｌ ｄｉｓｐｌａｙ）のうち一つである。液晶表示装置は、電極が形成されている２枚の基板とその間に充填されている液晶層とで構成されており、電極に電圧を印加して液晶層の液晶分子を再配列させることによって透過する光量を調節する表示装置である。
液晶表示装置のうちでも現在主流となっているものは、２個の基板に電界生成電極がそれぞれ具備されている形態をとる。この主流となっている液晶表示装置においては、一つの基板には複数の画素電極がマトリクス（ｍａｔｒｉｘ）状に配置されており、他の基板には一つの共通電極が基板全面を覆っている。このような液晶表示装置で画像の表示は各画素電極に電圧を印加することによって駆動される。このため、画素電極に印加される電圧をスイッチングするための三端子素子である薄膜トランジスタを各画素電極に接続し、この薄膜トランジスタを制御するための信号を伝達するゲート配線（ｇａｔｅ ｌｉｎｅ）と画素電極に印加される電圧を伝達するデータ配線（ｄａｔａ ｌｉｎｅ）とを基板上に形成する。
一方、液晶表示装置の表示面積がますます大型化することによって、薄膜トランジスタと接続されるゲート線及びデータ線も長くなり、それによって配線の抵抗も増加する。したがって、このような抵抗増加による信号遅延等の問題を解決するためには、前記ゲート配線及びデータ配線を最大限低い抵抗率を有する材料で形成する必要がある。
配線材料のうち最も低い抵抗率を有する物質は銀（Ａｇ）であって、銀の抵抗率は約１．５９μΩｃｍであることが知られている。したがって、銀でゲート配線またはデータ配線を形成することによって、信号遅延を解決することができる。しかし、銀（Ａｇ）は熱に脆弱であり、銀で配線を形成した場合、例えば絶縁膜等を形成する後続する工程においては、低温で処理が行われなければならない。しかし、このような低温工程で形成された絶縁膜の膜質は、高温工程で形成された絶縁膜の膜質より相対的に脆弱である。このような低温工程で形成された絶縁膜を通常の乾式エッチングによってパターニングしコンタクトホールを形成する場合、エッチング比（ｅｔｃｈ ｒａｔｅ）の制御が難しいだけでなく、アンダーカット（ｕｎｄｅｒｃｕｔ）が発生し、エッチングプロファイルが逆テーパー（ｔａｐｐｅｒ）に形成されてしまう場合がある。また、エッチング工程により露出するゲート配線またはデータ配線も酸化され変色してしまう場合がある。
日本特開平１０−１９７８９７号
本発明が解決しようとする技術的課題はエッチング比制御が可能なコンタクトホール形成方法を提供することにある。
本発明が解決しようとする技術的課題はコンタクトホール下部に位置した金属配線の酸化を防止するコンタクトホール形成方法を提供することにある。
本発明が解決しようとする他の技術的課題は前記したようなコンタクトホール形成方法を用いした薄膜トランジスタ基板の製造方法を提供することにある。
前記技術的課題を達成するための本発明の一実施形態によるコンタクトホール形成方法は、銀を含む金属配線が形成されている基板を準備し、前記基板全面に低温工程で絶縁膜を形成し、フッ素系ガス及び窒素ガスを含む無酸素ガスを用いた乾式エッチングによって前記絶縁膜の所定位置をエッチングし前記金属配線を露出することを含む。
前記他の技術的課題を達成するための本発明の一実施形態による薄膜トランジスタの製造方法は、基板上に第１方向に延長されたゲート線を含むゲート配線を形成し、低温工程で前記ゲート配線を覆う第１絶縁膜を形成し、前記第１絶縁膜上に前記ゲート線と交差するように第２方向に延長されたデータ線を含むデータ配線を形成し、前記低温工程で前記データ配線を覆う第２絶縁膜を形成し、フッ素系ガス及び窒素ガスを含む無酸素ガスを用いた乾式エッチングによって前記第１及び第２絶縁膜または前記第２絶縁膜の所定位置をエッチングし前記ゲート配線または前記データ配線を露出するコンタクトホールを形成することを含む。
その他実施形態の具体的な事項は詳細な説明及び図面に含まれている。
上述したように、本発明の一実施形態によるコンタクトホール形成方法または薄膜トランジスタ基板の製造方法は、低温工程で形成した絶縁膜をエッチングする時、そのエッチングレートを制御することによって、コンタクトホールの側面プロファイルを改善することができ、絶縁膜下部に位置する金属配線に対するアタックが防止され、金属配線の損傷を防止することができる。
本発明の利点及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述する実施形態を参照すると明確になる。しかし、本発明は以下開示する実施形態に限定されるわけではなく、相異なる多様な形態で実現される。本実施形態は、単に、本発明の開示が完全となるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範ちゅうを完全に知らせるために提供するものである。本発明は特許請求の範囲より定義される。明細書全体に亘り、同一参照符号は同一構成要素を指称する。
以下、添付した図面を参照して本発明の一実施形態によるコンタクトホール形成方法を説明する。図１は本発明の一実施形態によるコンタクトホール形成方法の工程順序図である。図２ないし図６は本発明の一実施形態によるコンタクトホール形成方法の工程段階別断面図である。
図１を参照する。ます、基板上に導電層を形成する（ステップＳ１）。
図２に示したように、基板１上に銀（Ａｇ）または銀（Ａｇ）合金を含む導電層（２、以下、「銀導電層」と称する。）を形成する。基板１はガラス、石英またはサファイアなどの絶縁基板であり、銀導電層２を形成する前に銀導電層２の基板１との接着力を向上させるために、例えばインジウムスズオキサイド（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ；ＩＴＯ）またはインジウムジンクオキサイド（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ；ＩＺＯ）等のインジウム酸化物で構成された透明導電性酸化膜（図示せず）をさらに形成するようにしてもよい。
銀導電層２は、例えばスパッタリングによって基板１上に形成するようにしてもよい。このとき、銀導電層２は約１００ないし３００ｎｍの厚さ、例えば１５０ｎｍないし２００ｎｍの厚さに形成するようにしてもよい。また、銀導電層２上にも上部に形成される絶縁膜との接着性向上及び上部膜に銀が拡散することを防止するために、上述したような透明導電性酸化膜（図示せず）をさらに形成するようにしてもよい。
次に、銀導電層をパターニングして配線を形成する（図１のステップＳ２）。
図３に示したように銀導電層２が形成されている基板上に感光膜を形成し、これを露光及び現像して目的とする形状の感光膜パターン３を形成する。続いて、目的とする形状の感光膜パターン３をエッチングマスクとして銀導電層２をパターニングすることによって銀を含む金属配線（２’、以下「銀配線」と称する。）を形成する。このとき、銀導電層２のパターニングは湿式エッチングによって行なうようにしてもよい。
続いて、絶縁膜を形成する（図１のステップＳ３）。
図４に示したように銀配線２’が形成されている基板１の全面に絶縁膜４を形成する。銀配線２’を用いる場合、熱に脆弱であって後に続く工程が高温で進むと、凝集現象（ａｇｇｌｏｍｅｒａｔｉｏｎ）等が発生することがあり、深刻な場合には、断線の危険がある。したがって、後に続く工程は低温で進められなければならない。
銀配線２’上に形成される絶縁膜４は、低温、例えば約２８０℃以下の温度で堆積されるようにすればよい。２８０℃以下の堆積温度でも形成することができる絶縁膜（以下「低温形成絶縁膜」と称する。）は、例えば有機膜、低温非晶質酸化シリコン膜、低温非晶質窒化シリコン膜等を用いて形成される。このとき、有機膜は、例えばＰＦＣＢ（ＰｅｒＦｌｕｏｒｏＣｙｃｌｏＢｕｔａｎｅ）、ＢＣＢ（ＢｅｎｚｏＣｙｃｌｏＢｕｔｅｎｅ）またはアクリル等を用いて形成されるようにしてもよい。上述したような低温非晶質酸化シリコン膜または低温非晶質窒化シリコン膜は、例えばプラズマ化学気相成長（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）法を用いて形成され、有機膜はスピンコーティングまたはスピンレスコーティング法などを用いて形成されることができるが、これらに限定されるわけではではない。
次に、絶縁膜をエッチングして配線を露出する（図１のステップＳ４）。
図５に示したように絶縁膜４上に感光膜を形成して、これを露光及び現像して目的とする形状の感光膜パターン５を形成する。次に、目的とする形状の感光膜パターン５をエッチングマスクとして絶縁膜４をパターニングして所定位置の銀配線２’を露出するコンタクトホール６を形成する。このとき、絶縁膜４のパターニングは乾式エッチング、例えばプラズマエッチングによって行われる。このとき、プラズマエッチングは、例えば上部に電源が印加される方式であるＰＥ（Ｐｌａｓｍａ Ｅｔｃｈ）モード装置で行われるようにしてもよい。このようなＰＥモード装置によってプラズマエッチングを行う場合、基板１または銀配線２’に対する損傷が少なく、感光膜に対する選択比が高くなる。また、ＰＥモード装置によってプラズマエッチングを行う場合、圧力は約２００ｍＴないし５００ｍＴであるようにすればよい。
低温工程により形成された絶縁膜４は、高温工程により形成された絶縁膜と比べて膜質が相対的に脆弱である。低温工程により形成された絶縁膜４を通常の酸素ガスを用いたプラズマエッチングによってパターニングしコンタクトホールを形成する場合、エッチングレートが約３０００ｎｍ／ｍｉｎと非常に高く、適切な時間調節が難しい。また、コンタクトホールの側壁プロファイルが不安定な逆テーパー状を示しており、絶縁膜下部に位置する金属配線に対するアタックも発生し、金属配線が酸化されて変色してしまう。
そこで、本発明の一実施形態によるコンタクトホール形成方法においては、フッ素系ガスと窒素（Ｎ２）とを含む無酸素ガスをプラズマエッチングに用いる。フッ素系ガスは絶縁膜４に対して直接的にエッチング反応を起こすガスであって、例えばＳＦ６、ＣＦ４、ＣＨＦ３及びＣ２Ｆ６で構成された群から少なくとも一つ選択されるようにすればよい。窒素（Ｎ２）ガスは、相対的に反応性が強い酸素（Ｏ２）ガスの代わりに用いられ、膜質が脆弱な絶縁膜のエッチングレートの制御を容易にする。すなわち、窒素ガスを含むエッチングガスを用いて低温形成絶縁膜に対するプラズマエッチングを行う場合、エッチングレートは約１０００ｎｍ／ｍｉｎ程度である。この時、フッ素系ガスと窒素（Ｎ２）ガスとの混合比率は２：１ないし４：１となるようにすればよいが、これに限定されるわけではなく、絶縁膜の膜質の堅さ程度、厚さ等によって混合比率を変えることができる。上述したようなエッチングガスを用いてプラズマエッチングを行い、絶縁膜４をパターニングしコンタクトホール６を形成することにより、コンタクトホール６の側壁プロファイルは実質的に垂直に近い形状を有するようになる。加えて、コンタクトホール６により露出する銀配線２’もプラズマエッチングガスにより酸化されず、変色も発生しない。
続いて、絶縁膜４上の感光膜パターン５を除去することにより図６に示したようにコンタクトホール６が完成する。
以上説明した本発明の一実施形態によるコンタクトホール形成方法は、液晶表示装置、有機ＥＬ（ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等に用いられる薄膜トランジスタ基板、半導体素子、半導体装置等に適用可能である。以下、本発明の一実施形態によるコンタクトホール形成方法を薄膜トランジスタ基板に適用した例を説明するが、本発明の適用はこれに限定されるわけではない。
次に、添付した図面を参照して本発明の一実施形態に配線形成方法を用いた薄膜トランジスタ基板の製造方法について説明する。
まず、図７Ａ及び図７Ｂを参照して本発明の一実施形態によるコンタクトホール形成方法を用いて製造された薄膜トランジスタ基板の構造について説明する。図７Ａは本発明の一実施形態による製造方法により製造された薄膜トランジスタ基板のレイアウト図である。図７Ｂは図７ＡのＢ−Ｂ’線に沿った断面図である。
図７Ａ及び図７Ｂに示したように、絶縁基板１０上にゲート信号を伝達する複数のゲート配線が形成されている。ゲート配線２２、２４、２６、２７、２８は、横方向に延びているゲート線２２、ゲート線２２の端に接続されていて外部からのゲート信号の印加を受けてゲート線に伝達するゲートパッド２４、ゲート線２２に接続されて突起状に形成された薄膜トランジスタのゲート電極２６、ゲート線２２と平行に形成されている蓄積電極２７及び蓄積電極線２８を含む。蓄積電極線２８は、画素領域を横切って横方向に延びており、蓄積電極線２８に比べて幅が広く形成されている蓄積電極２７と接続されている。蓄積電極２７は、後述する画素電極８２と接続されたドレイン電極拡張部６７と重なって画素の電荷保持能力を向上させる蓄積キャパシタを形成する。このような蓄積電極２７及び蓄積電極線２８の形態及び配置等は、多様な形態に変形することができ、画素電極８２とゲート線２２の重なりにより発生する蓄積容量が十分な場合は形成されないこともある。
ゲート配線２２、２４、２６、２７は、例えば銀導電層で形成されることができる。ゲート配線２２、２４、２６、２７の下部には基板１０との接着性を向上させるために、ゲート配線２２、２４、２６、２７と基板１０間にインジウムスズオキサイドまたはインジウムジンクオキサイド等のインジウム酸化物で構成された透明導電性酸化膜（図示せず）をさらに含むようにしてもよい。また、ゲート配線２２、２４、２６、２７上部にも、例えばゲート絶縁膜３０のような上部膜との接着性を向上させて、銀が上部膜へ拡散することを防止するために上述したような透明導電性酸化膜（図示せず）をさらに含むようにしてもよい。
基板１０、ゲート配線２２、２４、２６、２７、２８の上には窒化シリコン（ＳｉＮｘ）または酸化シリコン（ＳｉＯ２）などで構成されたゲート絶縁膜３０が形成されている。なお、窒化シリコンは例えば低温非晶質窒化シリコンであることがあって、酸化シリコンは低温非晶質酸化シリコンであるようにしてもよい。
ゲート電極２６のゲート絶縁膜３０上部には、水素化非晶質シリコンまたは多結晶シリコン等の半導体で構成された半導体層４０が島状に形成されており、半導体層４０の上部にはシリサイドまたはｎ型不純物が高農度でドーピングされたｎ＋水素化非晶質シリコン等の物質からなるオーミックコンタクト層５５、５６がそれぞれ形成されている。
オーミックコンタクト層５５、５６及びゲート絶縁膜３０上にはデータ配線６２、６５、６６、６７、６８が形成されている。データ配線６２、６５、６６、６７、６８は、縦方向に形成されゲート線２２と交差して画素を定義するデータ線６２、データ線６２の分枝でありオーミックコンタクト層５５の上部まで延長されているソース電極６５、データ線６２の一側端に接続され外部からの画像信号の印加を受けるデータパッド６８、ソース電極６５と分離されていてゲート電極２６または薄膜トランジスタのチャネル部に対してソース電極６５の反対側オーミックコンタクト層５６上部に形成されているドレイン電極６６、及びドレイン電極６６から延長されて蓄積電極２７と重なる広い面積のドレイン電極拡張部６７を含む。
このようなデータ配線６２、６５、６６、６７、６８は、例えば銀導電層で形成するようにしてもよい。ゲート配線６２、６５、６６、６７、６８の下部には下部膜を形成するようにしてもよい。前記下部膜としては、例えばゲート絶縁膜３０との接着性を向上させるためにデータ配線６２、６５、６６、６７、６８とゲート絶縁膜３０との間にインジウムスズオキサイドまたはインジウムジンクオキサイド等のインジウム酸化物で構成された透明導電性酸化膜（図示せず）が用いられる。また、ゲート配線６２、６５、６６、６７、６８上部にも、例えば保護膜７０のような上部膜との接着性を向上させ銀が上部膜へ拡散することを防止するために、前記したような透明導電性酸化膜（図示せず）をさらに含むようにしてもよい。
ソース電極６５は、半導体層４０と少なくとも一部分が重なりっている。ドレイン電極６６は、ゲート電極２６を中心としてソース電極６５と対向して半導体層４０と少なくとも一部分が重なる。ここで、オーミックコンタクト層５５、５６はその下部の半導体層４０と、その上部のソース電極６５及びドレイン電極６６との間に存在してコンタクト抵抗を低減する役割をする。
ドレイン電極拡張部６７は蓄積電極２７と重なるように形成され、蓄積電極２７とゲート絶縁膜３０をとの間に設けられ、蓄積容量が形成される。蓄積電極２７を形成しない場合、ドレイン電極拡張部（６７）も形成しない。
データ配線６２、６５、６６、６７、６８及びこれらが遮らない半導体層４０上部には保護膜７０が形成されている。保護膜７０は、例えば平坦化特性が優れていて感光性を有する有機物質、例えばＰＦＣＢ、ＢＣＢまたはアクリル等または無機物質である窒化シリコン（ＳｉＮｘ）、例えば低温非晶質窒化シリコンまたは酸化シリコン（ＳｉＯ２）、例えば低温非晶質酸化シリコン等で形成されるようにしてもよい。
また、保護膜７０を有機物質で形成する場合には、ソース電極６５とドレイン電極６６との間の半導体層４０が露出した部分に保護膜７０の有機物質が接触することを防止するために、有機膜の下部に例えば低温非晶質窒化シリコンまたは低温非晶質酸化シリコンで構成された絶縁膜（図示せず）がさらに含まれるようにしてもよい。
保護膜７０には、ドレイン電極拡張部６７及びデータ線パッド６８をそれぞれ露出するコンタクトホール７７、７８が形成されている。保護膜７０とゲート絶縁膜３０にはゲート線パッド２４を露出するコンタクトホール７４が形成されている。このようなコンタクトホール７４、７７、７８の側壁プロファイルは実質的に垂直に近い形状を有する。
保護膜７０上には、コンタクトホール７７を介してドレイン電極６６と電気的に接続され、画素に位置する画素電極８２が形成されている。データ電圧が印加された画素電極８２は、共通電極と共に電界を生成することによって画素電極８２と共通電極との間の液晶層の液晶分子の配列を決定する。
また、保護膜７０上にはコンタクトホール７４、７８を介してそれぞれゲートパッド２４及びデータパッド６８と接続されている補助ゲートパッド８４及び補助データパッド８８が形成されている。画素電極８２と補助ゲート及びデータパッド８６、８８とは透明導電性酸化物質、例えばインジウムスズオキサイドまたはインジウムジンクオキサイドで構成されている。
続いて、本発明の一実施形態による薄膜トランジスタ基板の製造方法について図７Ａ及び図７Ｂ、並びに図８Ａないし図１１Ｂを参照しながら詳細に説明する。本発明の一実施形態によるコンタクトホール形成方法が同様に適用される部分については、当業者に明確に類推または理解される範囲内で説明を省略したり簡略化したりしている。
まず図８Ａ及び図８Ｂに示したように、絶縁基板１０に銀導電層を例えばスパッタリングによって約１００ないし３００ｎｍの厚さで形成した後、これをパターニングすることによって横方向に延びているゲート線２２、ゲート線２２の端に接続されているゲートパッド２４、ゲート線２２に接続されて突起状に形成されたゲート電極２６、ゲート線２２と平行に形成されている蓄積電極２７及び蓄積電極線２８を含むゲート配線を形成する。このとき、ゲート配線２２、２４、２６、２７、２８と基板１０の接着性向上のために銀導電層を形成する前にインジウムスズオキサイド及びインジウムジンクオキサイド等のインジウム酸化物で構成された透明導電性酸化膜（図示せず）を形成した後、これを銀導電層と共にパターニングするようにしてもよい。また、銀導電層を形成した後に上部ゲート絶縁膜３０との接着性向上及び上部膜への銀の拡散を防止するために、上述したような透明導電性酸化膜（図示せず）を形成して、銀導電層と共にパターニングするようにしてもよい。このとき、銀導電層をはじめとする透明導電性酸化膜を例えば湿式エッチングによってパターニングするようにしてもよい。
続いて、図９Ａ及び図９Ｂに示したように、ゲート配線２２、２４、２６、２７、２８が形成されている基板全面にゲート絶縁膜３０を形成する。このとき、銀導電層で形成されたゲート配線２２、２４、２６、２７、２８の凝集現象の防止のためにゲート絶縁膜３０は例えば約２８０℃以下の温度で形成されるようにしてもよい。このような低温形成絶縁膜としては、例えば低温非晶質酸化シリコン膜、低温非晶質窒化シリコン膜等を用いることができる。このとき、ゲート絶縁膜３０を例えばそれぞれ１５０ｎｍないし５００ｎｍの厚さに形成するようにしてもよい。
次に、例えばプラズマ化学気相成長法等を用いて、ゲート絶縁膜４０上に真性非晶質シリコン層及びドーピングされた非晶質シリコン層をそれぞれ５０ｎｍないし２００ｎｍ、３０ｎｍないし６０ｎｍの厚さに連続的に堆積する。真性非晶質シリコン層とドーピングされた非晶質シリコン層とをフォトエッチングしゲート電極２４上部のゲート絶縁膜３０上に島状の半導体層４０とオーミックコンタクト層５５、５６とを形成する。
続いて、図１０Ａ及び図１０Ｂに示したように、ゲート絶縁膜３０、露出した半導体層４０及びオーミックコンタクト層５５、５６上に銀導電層を形成して、これをフォトエッチングしてゲート線２２と交差するデータ線６２、データ線６２と接続されてゲート電極２６上部まで延長されているソース電極６５、データ線６２の一側端に接続されているデータパッド６８、ソース電極６５と分離されていてゲート電極２６を中心にしてソース電極６５と向き合うドレイン電極６６及びドレイン電極６６から延長されて蓄積電極２７と重なる広い面積のドレイン電極拡張部６７を含むデータ配線が形成される。このとき、データ配線６２、６５、６６、６７、６８と下部のゲート絶縁膜３０との接着性向上のために、銀導電層を形成する前にインジウムスズオキサイドまたはインジウムジンクオキサイド等のインジウム酸化物で構成された透明導電性酸化膜（図示せず）を形成した後、透明導電性酸化膜（図示せず）を銀導電層と共にパターニングするようにしてもよい。また、銀導電層を形成した次に上部保護膜７０との接着性向上及び上部膜への銀の拡散を防止するために上述したような透明導電性酸化膜（図示せず）を銀導電層上部に形成した後、透明導電性酸化膜（図示せず）を銀導電層と共にパターニングするようにしてもよい。このとき、銀導電層をはじめとする透明導電性酸化膜は、例えば湿式エッチングによってパターニングするようにしてもよい。
次に、データ配線６２、６５、６６、６７、６８で遮られないドーピングされた非晶質シリコン層をエッチングし、データ配線６２、６５、６６、６７、６８をゲート電極２６を中心にして両側に分離させる一方、両側のオーミックコンタクト層５５、５６間の半導体層４０を露出させる。このとき、露出した半導体層４０の表面を安定化させるために酸素プラズマを施すようにしてもよい。
続いて、図１１Ａ及び図１１Ｂに示したように例えば２８０℃以下の温度でＰＦＣＢ、ＢＣＢまたはアクリル等の有機物質、または窒化シリコン、例えば低温非晶質窒化シリコンまたは酸化シリコン、例えば低温非晶質酸化シリコン等の無機物質等で単一層または複数層で構成された保護膜７０を形成する。このとき、低温非晶質酸化シリコン膜または低温非晶質窒化シリコン膜を用いて保護膜７０を形成する場合には、例えばプラズマ化学気相成長方法を用いて形成することができる。有機膜を用いて保護膜７０を形成する場合には、例えばスピンコーティングまたはスピンレスコーティング方法などを用いて形成することができるが、これらに限定されるわけではない。
保護膜７０をプラズマ化学気相成長法によって形成することができるが、これに限定されるわけではない。
次に、保護膜４０上に感光膜を形成し、これを露光及び現像して目的とする形状の感光膜パターン９０を形成する。続いて、感光膜パターン９０をエッチングマスクとしてゲート絶縁膜３０と保護膜７０とを共にパターニングすることによってゲートパッド２４を露出するコンタクトホール７４と、保護膜７０をパターニングしてドレイン電極拡張部６７及びデータパッド６８を露出するコンタクトホール７７、７８とを形成する。このとき、ゲート絶縁膜３０と保護膜７０とのパターニングは乾式エッチング方法、例えばプラズマエッチング方法によって行う。
プラズマエッチングは、例えばＰＥモード装置によってフッ素系ガスと窒素（Ｎ２）とを含む無酸素ガスを用いて行うようにしてもよい。このとき、圧力は約２００ｍＴないし５００ｍＴであるようにしてもよい。プラズマエッチングに用いられるフッ素系ガスとして、例えばＳＦ６、ＣＦ４、ＣＨＦ３及びＣ２Ｆ６で構成された群から少なくとも一つ選択されるようにしてもよい。これらのガスの窒素（Ｎ２）ガスとの混合比率は２：１ないし４：１であるようにすればよいが、絶縁膜の堅さ程度、厚さ等によって混合比率を変えることができる。このとき、エッチングレートは約１０００ｎｍ／ｍｉｎ程度である。
上述したように、酸素に比べて反応性が少ない窒素ガスを用いてプラズマエッチングを行い、ゲート絶縁膜と保護膜とをパターニングすることによってコンタクトホールを形成する場合は、ゲート絶縁膜と保護膜とを低温で形成し相対的に膜質が脆弱である場合であってもエッチングレートの制御が可能とある。また、コンタクトホールの側壁プロファイルが逆テーパー状となることも防止することができ、実質的にコンタクトホールの側壁プロファイルは垂直に近い形状を有するようになる。加えて、コンタクトホールにより露出する金属配線、すなわちゲートパッド、デートパッド及びドレイン電極拡張部がエッチングガスによりアタックを受けず、ゲートパッド、データパッド及びドレイン電極拡張部等の酸化及び変色も解消することができる。
続いて、最後に図７Ａ及び図７Ｂに示したように、透明導電性酸化膜、例えばインジウムスズオキサイドまたはインジウムジンクオキサイドを保護膜上に形成しフォトエッチングすることによって、コンタクトホール７７を介してドレイン電極６６と接続される画素電極８２とコンタクトホール７４、７８を介してゲートパッド２４及びデータパッド６８とそれぞれ接続する補助ゲートパッド８４及び補助データパッド８８とを形成する。
本明細書においては、ゲート配線とデータ配線とをすべて銀導電層で形成した場合を例示して説明したが、ゲート配線とデータ配線のうちいずれか一つの配線だけを銀導電層で形成するようにしてもよい。また、本明細書においては、半導体層の下部にゲート電極が形成されているボトムゲート方式の薄膜トランジスタを例示して説明したが、半導体層の上部にゲート電極が形成されているトップゲート方式の薄膜トランジスタを含む薄膜トランジスタ基板にも本発明の一実施形態によるコンタクトホール形成方法の適用が可能である。また、本明細書においては、相異なるマスクを用いたフォトエッチング工程によって半導体層とデータ配線とを形成する薄膜トランジスタ基板の製造方法を説明したが、半導体層とデータ配線とを一つの感光膜パターンを用いたフォトエッチング工程によって形成する薄膜トランジスタ基板の製造方法に対しても本発明の一実施形態によるコンタクトホール形成方法を同じく適用することができる。
以上添付した図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明の技術的思想や必須な特徴を変更せずに本発明を他の具体的な形態で実施できることが理解される。それゆえ、上述した実施形態は、すべての面で例示的であり限定的に解釈されないことを理解しなければならない。
本発明のコンタクトホール形成方法及びこれ用いた薄膜トランジスタ基板の製造方法は、液晶表示装置のような平板表示装置に適用される。但し、上述したコンタクトホール形成方法及びこれを用いた薄膜トランジスタ基板の製造方法が適用される装置は、例示に過ぎない。
本発明の一実施形態によるコンタクトホール形成方法の工程図である。 本発明の一実施形態によるコンタクトホール形成方法の工程段階別断面図である。 本発明の一実施形態によるコンタクトホール形成方法の工程段階別断面図である。 本発明の一実施形態によるコンタクトホール形成方法の工程段階別断面図である。 本発明の一実施形態によるコンタクトホール形成方法の工程段階別断面図である。 本発明の一実施形態によるコンタクトホール形成方法の工程段階別断面図である。 本発明の一実施形態による製造方法により製造された薄膜トランジスタ基板のレイアウト図である。 図７ＡのＢ−Ｂ’線に沿った断面図である。 本発明の一実施形態による薄膜トランジスタ基板の製造方法を順に示したレイアウト図である。 図８ＡのＢ−Ｂ’線に沿った断面図である。 本発明の一実施形態による薄膜トランジスタ基板の製造方法を順に示したレイアウト図である。 図９ＡのＢ−Ｂ’線に沿った断面図である。 本発明の一実施形態による薄膜トランジスタ基板の製造方法を順に示したレイアウト図である。 図１０ＡのＢ−Ｂ’線に沿った断面図である。 本発明の一実施形態による薄膜トランジスタ基板の製造方法を順に示したレイアウト図である。 図１１ＡのＢ−Ｂ’線に沿った断面図である。
符号の説明
１０：絶縁基板
２２：ゲート線
２４：ゲートパッド
２６：ゲート電極
２７：蓄積電極
２８：蓄積電極線
３０：ゲート絶縁膜
４０：半導体層
５５、５６：オーミックコンタクト層
６２：データ線
６５：ソース電極
６６：ドレイン電極
６７：ドレイン電極拡張部
６８：データパッド
７０：保護膜
８２：画素電極

Claims (19)

  1. 銀を含む金属配線が形成されている基板を準備し、
    前記基板全面に低温工程で絶縁膜を形成し、
    フッ素系ガス及び窒素ガスを含む無酸素ガスを用いた乾式エッチングによって前記絶縁膜の所定位置をエッチングし前記金属配線を露出することを含むことを特徴とするコンタクトホール形成方法。
  2. 前記フッ素系ガスは、ＳＦ６、ＣＦ４、ＣＨＦ３及びＣ２Ｆ６で構成された群から少なくとも一つ選択されることを特徴とする請求項１に記載のコンタクトホール形成方法。
  3. 前記フッ素系ガスと前記窒素ガスとの混合比は２：１ないし４：１であることを特徴とする請求項２に記載のコンタクトホール形成方法。
  4. 前記乾式エッチングはプラズマエッチングであることを特徴とする請求項１に記載のコンタクトホール形成方法。
  5. 前記コンタクトホールの側壁プロファイルは実質的に垂直に近いことを特徴とする請求項１に記載のコンタクトホール形成方法。
  6. 前記低温工程は２８０℃以下の温度で行われることを特徴とする請求項１に記載のコンタクトホール形成方法。
  7. 前記低温工程はプラズマ化学気相成長法を含むことを特徴とする請求項１に記載のコンタクトホール形成方法。
  8. 前記絶縁膜は、有機膜、低温非晶質酸化シリコン膜、低温非晶質窒化シリコン膜を含むことを特徴とする請求項１に記載のコンタクトホール形成方法。
  9. 基板上に第１方向に延長されたゲート線を含むゲート配線を形成し、
    低温工程で前記ゲート配線を覆う第１絶縁膜を形成し、
    前記第１絶縁膜上に前記ゲート線と交差するように第２方向に延長されたデータ線を含むデータ配線を形成し、
    前記低温工程で前記データ配線を覆う第２絶縁膜を形成し、
    フッ素系ガス及び窒素ガスを含む無酸素ガスを用いた乾式エッチングによって前記第１及び第２絶縁膜または前記第２絶縁膜の所定位置をエッチングし前記ゲート配線または前記データ配線を露出するコンタクトホールを形成することを含むことを特徴とする薄膜トランジスタ基板の製造方法。
  10. 前記フッ素系ガスは、ＳＦ６、ＣＦ４、ＣＨＦ３及びＣ２Ｆ６で構成された群から少なくとも一つ選択されることを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
  11. 前記フッ素系ガスと前記窒素ガスとの混合比は２：１ないし４：１であることを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
  12. 前記乾式エッチングはプラズマエッチングであることを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
  13. 前記コンタクトホールの側壁プロファイルは実質的に垂直に近いことを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
  14. 前記低温工程は２８０℃以下の温度で行われることを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
  15. 前記低温工程はプラズマ化学気相成長法を含むことを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
  16. 前記ゲート配線及び／または前記データ配線は銀を含むことを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
  17. 前記第１及び第２絶縁膜は、有機膜、低温非晶質酸化シリコン膜、または低温非晶質窒化シリコン膜を含むことを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
  18. 前記第１及び第２絶縁膜はそれぞれゲート絶縁膜及び保護膜であることを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
  19. 前記第１及び第２方向は実質的に相互に直交する方向であることを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018201044A (ja) * 2007-07-27 2018-12-20 株式会社半導体エネルギー研究所 液晶表示装置
JP2021064799A (ja) * 2009-08-07 2021-04-22 株式会社半導体エネルギー研究所 表示装置
JP7376663B2 (ja) 2009-02-20 2023-11-08 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080068240A (ko) * 2007-01-18 2008-07-23 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
JP5424724B2 (ja) * 2009-06-04 2014-02-26 富士フイルム株式会社 電界効果型トランジスタの製造方法、電界効果型トランジスタ、表示装置、及び電磁波検出器
KR20130011856A (ko) * 2011-07-22 2013-01-30 삼성디스플레이 주식회사 표시기판 및 그 제조방법
KR101916949B1 (ko) * 2011-11-03 2018-11-09 엘지디스플레이 주식회사 프린지 필드형 액정표시장치 및 그 제조방법
WO2013089754A1 (en) * 2011-12-15 2013-06-20 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (bbul) packages
KR101972170B1 (ko) 2012-11-19 2019-04-25 동우 화인켐 주식회사 액정표시장치용 어레이 기판의 제조방법
CN103413782B (zh) * 2013-07-23 2015-08-26 北京京东方光电科技有限公司 一种阵列基板及其制作方法和显示面板
CN110854171B (zh) * 2019-11-21 2022-09-13 京东方科技集团股份有限公司 一种显示基板及其制备方法、显示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5658425A (en) * 1991-10-16 1997-08-19 Lam Research Corporation Method of etching contact openings with reduced removal rate of underlying electrically conductive titanium silicide layer
US6756324B1 (en) * 1997-03-25 2004-06-29 International Business Machines Corporation Low temperature processes for making electronic device structures
JP2002270586A (ja) * 2001-03-08 2002-09-20 Tokyo Electron Ltd 有機系絶縁膜のエッチング方法およびデュアルダマシンプロセス
KR100915231B1 (ko) * 2002-05-17 2009-09-02 삼성전자주식회사 저유전율 절연막의 증착방법, 이를 이용한 박막트랜지스터및 그 제조방법
JP2004241774A (ja) * 2003-02-03 2004-08-26 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法とそのためのマスク
US7285503B2 (en) * 2004-06-21 2007-10-23 Applied Materials, Inc. Hermetic cap layers formed on low-k films by plasma enhanced chemical vapor deposition

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018201044A (ja) * 2007-07-27 2018-12-20 株式会社半導体エネルギー研究所 液晶表示装置
JP7376663B2 (ja) 2009-02-20 2023-11-08 株式会社半導体エネルギー研究所 半導体装置
US11824062B2 (en) 2009-02-20 2023-11-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
JP2021064799A (ja) * 2009-08-07 2021-04-22 株式会社半導体エネルギー研究所 表示装置

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