JP2007034285A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

【課題】蓄積電極と重なる有機膜の凹凸を除去するための薄膜トランジスタ基板の製造方法を提供すること。
【解決手段】蓄積電極と重なる有機膜の凹凸を除去するための薄膜トランジスタ基板の製造方法は、蓄積電極が形成されている基板上に保護膜及び保護膜を覆う有機膜を形成し、蓄積電極と重なった領域の有機膜を一部除去し、その底面が凹凸パターンを有する凹部を形成し、底面の凹凸パターンを平坦化し、保護膜上面の平坦化された有機膜を除去して凹部が保護膜上面まで延長された開口部を形成することを含む。
【選択図】図１Ａ

Description

本発明は薄膜トランジスタ基板の製造方法に関し、より詳細には、蓄積電極と重なる有機膜の凹凸を除去するための薄膜トランジスタ基板の製造方法に関する。

液晶表示装置は単位画素の集合で構成された表示領域を有しており、表示動作をする複数の画素電極がそれぞれの単位画素に形成されている。この画素電極は配線を介して印加される信号によって駆動される。配線には、相互に交差して単位画素領域を定義するゲート線とデータ線とがある。ゲート線には走査信号が印加される。ゲート線はデータ線を介して画素電極に印加される信号を制御する。

それぞれの画素は液晶キャパシタを有しており、印加された電圧によって液晶の光透過特性を変化させ通過する光量を調節する役割をする。しかし、液晶表示装置においては液晶キャパシタに印加された電圧を１フレーム間維持しなければならない一方、液晶キャパシタだけではその電圧を十分に維持することが難しい。このような画素の電圧保持能力を補完するために画素毎に液晶キャパシタに並列に接続された蓄積キャパシタが具備される。

一方、薄膜トランジスタのデータ配線と半導体層とが一つのマスクを用いてパターニングされた場合、半導体層はチャネル部を除いてはデータ配線の下部にデータ配線と実質的に重なって形成される。したがって、蓄積キャパシタを形成するデータ導電体の下部にも半導体層が存在する。蓄積キャパシタに含まれる半導体層は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタのように、蓄積キャパシタに印加される電圧によって蓄積キャパシタのキャパシタンス変動を引き起こす。これは、液晶表示装置の表示部でフリッカー現象として確認される。したがって、このキャパシタンス変動を防止するために、蓄積電極と重なる半導体層をエッチングして除去することが行われている。

ここで、蓄積キャパシタの蓄積電極と対向した他の電極である画素電極を形成するために、保護膜及び有機膜を蒸着した後開口部を形成する際に、スリットマスク等を用いて蓄積電極と重なる部分の有機膜を一部残留させる。この時、この有機膜の表面に凹凸を形成して、エッチングが行われる場合に凹凸によって残留する保護膜及びゲート絶縁膜がエッチングされたりエッチングが過度に進んだりしてゲート絶縁膜までエッチングされ、蓄積電極が露出されて画素電極と短絡される。また、このような凹凸は、蓄積キャパシタのキャパシタンスの位置ごとの偏差を生じさせる原因となり、液晶表示装置のフリッカー現象として確認される。
韓国公開特許２００４−０３５１２０

本発明が解決しようとする技術的課題は、蓄積電極と重なる有機膜の凹凸を除去するための薄膜トランジスタ基板の製造方法を提供することにある。

前記技術的課題を達成するための本発明の一実施形態による薄膜トランジスタ基板の製造方法は、蓄積電極が形成されている基板上に保護膜及び前記保護膜を覆う有機膜を形成することと、前記蓄積電極と重なった領域の前記有機膜を一部除去し、その底面が凹凸パターンを有する凹部を形成することと、前記底面の凹凸パターンを平坦化すること及び前記保護膜上面の前記平坦化された有機膜を除去し、前記凹部が前記保護膜上面まで延長された開口部を形成することを含む。

その他実施形態の具体的な事項は詳細な説明及び図面に含まれている。

前記したような本発明の薄膜トランジスタ基板の製造方法によれば、一つまたはそれ以上の効果がある。

第一に、スリットマスクを用いて保護膜上に残留した有機膜の表面で凹凸を除去するため、コンタクトホールを形成するためのエッチングで保護膜及びゲート絶縁膜までエッチングされなくなり、これによって画素電極と蓄積電極との短絡を防止することができる。

第二に、保護膜上に残留した有機膜の凹凸を除去するため、蓄積キャパシタのキャパシタンスの位置ごとの偏差を無くすことができ、液晶表示装置のフリッカー現象を防止することができる。

明細書全体にかけて同一参照符号は同一構成要素を指称する。

以下、添付した図面を参照して本発明の一実施形態による薄膜トランジスタ基板の製造方法について説明する。

まず、図１Ａ及び図１Ｂを参照して本発明の一実施形態による薄膜トランジスタ基板の単位画素構造について詳細に説明する。

図１Ａは、本発明の一実施形態による薄膜トランジスタ基板製造方法によって製造された薄膜トランジスタ基板のレイアウト図である。図１Ｂは、図１ＡのＢ−Ｂ’線に沿った断面図である。

まず、本発明の一実施形態においては、絶縁基板１０上にゲート信号を伝達する複数のゲート配線が形成されている。ゲート配線２２、２４、２６、２７、２８は、横方向に延びているゲート線２２、ゲート線２２の端に接続されていて外部からのゲート信号の印加を受けてゲート線に伝達するゲート終端２４、ゲート線２２に接続されて突起状に形成された薄膜トランジスタのゲート電極２６、ゲート線２２と平行に形成されている蓄積電極２７及び蓄積電極線２８を含む。蓄積電極線２８は画素領域を横切って横方向に延びており、蓄積電極線２８に比べて幅が広く形成されている蓄積電極２７が接続される。蓄積電極２７を広く形成することによって蓄積電極２７が画素電極８２と重なる面積を広げて蓄積容量を増加させる。蓄積電極２７は、後述する画素電極８２と重なって画素の電荷保存能力を向上させる蓄積キャパシタ９０を形成する。このような蓄積電極２７及び蓄積電極線２８の形態及び配置等は多様な形態に変形可能である。

蓄積キャパシタ９０は、液晶キャパシタ（図示せず）に印加された電圧が１フレーム間保持電圧を維持するために液晶キャパシタに並列に接続されている。蓄積キャパシタ９０は、蓄積電極２７、その上に重なったゲート絶縁膜３０、保護膜７０及び画素電極８２を含む。

ゲート絶縁膜３０は無機物質である窒化シリコン（ＳｉＮｘ）等で構成される。

保護膜７０は、例えば無機物質である窒化シリコン（ＳｉＮｘ）、またはプラズマ化学気相蒸着（Ｐｌａｓｍａ ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）によって形成されるａ−Ｓｉ：Ｃ：Ｏ、ａ−Ｓｉ：Ｏ：Ｆ等の低誘電率絶縁物質等で形成されるようにしてもよく、その厚さは０．２μｍであってもよい。

保護膜７０上部には蓄積キャパシタ９０の他方電極である画素電極８２が形成されており、これはドレイン電極６６と接続されて、蓄積キャパシタ９０が液晶キャパシタ（図示せず）と並列に接続される。画素電極８２はＩＴＯまたはＩＺＯで構成されている。

ここで、蓄積電極２７等のゲート配線２２、２４、２６、２７、２８は、クロム（Ｃｒ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）またはモリブデンタングステン（ＭｏＷ）等の金属単一膜や、必要によってはアルミニウム合金（ＡｌＮｄ）及びクロム金属の二重層、アルミニウム合金（ＡｌＮｄ）及びタングステン金属の二重層や三重層で構成されるようにすればよい。

基板１０、ゲート配線２２、２４、２６、２７、２８上には窒化シリコン（ＳｉＮｘ）等で構成されたゲート絶縁膜３０が形成されている。

ゲート絶縁膜３０上には水素化非晶質シリコンまたは多結晶シリコン等の半導体で構成された半導体層４２、４４、４８が形成されている。半導体層４２、４４、４８の上部にはシリサイド等のｎ型不純物が高農度でドーピングされているｎ＋水素化非晶質シリコン等の物質からなったオーミックコンタクト層５２、５５、５６、５８が形成されている。特に、ソース電極６５及びドレイン電極６６下のオーミックコンタクト層５５、５６は、下の半導体層４４とコンタクト抵抗を減らす役割をする。

オーミックコンタクト層５２、５５、５６、５８上にはデータ配線６２、６５、６６、６８が形成されている。データ配線６２、６５、６６、６８は縦方向に形成されてゲート線２２と交差して画素を定義するデータ線６２、データ線６２の分枝でありオーミックコンタクト層５５の上部まで延長されているソース電極６５、データ線６２の一端側に接続され外部からの画像信号の印加を受けるデータ終端６８、及びソース電極６５と分離されており、ゲート電極２６または薄膜トランジスタのチャネル部に対してソース電極６５の反対側オーミックコンタクト層５６上部に形成されているドレイン電極６６を含む。

ソース電極６５は半導体層４４と少なくとも一部分が重なっている。ドレイン電極６６は、ゲート電極２６を中心にしてソース電極６５と対向して半導体層４０と少なくとも一部分が重なる。

オーミックコンタクト層５２、５５、５６、５８は、データ配線６２、６５、６６、６８と完全に同一形態を有している。半導体層４２、４４、４８は、薄膜トランジスタのチャネル部を除いてデータ配線６２、６５、６６、６８及びオーミックコンタクト層５２、５５、５６、５８と同一形状をしている。すなわち、薄膜トランジスタのチャネル部でソース電極６５とドレイン電極６６とが分離されており、ソース電極６５下部のオーミックコンタクト層５５とドレイン電極６６下部のオーミックコンタクト層５６とも分離されている。一方、薄膜トランジスタ用半導体層４４は、ソース電極６５とドレイン電極６６とが分離されている領域で切れておらず接続されており、薄膜トランジスタのチャネルを生成する。

データ配線６２、６５、６６、６８及びこれらが遮らない半導体層４４上部には保護膜７０が形成されている。保護膜７０は、例えば無機物質である窒化シリコン（ＳｉＮｘ）またはプラズマ化学気相蒸着（Ｐｌａｓｍａ ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）で形成されるａ−Ｓｉ：Ｃ：Ｏ、ａ−Ｓｉ：Ｏ：Ｆ等の低誘電率絶縁物質等で形成されることができる。また、保護膜７０を有機物質で形成する場合には、ソース電極６５とドレイン電極６６との間の半導体層４４が露出された部分に保護膜７０の有機物質が接触することを防止するために、有機膜の下部に窒化シリコン（ＳｉＮｘ）または酸化シリコン（ＳｉＯ_２）で構成された絶縁膜（図示せず）がさらに形成されるようにしてもよい。

蓄積電極２７上部の保護膜７０は、下部のゲート絶縁膜３０と共に蓄積電極２７と画素電極８２との間に位置して蓄積キャパシタ９０のキャパシタンスを形成する蓄積容量を形成する。

保護膜７０上部には有機膜７２が形成されている。有機膜７２は平坦化特性が優れ且つ感光性（ｐｈｏｔｏｓｅｎｓｉｔｉｖｉｔｙ）を有する有機物質、例えばＰＦＣＢ（ＰｅｒＦｌｕｏｒｏＣｙｃｌｏＢｕｔａｎｅ）、ＢＣＢ（ＢｅｎｚｏＣｙｃｌｏＢｕｔｅｎｅ）またはアクリル等で形成されるようにしてもよい。

有機膜７２にはドレイン電極６６、データ線終端６８をそれぞれ露出するコンタクトホール７６、７８が形成されている。保護膜７０とゲート絶縁膜３０とにはゲート線終端２４を露出するコンタクトホール７４が形成されている。ここで、ドレイン電極６６、データ線終端６８及びゲート終端２４を露出するコンタクトホール（７６、７８、７４）は階段型プロファイルを有するようにしてもよい。また、蓄積電極２７上部の有機膜が除去されて保護膜７０を露出する開口部７７が形成されている。一方、コンタクトホール７４、７６、７８及び開口部７７が形成されている有機膜７２上には、コンタクトホール７６を介してドレイン電極６６と接続された画素電極８２が形成されている。画素電極８２は開口部７７を介して保護膜７０と接続され、蓄積キャパシタ９０の反対電極を形成する。蓄積キャパシタ９０は画素電極８２を介して液晶キャパシタ（図示せず）と並列に接続されている。また、有機膜７２上にはコンタクトホール７４、７８を介してそれぞれゲート終端２４及びデータ終端６８と接続されている補助ゲート終端８４及び補助データ終端８８が形成されている。画素電極８２と補助ゲート及びデータ終端８４、８８とはＩＴＯまたはＩＺＯで構成されている。

以下、本発明の一実施形態による薄膜トランジスタ基板の製造方法について図１Ａ及び図１Ｂ、並びに図２Ａないし図１０Ｅを参照しながら説明するようにする。

まず、図２Ａ及び図２Ｂに示したように、絶縁基板１０上に導電層を積層しフォトエッチングすることによってゲート配線２２、２４、２６、２７、２８を形成する。

ここで、クロム（Ｃｒ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）またはモリブデンタングステン（ＭｏＷ）等の金属単一膜や、必要によってはアルミニウム合金（ＡｌＮｄ）及びクロム金属の二重層、アルミニウム合金（ＡｌＮｄ）及びタングステン金属の二重層や三重層ゲート金属をスパッタリング方法によって形成し、その上部にフォトレジストを塗布して、マスクを設け露光して現像する。その後、湿式エッチングによって前記フォトレジストを剥離することによって、ゲート配線２２、２４、２６、２７、２８が形成される。

これによって図２Ａ及び図２Ｂに示したようにゲート線２２、ゲート電極２６、ゲート終端２４、蓄積電極２７及び蓄積電極線２８を含むゲート配線２２、２４、２６、２７、２８が形成される。

続いて、図３に示したように窒化シリコンで構成されたゲート絶縁膜３０、真性非晶質シリコン層４０及びドーピングされた非晶質シリコン層５０を例えば化学気相蒸着法を利用してそれぞれ１５０ｎｍないし５００ｎｍ、５０ｎｍないし２００ｎｍ、３０ｎｍないし６０ｎｍの厚さに連続的に蒸着する。

続いて、ドーピングされた非晶質シリコン層５０上にスパッタリング方法などによって導電層６０を積層する。

続いて、導電層６０の上部に感光膜１１０を塗布する。

続いて、図４Ａ及び図４Ｂを参照すると、マスクを通して感光膜１１０に光を照射した後、現像し、図４Ｂに示したように、感光膜パターン１１２、１１４を形成する。感光膜パターン１１２、１１４のうち薄膜トランジスタのチャネル部、すなわちソース電極６５とドレイン電極６６との間に位置した第１部分１１４は、データ配線部、すなわちデータ配線が形成される部分に位置した第２部分１１２より厚さが薄くなるようにし、チャネル部とデータ配線部とを除いたその他部分の感光膜をすべて除去する。ここで、蓄積電極２７と重なる感光膜も除去する。この時、チャネル部に残っている感光膜１１４の厚さとデータ配線部に残っている感光膜１１２の厚さの比は後述するエッチング工程における工程条件によって異なるようにしなければならないが、第１部分１１４の厚さを第２部分１１２の厚さの１／２以下にすることが好ましく、例えば、４００ｎｍ以下であることが好ましい。

なお、位置によって感光膜の厚さを異ならせる方法には種々の方法があり、光透過量を調節するために主にスリット（ｓｌｉｔ）や格子状のパターンを形成したり半透明膜を用いる。

このようなマスクを通して感光膜に光を照射することにより、光に直接露出する部分においては高分子が完全に分解されるが、スリットパターンや半透明膜が形成されている部分においては光の照射量が少ないため高分子は完全分解されず、また、遮光膜によって遮られた部分においては高分子がほとんど分解されない。続いて感光膜を現像すると、高分子分子が分解されない部分だけが残り、少量の光が照射された中央部分においては、光が全く照射されない部分より薄い厚さの感光膜を残すことができる。この時、露光時間を長くすればすべての分子が分解されるので、そのようにならないようにしなければならない。

続いて、導電層６０に対するエッチングを行う。この時のエッチングは湿式エッチングによって行うことができ、エッチングに用いる液体は酢酸、硝酸、燐酸の混合液を用いることができる。

このようにすれば、図５に示したように、チャネル部及びデータ配線部の導電層パターン６２、６４、６８だけが残り、チャネル部及びデータ配線部を除いたその他部分の導電層６０はすべて除去され、その下部のドーピングされた非晶質シリコン層５０が露出される。この時残った導電層パターン６２、６４、６７、６８は、ソース及びドレイン電極６５、６６が分離されず接続している点以外ば、データ配線６２、６５、６６、６８の形態と同じである。

続いて、図６に示したように、チャネル部とデータ配線部を除いた他の部分における露出している非晶質シリコン層５０及びその下部の真性非晶質シリコン層４０を感光膜の第１部分１１４と共に乾式エッチング方法によって同時に除去する。この時のエッチングは、感光膜パターン１１２、１１４とドーピングされた非晶質シリコン層５０及び真性非晶質シリコン層４０とが同時にエッチングされゲート絶縁膜３０がエッチングされない条件下で行い、半導体層４２、４４、４８及びオーミックコンタクト層５０、５２、５８を形成する。特に感光膜パターン１１２、１１４のエッチングレートと真性非晶質シリコン層４０のエッチングレートがほとんど同じとなる条件下でエッチングすることが好ましい。例えば、ＳＦ_６とＨＣｌとの混合ガスや、ＳＦ_６とＯ_２との混合ガスを用いると、ほとんど同じ厚さでこれら二つの膜をエッチングすることができる。感光膜パターン１１２、１１４のエッチングレートと真性非晶質シリコン層４０のエッチングレートが等しい場合、第１部分１１４の厚さは、真性非晶質シリコン層４０の厚さとドーピングされた非晶質シリコン層５０の厚さの合計と同じであるかそれより小さくなければならない。このようにすれば、図７に示したように、チャネル部の第１部分１１４が除去されてソース／ドレイン用パターン６４が露出されて、その他部分のドーピングされた非晶質シリコン層５０及び真性非晶質シリコン層４０が除去されて、その下部のゲート絶縁膜３０が露出される。一方、データ配線部の第２部分１１２もエッチングされるので厚さが薄くなる。

続いて、アッシング（ａｓｈｉｎｇ）を介してチャネル部のソース／ドレイン用パターン６４の表面に残っている感光膜残滓を除去する。

続いて、図７に示したように、チャネル部のソース／ドレイン用パターン６４をエッチングすることによって除去する。このエッチング工程はエッチング液を用いる湿式エッチングで行われる。

続いて、ドーピングされた非晶質シリコンで構成されたオーミックコンタクト層５５、５６をエッチングする。この時、乾式エッチングを用いるようにしてもよい。エッチングガスの例としては、ＣＦ_４とＨＣｌとの混合ガスやＣＦ_４とＯ_２との混合ガスを挙げることができ、ＣＦ_４とＯ_２とを用いると、均一な厚さで真性非晶質シリコンで構成された半導体層４４を残すことができる。この時、半導体層４４の一部が除去されて厚さが薄くなり得、感光膜パターンの第２部分１１２もある程度の厚さでエッチングされ得る。この時のエッチングはゲート絶縁膜３０がエッチングされない条件で行なわなければならなく、第２部分１１２がエッチングされ、その下部のデータ配線６２、６５、６６、６７、６８が露出されることがないように感光膜パターンが厚いのが好ましいことはもちろんである。

このようにすれば、ソース電極６５とドレイン電極６６とを分離しながらデータ配線６５、６６とその下部のオーミックコンタクト層５５、５６とが完成する。

続いて、図８に示したようにデータ配線部に残っている感光膜第２部分１１２を除去する。

続いて、図９に示したように、例えばプラズマ化学気相蒸着等で形成されるａ−Ｓｉ：Ｃ：Ｏ、ａ−Ｓｉ：Ｏ：Ｆ等の低誘電率絶縁物質、または無機物質である窒化シリコン（ＳｉＮｘ）等を堆積して保護膜７０を形成した後、ＰＦＣＢ、ＢＣＢまたはアクリル系物質等を塗布し有機膜７２を形成する。この時、堆積される保護膜７０は０．１５ないし０．２５μｍであるようにしてもく、積層される有機膜７２は２．５ないし３．５μｍであるようにしてもよい。有機膜７２の厚さは、ドレイン電極６６と画素電極８２との間の寄生容量を減らしながら有機膜７２の透過率の減少を最小化することができる３．０μｍが好ましい。

図１０Ａ及び図１０Ｂを参照すると、有機膜７２上に光マスク１００を配置する。光マスク１００は透明な基板１１０とその下部の遮光層１２０とで構成され、遮光層１２０の幅が所定値以上である不透明領域Ｃと、一定幅以上遮光層１２０がない透明領域Ａと、遮光層１２０の幅及び／または間隔が所定値以下であるスリット型の半透明領域Ｂとを含む。光マスク１００は、透明領域Ａがゲート終端２４、ドレイン電極６６、蓄積電極２７及びデータ終端６８と重なる有機膜７２の部分に対応するように配置される。

続いて、光マスク１００を介して露光し、現像して、蓄積電極２７と重なる領域の凹部７７ｂを形成する。光マスク１００の半透明膜Ｂを用いて形成される凹部７７ｂにおいては、拡大図に図示したように凹部７７ｂの底面に一定な高さ差ｇを有する凹凸パターンが形成される。凹部７７ｂ及び保護膜７０上に有機膜７２が残留する。ここで残留する有機膜７２の厚さは０．５ないし１．５μｍであるようにしてもよい。言い換えると、凹部７７ｂの底面と保護膜７０の上部面との間の厚さは０．５ないし１．５μｍであるようにしてもよい。好ましくは後続する有機膜パターン７４ｂ、７６ｂ、７８ｂを介して保護膜７０及び／またはゲート絶縁膜３０をエッチングする段階で、蓄積電極２７と重なる保護膜７０及びゲート絶縁膜３０を保護することができるように１．０μｍであるようにしてもよい。有機膜７２を残留させる理由は、有機膜７２が後述するエッチングによってその下部に存在する保護膜７０及びゲート絶縁膜３０を保護することができるからである。

またゲート終端２４、ドレイン電極６６及びデータ終端６８と重なる領域の保護膜７０が露出される有機膜パターン７４ｂ、７６ｂ、７８ｂを形成する。この時、有機膜パターン７４ｂ、７６ｂ、７８ｂは階段型のプロファイルを形成するようにしてもよい。

本発明の実施形態ではスリットマスクを用いて有機膜パターンを形成することを例に挙げるが、格子パターンまたは半透明膜を含むマスクを用いるようにしてもよい。

この時、スリット間に位置したパターンの線幅やパターン間の間隔、すなわちスリットの幅は、露光時用いる露光機の分解能より小さいことが好ましい。半透明膜を用いる場合には、マスクを製作する時、透過率を調節するために他の透過率を有する薄膜を用いたり厚さが異なった薄膜を用いたりすればよい。

続いて図１１に示したように、凹部（図１０Ｂの７７ｂ参照）の底面に形成された凹凸パターンに対して乾式エッチングを行う。この時、凸部が凹部よりもっと多くエッチングされるため、高さの差を減少させ、凹部はほとんど影響がない程度に減少する。凹部７７ｃの下部に形成された保護膜７０を露出しないながら、図１１の拡大図に示したように、凹部７７ｃの底面に形成された凹凸の高さ差をｇからｈに減らすことができるように凸部をエッチングする（ただし、ｈ＜ｇ）。ここで前記エッチングは乾式エッチングで行われ、エッチングで用いられるガスはＳＦ_６とＯ_２との混合ガスまたはＳＦ_６とＮ_２との混合ガスであるようにしてもよい。このように凹凸が緩和されることによって、後続するアッシングによる平坦化工程時間を減少することができる。

この時、ゲート終端２４、データ終端６８及びドレイン電極６６と重なる有機膜パターン７４ｃ、７６ｃ、７８ｃを介して、その下部の保護膜７０の一部がエッチングされたり保護膜全部がエッチングされるたりする場合がある。

続いて図１２に示したように、凹部（図１１の７７ｃ参照）の底面の凹凸をアッシング工程を介して底面が平坦化された凹部７７ｄを形成する。これを詳細に説明すると、高温で酸素プラズマを用いて高分子有機物で構成された凹部（図１１の７７ｃ参照）の凹凸を酸素プラズマの副産物であるＯ*（酸素ラジカル）と反応させれば、有機物質が分解しながらＣＯ_２とＨ_２Ｏとが生成される。この時、凹部（図１１の７７ｃ参照）の底面で形成された凹凸の凸部が凹部より更に分解されて除去されるので、凹部７７ｄの底面が実質的に平坦化される。この時、アッシング工程の効率を改善するために水素（Ｈ_２）及び窒素（Ｎ_２）の混合ガス等を用いることができる。ここで酸素プラズマを用いたアッシングは、保護膜７０より有機膜７２に対して選択比が良いので、凹部７７ｂと保護膜７０との間の有機膜７２以外に保護膜７０ではほとんど影響を受けない。この時、アッシングは保護膜７０が露出されないように調節する。

このような凹凸を除去することによって後述するエッチング工程で蓄積電極２７と重なる保護膜７０及びゲート絶縁膜３０のエッチングを防止することができ、エッチングが更に行われ、蓄積電極２７が露出することを防止することができる。また、凹部７７ｂの底面を平坦化することによって、蓄積キャパシタの蓄積容量を形成する保護膜７０上に有機膜７２の凹凸がほとんど無くなり、位置が変わっても蓄積キャパシタのキャパシタンスが一定になる。

続いて図１３に示したように、図１１の実施形態で用いたエッチングガス体を用いて凹部（図１２の７７ｄ）を更に延長して蓄積電極２７と重なる保護膜７０を露出する開口部７７を形成する。また、図１１の実施形態で用いたエッチングガスを用いてデータ配線６６、６８を露出するコンタクトホール７６、７８、及びゲート終端２４を露出するコンタクトホール７４を形成する。ここで、凹部（図１２の７７ｄ参照）と保護膜７０との間の有機膜７２のみエッチングして、保護膜７０をエッチングしないように調節するようにすればよい。

本発明の実施形態では蓄積電極と重なる保護膜上に有機膜を除去したが、保護膜上に薄い有機膜を残留するようにしてもよい。また、蓄積電極と画素電極との間の距離を狭め、蓄積キャパシタのキャパシタンスを増加させるためにエッチングを更にに行い保護膜の一部を除去したり、保護膜全部を除去したりして、保護膜の一部及びゲート絶縁膜またはゲート絶縁膜に対してのみ蓄積キャパシタの蓄積容量を形成しても構わない。

最後に、図１Ａ及び図１Ｂに示したように、４０ｎｍないし５０ｎｍの厚さのＩＴＯ層を体積しフォトエッチングして開口部７７を介して蓄積電極２７と重なった保護膜７０上に画素電極８２を形成する。また、コンタクトホール７４、７６、７８を介してドレイン電極６６、保護膜７０と接続された画素電極８２、ゲート終端２４と接続された補助ゲート終端８４及びデータ終端６８と接続された補助データ終端８８を形成する。

保護膜７０上に画素電極８２を形成することによって、蓄積電極２７、ゲート絶縁膜３０、保護膜７０及び画素電極８２を含む蓄積キャパシタが完成する。ここで、蓄積キャパシタの一側電極である画素電極８２は蓄積キャパシタの蓄積電極２７と反対側の電極を形成する。また、蓄積キャパシタは画素電極８２が延長されてドレイン電極６６と接続されて液晶キャパシタ（図示せず）と並列に接続される。

一方、ＩＴＯを積層する前の予熱（ｐｒｅ−ｈｅａｔｉｎｇ）工程で用いるガスには窒素を用いることが好ましく、これは、コンタクトホール７４、７６、７８を介して露出した金属膜２４、６６、６８の上部に金属酸化膜が形成されることを防止するためである。

本発明の実施形態では４マスク工程で例を挙げて説明したが、データ配線と半導体層とを一つのマスクにして薄膜トランジスタ基板を製造する工程であれば、これに限定されるわけではない。

本発明の実施形態ではデータ配線が単一層である例を挙げて説明したが、ゲート配線またはデータ配線は二重層または三重層であってもよく、これに限定されるわけではない。

以上添付した図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須な特徴を変更せずに他の具体的な形態で実施できるということを理解することができる。それゆえ、上述した実施形態はすべての面で例示的であり、限定的解釈されないものと理解しなければならない。

本発明は薄膜トランジスタ基板の製造方法に適用される。

本発明の一実施形態による薄膜トランジスタ基板製造方法で製造された薄膜トランジスタ基板のレイアウト図である。 図１ＡのＢ−Ｂ’線に沿って切断した断面図である。 本発明の他の実施形態による薄膜トランジスタ基板の製造方法を順次示したレイアウト図である。 図２ＡのＢ−Ｂ’線に沿った工程段階別断面図である。 図２ＡのＢ−Ｂ’線に沿った工程段階別断面図である。 本発明の他の実施形態による薄膜トランジスタ基板の製造方法を順次示したレイアウト図である。 図４ＡのＢ−Ｂ’線に沿った工程段階別断面図である。 図４ＡのＢ−Ｂ’線に沿った工程段階別断面図である。 図４ＡのＢ−Ｂ’線に沿った工程段階別断面図である。 図４ＡのＢ−Ｂ’線に沿った工程段階別断面図である。 図４ＡのＢ−Ｂ’線に沿った工程段階別断面図である。 図４ＡのＢ−Ｂ’線に沿った工程段階別断面図である。 本発明の他の実施形態による薄膜トランジスタ基板の製造方法を順次示したレイアウト図である。 図１０ＡのＢ−Ｂ’線に沿った断面図でスリットマスクを用いて露光して有機膜パターンを形成する段階を示した断面図である。 有機膜パターンによってエッチングして凹部の底面に形成された凹凸の高さ差を緩和する段階を示した断面図である。 アッシング工程後凹部の底面に形成された凹凸を平坦化する段階を示した断面図である。 エッチングして有機膜パターンを介して開口部及びコンタクトホールを形成する段階を示した断面図である。

Claims (23)

1. 蓄積電極が形成されている基板上に保護膜及び前記保護膜を覆う有機膜を形成し、
   前記蓄積電極と重なった領域の前記有機膜を一部除去し、その底面が凹凸パターンを有する凹部を形成し、
   前記底面の凹凸パターンを平坦化し、
   前記保護膜上面の前記平坦化された有機膜を除去し、前記凹部が前記保護膜上面まで延長された開口部を形成することを含むことを特徴とする薄膜トランジスタ基板の製造方法。
2. 前記平坦化することは、前記凹部の凹凸をアッシングして除去することを含むことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
3. 前記アッシングは、酸素プラズマを用いて行われることを特徴とする請求項２に記載の薄膜トランジスタ基板の製造方法。
4. 前記酸素プラズマを用いたアッシングは、窒素及び水素の混合ガスの雰囲気下で行われることを特徴とする請求項３に記載の薄膜トランジスタ基板の製造方法。
5. 前記アッシングする前に前記凹部の凹凸パターンをエッチングし前記凹部の高さと前記凸部の高さとの差を緩和することをさらに含むことを特徴とする請求項２に記載の薄膜トランジスタ基板の製造方法。
6. 前記エッチングは、ＳＦ_６とＯ_２との混合ガスまたはＳＦ_６とＮ_２との混合ガスを用いる乾式エッチングであることを特徴とする請求項５に記載の薄膜トランジスタ基板の製造方法。
7. 前記凹部を形成することは、露光に用いられる光源の分解能以下の大きさを有するスリットまたは半透明膜を含むマスクを用いてパターニングすることであることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
8. 前記開口部を形成することは、ＳＦ_６とＯ_２またはＳＦ_６とＮ_２との混合ガスを用いる乾式エッチングであることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
9. 前記保護膜を覆うように形成された前記有機膜厚さは２．５ないし３．５μｍであることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
10. 前記凹凸パターンを有する凹部の底面と前記保護膜の上部面との間の厚さは０．５ないし１．５μｍであることを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
11. 前記開口部を形成した後に前記開口部を介して前記蓄積電極と重なる領域の前記保護膜を覆う画素電極を形成することをさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
12. 基板上にゲート線、ゲート電極及び蓄積電極を含むゲート配線を形成し、
    前記ゲート配線を覆うゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に非晶質シリコン層及びデータ導電膜を順次積層して、一つのマスクを用いて半導体層、データ線、並びにソース電極及びドレイン電極を含むデータ配線を形成し、
    前記データ配線上に保護膜及び前記保護膜を覆う有機膜を形成する段階と；
    前記蓄積電極と重なった領域の前記有機膜を一部除去し、その底面が凹凸パターンを有する凹部を形成し、
    前記底面の凹凸パターンを平坦化し、
    前記保護膜上面の前記平坦化された有機膜を除去し、前記凹部が前記保護膜上面まで延長された開口部を形成することを含むことを特徴とする薄膜トランジスタ基板の製造方法。
13. 前記平坦化することは、前記凹部の凹凸をアッシングして除去することを含むことを特徴とする請求項１２に記載の薄膜トランジスタ基板の製造方法。
14. 前記アッシングは酸素プラズマを用いて行われることを特徴とする請求項１３に記載の薄膜トランジスタ基板の製造方法。
15. 前記酸素プラズマを用いたアッシングは、窒素及び水素の混合ガスの雰囲気下で行うことを特徴とする請求項１４に記載の薄膜トランジスタ基板の製造方法。
16. 前記アッシング前に前記凹部の凹凸パターンをエッチングし、前記凹部の高さと前記凸部の高さとの差を緩和することをさらに含むことを特徴とする請求項１３に記載の薄膜トランジスタ基板の製造方法。
17. 前記エッチングは、ＳＦ_６とＯ_２との混合ガスまたはＳＦ_６とＮ_２との混合ガスを用いる乾式エッチングであることを特徴とする請求項１６に記載の薄膜トランジスタ基板の製造方法。
18. 前記凹部を形成することは、露光に使われる光源の分解能以下の大きさを有するスリットまたは半透明膜を含むマスクを用いてパターニングすることであることを特徴とする請求項１２に記載の薄膜トランジスタ基板の製造方法。
19. 前記開口部を形成することは、ＳＦ_６とＯ_２との混合ガスまたはＳＦ_６とＮ_２との混合ガスを用いる乾式エッチングであることを特徴とする請求項１２に記載の薄膜トランジスタ基板の製造方法。
20. 前記保護膜を覆うように形成された前記有機膜厚さは２．５ないし３．５μｍであることを特徴とする請求項１２に記載の薄膜トランジスタ基板の製造方法。
21. 前記凹凸パターンを有する凹部の底面と前記保護膜の上部面との間の厚さは０．５ないし１．５μｍであることを特徴とする請求項１２に記載の薄膜トランジスタ基板の製造方法。
22. 前記開口部を形成した後に前記開口部を介して前記蓄積電極と重なる領域の前記保護膜を覆う画素電極を形成することをさらに含むことを特徴とする請求項１２に記載の薄膜トランジスタ基板の製造方法。
23. 前記半導体層及び前記データ導電膜を形成することは、前記蓄積電極と重なる領域の前記非晶質シリコン層及び前記データ導電膜を除去することを含むことを特徴とする請求項１２に記載の薄膜トランジスタ基板の製造方法。

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