KR20070020923A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

액정 표시 장치의 잔상을 방지하는 박막 트랜지스터 기판의 제조 방법은 기판 상에 도전층을 적층하는 단계, 도전층 상에 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 식각 마스크로 하여 게이트 전극을 가지는 게이트 배선 및 화소 영역 정의 패턴을 형성하는 단계, 기판 전면에 도전성 산화막을 적층하고 제1 감광막 패턴 및 그 상부의 도전성 산화막을 제거하여 상기 화소 영역 정의 패턴 내에 화소 전극을 형성하는 단계, 게이트 배선 및 화소 전극 상에 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 비정질 규소층을 적층하고 패터닝하여 반도체층을 형성하는 단계 및 반도체층 상에 소스 전극 및 소스 전극과 소정 간격으로 이격된 드레인 전극을 포함하는 데이터 배선을 포함하는 단계를 포함한다.
박막 트랜지스터 기판, 4마스크, 리프트 오프, 반도체층, 잔상

Description

박막 트랜지스터 기판 및 그 제조 방법{Thin film transistor substrate and method for fabricating the same}
도 1는 본 발명의 일 실시예에 따른 방법으로 제조된 박막 트랜지스터 기판의 배치도이다.
도 2는 도 1의 II - II'선을 따라 절단한 단면도이다.
도 3, 도 8 및 도 13은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 배치도들이다.
도 4 내지 도 7은 도 3의 V - V'선을 따라 절단한 공정 단계별 단면도들이다.
도 9 내지 도 12는 도 8의 IX - IX'선을 따라 절단한 공정 단계별 단면도들이다.
도 14는 도 13의 XIV - XIV'선을 따라 절단한 공정 단계별 단면도이다.
<도면의 주요 부분에 관한 부호의 설명>
10: 절연 기판 22: 게이트선 24: 게이트 끝단 26: 게이트 전극
27: 화소 영역 정의 패턴 30: 게이트 절연막
44: 반도체층 55, 56: 저항성 접촉층
62: 데이터선 65: 소스 전극 66: 드레인 전극 68: 데이터 끝단
70: 보호막 82: 화소 전극
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 액정 표시 장치의 잔상을 방지하는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치는 박막 트랜지스터(thin film transistor; TFT) 기판, 박막 트랜지스터 기판에 대향하는 컬러 필터 기판, 그리고 양 기판 사이에 개재되어 전기적인 신호가 인가됨에 따라 광의 투과 여부를 결정하는 액정을 가진다.
여기서 박막 트랜지스터 기판의 제조 방법은 반도체층과 데이터 배선을 다른 마스크를 사용하여 패터닝하는 5 마스크 공정과 반도체층과 데이터 배선을 하나의 마스크를 사용하여 패터닝하는 4 마스크 공정이 있다. 박막 트랜지스터 기판의 제 조 공정에서 포토리소그라피 공정은 제조 공정의 효율성을 좌우하는 공정으로 마스크의 수를 줄이는 것이 중요하다. 여기서 4 마스크 공정은 5 마스크의 공정에 비해 마스크의 수를 줄여 박막 트랜지스터 기판의 제조 공정의 효율성을 올린다.
그러나 박막 트랜지스터 기판의 데이터 배선과 반도체층이 하나의 마스크를 이용하여 패터닝된 경우, 데이터 배선은 데이터 배선을 형성할 때 1차로 식각되고, 채널부의 반도체층을 형성할 때 2차로 식각되어 데이터 배선이 과식각된다.
여기서, 소스 전극 및 드레인 전극 등을 포함하는 데이터 배선의 프로파일(profile)은 사진 식각 공정 등에 의해 과식각되어 데이터 배선의 하부에 배치된 반도체층의 프로파일과 정렬되지 않고 반도체층이 데이터 배선의 외측에 돌출된다. 돌출된 반도체층은 백라이트로부터 조사되는 광에 상당 부분 노출되는데, 광에 노출된 반도체층은 광누설 전류를 발생케하여 액정 커패시터에 걸리는 실효 전압에 변화를 주며, 표시 화면의 잔상을 유발한다.
본 발명이 이루고자 하는 기술적 과제는 액정 표시 장치의 잔상을 방지하기 위한 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기한 바와 같은 방법으로 제조된 박막 트랜지스터 기판을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 도전층을 적층하는 단계, 상기 도전층 상에 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 식각 마스크로 하여 게이트 전극을 가지는 게이트 배선 및 화소 영역 정의 패턴을 형성하는 단계, 상기 기판 전면에 도전성 산화막을 적층하고 상기 제1 감광막 패턴 및 그 상부의 도전성 산화막을 제거하여 상기 화소 영역 정의 패턴 내에 화소 전극을 형성하는 단계, 상기 게이트 배선 및 상기 화소 전극 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 비정질 규소층을 적층하고 패터닝하여 반도체층을 형성하는 단계 및 상기 반도체층 상에 소스 전극 및 상기 소스 전극과 소정 간격으로 이격된 드레인 전극을 포함하는 데이터 배선을 포함하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 상기한 바와 같은 방법으로 제조된 박막 트랜지스터 기판이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 및 그 제조 방법에 대해 설명한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단위 화소 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 방법으로 제조된 박막 트랜지스터 기판의 배치도이고, 도 2는 도 1의 II - II'선을 따라 절단한 단면도이다.
기판(10) 위에 게이트 신호를 전달하는 복수의 게이트 배선 및 화소 영역패턴이 형성되어 있다. 게이트 배선(22, 24, 26)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 끝단(24) 및 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26)을 포함한다.
또한, 게이트 배선(22, 24, 26)과 동일한 층으로 위치되고, 게이트선(22)과 후술하는 데이터선(62)에 의해 형성되는 내부 영역에는 화소 전극(82)이 형성되는 영역을 정의하는 화소 영역 정의 패턴(27)이 형성된다. 여기서, 화소 영역 정의 패턴(27)은 게이트선(22) 및 데이터선(62)과 소정 간격 이격되어 게이트선(22) 및 데이터선(62)을 따라 배치되며 전기적 신호는 제공되지 않는다. 화소 영역 정의 패턴(27)은 후술하는 화소 전극(82)이 형성되는 영역으로 개구율을 최대한으로 확보하기 위해 게이트선(22)에서 1.0 내지 1.5μm, 데이터선(62)에서 0.5 내지 1.0μm 간격을 둘 수 있다.
화소 영역 정의 패턴(27) 내부에는 화소 전극(82)이 형성된다. 화소 전극(82)은 기판(10)과 접촉하며, 게이트 배선(22, 24, 26)과 기판(10) 상의 동일한 층에서 형성된다. 여기서 화소 전극(82)은 데이터 전압이 인가되어 상부 기판(미도시)의 공통 전극(미도시)과 함께 전기장을 생성함으로써 화소 전극(82)과 공통 전극(미도시) 사이의 액정층의 액정 분자들의 배열을 결정한다. 또한, 화소 전극(82)은 유지 전극(미도시)에 대향되어 유지 축전기의 일측의 전극을 이룬다. 화소 전극(82)은 투명 도전성 산화막인 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)으로 이루어질 수 있다.
기판(10), 게이트 배선(22, 24, 26), 화소 영역 정의 패턴(27) 및 화소 전극(82)의 위에는 질화 실리콘(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 상에는 화소 전극(82)의 일부를 노출시키는 컨택홀(76)이 형성된다. 컨택홀(76)은 화소 전극(82)이 드레인 전극(66)이 제공하는 데이터 전압을 제공받기 위하여 드레인 전극(66)을 화소 전극(82)과 접촉하도록 안내한다.
게이트 전극(22) 상의 게이트 절연막(30) 상에는 수소화 비정질 규소 또는 다결정 규소 등의 반도체로 이루어진 반도체층(44)이 섬 모양으로 형성되어 있으며, 반도체층(44)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등의 물질로 이루어진 저항성 접촉층(55, 56)이 각각 형성되어 있다.
저항성 접촉층(55,56), 게이트 절연막(30) 및 기판(10) 위에는 데이터 배선(62, 65, 66, 68)이 형성되어 있다. 데이터 배선(62, 65, 66, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(55)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 끝단(68) 및 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부에 대하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다. 또한, 본 발명의 도면에서는 도시하지 않았으나, 데이터 배선은 데이터선(62)과 평행하게 형성되어 있는 유지 전극(미도시) 및 유지 전극선(미도시)을 포함할 수 있다. 유지 전극선(미도시)은 화소 영역을 가로질러 세로 방향으로 뻗어 있으며, 유지 전극선(미도시)에 비해 너비가 넓게 형성되어 있는 유지 전극(미도시)이 연결될 수 있다. 유지 전극(미도시)은 화소 전극(82)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이룬다. 이와 같은 유지 전극(미도시) 및 유지 전극선(미도시)의 모양 및 배치 등은 다양한 형태로 변형될 수 있다. 본 발명의 일 실시예에 따른 방법으로 제조된 박막 트랜지스터 기판은 채널부를 제외한 데이터 배선(62, 68)의 하부에 반도체층이 존재하지 않으며, 채널부의 데이터 배선(65, 66) 또한 외측으로 반도체층(44)이 돌출되지 않는다. 따라서 채널부의 반도체층(44)에서는 백라이트로부터 조사되는 광으로 인한 광누설 전류가 유발되지 않아 액정 커패시터의 실효 전압이 안정되므로 액정 표시 장치의 잔상이 방지된다.
소스 전극(65)은 반도체층(44)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하며 반도체층(44)과 적어도 일부분이 중첩된다.
데이터 배선(62, 65, 66, 68) 및 이들이 가리지 않는 반도체층(44) 상부에는 보호막(70)이 형성되어 있다
보호막(70)에는 데이터 끝단(68)을 각각 드러내는 컨택홀(98)이 형성되어 있으며, 보호막(70)과 게이트 절연막(30)에는 게이트선 끝단(24)을 드러내는 컨택홀(94)이 형성되어 있다.
이하, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 1 및 도 2와 도 3 내지 도 14를 참조하여 설명하기로 한다.
먼저, 도 3 및 도 4에 도시된 바와 같이, 기판(10) 상에 도전층(20)을 적층하고, 도전층(20) 상에 제1 감광막 패턴(102)을 형성한다.
계속해서, 제1 감광막 패턴(102)을 식각 마스크로 하여 도전층(20)을 식각하며, 이때 식각은 습식 식각으로 진행할 수 있다.
이렇게 하면, 도 5에 도시된 바와 같이, 제1 감광막 패턴(102)의 하부에 게이트 배선(22, 24, 26)이 형성된다. 여기서, 제1 감광막 패턴(102) 하부의 도전층(20)은 각 제1 감광막 패턴(102)의 양측 단부보다 더 안쪽으로 과식각된다. 그에 따라 후술하는 도전성 산화막(84)이 기판(10) 전면에 증착할 때 도전성 산화막(84)이 제1 감광막 패턴(102)의 하부의 게이트 배선(22, 24, 26)과 전기적으로 단락되지 아니하고 제1 감광막 패턴(102)의 상부에만 증착될 수 있다. 이때 제1 감광막 패턴(102)의 하부에 도전층(20)이 과식각되는 폭(t1)은 게이트 배선(22, 24, 26)과 제1 감광막 패턴(102)의 상부의 도전성 산화막(84)의 단락을 실질적으로 방지하기 위해 0.4 내지 0.6μm 이상으로 함이 바람직하다.
이어서, 도 6에 도시된 바와 같이, 기판(10) 전면에 도전성 산화막(84)을 증착한다. 이때, 제1 감광막 패턴(102)과 게이트 배선(22, 24, 26)의 폭(t1)으로 인해 도전성 산화막(84)은 게이트 배선(22, 24, 26)과 연결되지 않고, 제1 감광막 패턴(102) 상부에만 증착된다. 여기서 도전성 산화막(84)은 ITO 또는 IZO로 이루어진다. 또한, 기판(10) 위에 화소 전극(82) 이외의 도전성 산화막(84)은 더미 패턴(86)을 이룬다.
이어서, 기판(10)을 스트리퍼(stripper)에 담그게 하여, 제1 감광막 패턴(102)과 게이트 배선(22, 24, 26) 사이의 부분으로 스트리퍼가 침투하여 제1 감광막 패턴(102) 및 그 상부의 도전성 산화막(84)을 제거한다.
이렇게 하면, 도 7에서 도시된 바와 같이, 게이트선(22), 게이트 전극(26), 게이트 끝단(24)을 포함하는 게이트 배선(22, 24, 26), 화소 영역 정의 패턴(27) 및 화소 영역 정의 패턴(27) 내의 화소 전극(82)이 완성된다.
이어서, 도 8 및 도 9에 도시된 바와 같이 질화 규소로 이루어진 게이트 절연막(30), 진성 비정질 규소층(40) 및 도핑된 비정질 규소층(50)을 예컨대, 화학 기상 증착법을 이용하여 연속 증착한 후, 제2 감광막 패턴(114)을 형성한다.
여기서 제2 감광막 패턴(114)은 반도체층이 형성되는 영역(112)의 두께가 그 이외의 영역의 두께보다 크고, 그 이외의 영역 중 화소 전극(82)의 일부를 노출시 키는 부분, 즉, 컨택홀이 형성되는 영역(116)에서는 도핑된 비정질 규소층(40)이 드러나도록 형성된다. 제2 감광막 패턴(114)의 형성시 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 하프톤 마스크를 사용한다.
계속해서 컨택홀이 형성되는 영역(116)에서 도핑된 비정질 규소층(50), 진성 비정질 규소층(40) 및 게이트 절연막(30)을 식각한다. 이때 식각은 건식 식각으로 진행될 수 있으며, 비정질 규소층의 식각에서 사용되는 기체는 SF6, HCl 및 O2 또는 SF6, HCl 및 Cl2의 혼합 기체를 사용하고, 게이트 절연막의 식각에서 사용되는 기체는 SF6 및 O2의 혼합 기체를 사용할 수 있다.
이렇게 하면, 도 10에 도시된 바와 같이, 화소 전극(82)의 일부를 노출시키는 컨택홀(76)이 형성된다.
계속해서 도 11에 도시된 바와 같이, 제2 감광막 패턴(114)을 에치백(etchback)하여 반도체층이 형성되는 영역(112)을 제외한 그 이외의 감광막을 제거한다. 이때, 반도체층이 형성되는 영역(112)의 감광막의 높이도 에치백에 의해 감광막이 제거되어 낮아진다.
다음 반도체층이 형성되는 영역이 남은 제2 감광막 패턴(114')을 식각 마스크로 하여 반도체층(44)을 제외한 도핑된 비정질 규소층(50) 및 진성 비정질 규소층(40)을 제거한다.
이렇게 하면, 도 12에 도시된 바와 같이, 섬 모양의 반도체층(44)이 형성된 다. 따라서 채널부 이외의 모든 부분에서 반도체층이 제거되어 후술하는 데이터 배선(62, 65, 66, 68)의 형성시 채널부 이외의 데이터 배선(62, 65, 66, 68)의 하부에 반도체층이 존재하지 않는다.
이어서, 도 13 및 도 14에 도시된 바와 같이, 데이터 도전층을 스퍼터링 방법 등을 이용하여 증착하고, 데이터 도전층 상에 감광막 패턴을 형성한 후, 상기 감광막 패턴을 식각 마스크로 하여 데이터선(62), 소스 전극(65), 소스 전극(66)과 이격되며 컨택홀(76)을 통하여 화소 전극(82)과 연결되는 드레인 전극(66) 및 데이터 끝단(68)을 포함하는 데이터 배선(62, 65, 66, 68)을 형성한다. 또한, 상기 감광막 패턴에 따라 채널부의 데이터 도전층을 식각함으로써 소스 전극(65)과 드레인 전극(66) 하부의 저항성 접촉층(55,56)이 형성되고, 소스 전극(65)과 드레인 전극(66) 사이의 반도체층(44)이 노출된다
본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에서는 하나의 마스크로 반도체층과 데이터 배선을 패터닝하지 않고, 반도체층의 패터닝을 위한 마스크를 별도로 사용함에도 불구하고 화소 전극을 기판 상의 게이트 배선과 동일한 층에서 형성하므로 4마스크 공정이 가능하다. 반도체층의 패터닝을 위한 별도의 마스크를 사용함으로써 반도체층이 채널부 이외의 데이터 배선 하부에 존재하지 않을뿐더러, 채널부의 반도체층도 채널부의 데이터 배선 외측으로 돌출되지 않는다.
이어서, 도 1 및 도 2에 나타낸 바와 같이, 데이터 배선(62, 65, 66, 68) 상에 보호막(70)을 증착시킨 후, 게이트 절연막(30)과 함께 사진 식각하여 게이트 끝 단(24), 데이터 끝단(68)을 각각 드러내는 컨택홀(94, 98)을 형성한다.
본 발명의 실시예에서는 게이트 배선 및 데이터 배선이 단일층으로 이루어지는 예를 드나, 이중층 또는 삼중층으로도 이루어질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 본 발명의 박막 트랜지스터 기판 및 그의 제조 방법에 따르면 다음의 효과가 있다.
채널부를 제외한 데이터 배선 하부에 반도체층이 형성되어 있지 않으며, 채널부의 데이터 배선 하부에 형성되는 반도체층이 데이터 배선 외측으로 돌출되지 않므므로 백라이트로부터 조사되는 광으로 인한 광누설 전류가 유발되지 않아 액정 표시 장치의 잔상을 방지할 수 있다.

Claims (10)

  1. 기판 상에 도전층을 적층하는 단계;
    상기 도전층 상에 제1 감광막 패턴을 형성하는 단계;
    상기 제1 감광막 패턴을 식각 마스크로 하여 게이트 전극을 가지는 게이트 배선 및 화소 영역 정의 패턴을 형성하는 단계;
    상기 기판 전면에 도전성 산화막을 적층하고 상기 제1 감광막 패턴 및 그 상부의 도전성 산화막을 제거하여 상기 화소 영역 정의 패턴 내에 화소 전극을 형성하는 단계;
    상기 게이트 배선 및 상기 화소 전극 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 비정질 규소층을 적층하고 패터닝하여 반도체층을 형성하는 단계; 및
    상기 반도체층 상에 소스 전극 및 상기 소스 전극과 소정 간격으로 이격된 드레인 전극을 포함하는 데이터 배선을 포함하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  2. 제 1항에 있어서,
    상기 게이트 배선을 형성하는 단계는 상기 감광막 패턴 하부의 상기 도전층을 과식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  3. 제2 항에 있어서,
    상기 도전층을 과식각하는 폭(t1)은 0.4 내지 0.6μm 인 박막 트랜지스터 기판의 제조 방법.
  4. 제1 항에 있어서,
    상기 반도체층은 상기 게이트 전극 상에 섬 모양으로 형성된 박막 트랜지스터 기판의 제조 방법.
  5. 제1 항에 있어서,
    상기 비정질 규소층을 적층하는 단계 후에 컨택홀이 형성되는 영역에서 상기 비정질 규소층을 드러내는 제2 감광막 패턴을 형성하는 단계; 및
    상기 제2 감광막 패턴을 식각 마스크로 하여 상기 화소 전극의 일부를 드러내는 컨택홀을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  6. 제5 항에 있어서,
    상기 드레인 전극은 상기 컨택홀을 통해 화소 전극과 연결되는 박막 트랜지스터 기판의 제조 방법.
  7. 제5 항에 있어서,
    상기 반도체층을 형성하는 단계는 상기 반도체층이 형성되는 영역 이외의 영 역을 제거한 상기 제2 감광막 패턴을 식각 마스크로 하여 반도체층을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  8. 제7 항에 있어서,
    상기 제2 감광막 패턴은 상기 반도체층이 형성되는 영역의 두께가 그 이외의 영역의 두께보다 큰 박막 트랜지스터 기판의 제조 방법.
  9. 제8 항에 있어서,
    상기 제2 감광막 패턴은 슬릿 마스크 또는 하프톤 마스크를 사용하여 형성되는 박막 트랜지스터 기판의 제조 방법.
  10. 제1 항 내지 제9 항 중 어느 한 항에 따른 방법으로 제조된 박막 트랜지스터 기판.
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