KR100864209B1 - 박막트랜지스터 어레이 제조방법 - Google Patents
박막트랜지스터 어레이 제조방법 Download PDFInfo
- Publication number
- KR100864209B1 KR100864209B1 KR1020070020058A KR20070020058A KR100864209B1 KR 100864209 B1 KR100864209 B1 KR 100864209B1 KR 1020070020058 A KR1020070020058 A KR 1020070020058A KR 20070020058 A KR20070020058 A KR 20070020058A KR 100864209 B1 KR100864209 B1 KR 100864209B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- etching
- thin film
- film transistor
- conductive layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 71
- 239000010409 thin film Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 238000001312 dry etching Methods 0.000 claims abstract description 41
- 238000005530 etching Methods 0.000 claims abstract description 27
- 239000010408 film Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 238000011065 in-situ storage Methods 0.000 claims abstract description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 29
- 238000000059 patterning Methods 0.000 claims description 22
- 238000002161 passivation Methods 0.000 claims description 16
- 230000009977 dual effect Effects 0.000 claims description 13
- 238000004380 ashing Methods 0.000 claims description 12
- 239000004973 liquid crystal related substance Substances 0.000 claims description 11
- 238000005260 corrosion Methods 0.000 claims description 10
- 229910052750 molybdenum Inorganic materials 0.000 claims description 10
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 9
- 239000011733 molybdenum Substances 0.000 claims description 9
- 230000007797 corrosion Effects 0.000 claims description 8
- 244000208734 Pisonia aculeata Species 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 238000003491 array Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 123
- 238000004544 sputter deposition Methods 0.000 description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000007792 addition Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000005361 soda-lime glass Substances 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Ceramic Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 박막트랜지스터 어레이 제조 방법에 관한 것이다. 본 발명은 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함하는 기판 상에, 게이트 절연막, 반도체층 및 도전층을 포함하는 순차적으로 적층한 적층 구조를 형성하는 단계, 상기 도전층을 소스전극 및 드레인전극이 분리되지 않은 전극패턴으로 건식 식각하는 단계, 상기 전극패턴의 채널 영역을 식각하여 소스전극 및 드레인전극을 형성하면서, 동시에 상기 전극패턴에 의해 가려지지 않은 패턴 영역의 상기 반도체층을 식각하여 상기 게이트 절연막을 노출시키는 단계를 포함할 수 있다.
박막트랜지스터, 어레이, 제조, 게이트, 소스/드레인, 인시튜, 건식 식각
Description
도 1a 내지 도 1e는 종래의 5 마스크를 이용한 액정표시장치의 박막트랜지스터 패터닝 과정을 도시한 도면.
도 2 a 내지 도 2c는 도 1을 A-A' 선을 따라 절단한 단면도.
도 3a 내지 도 3d는 종래의 4 마스크를 이용한 액정표시장치의 박막트랜지스터 패터닝 과정을 도시한 도면.
도 4 a 내지 도 4c는 도 3을 A-A' 선을 따라 절단한 단면도.
도 5a 내지 도 5d는 본 발명에 따른 4 마스크를 이용한 액정표시장치의 박막트랜지스터 패터닝 과정을 도시한 도면.
도 6a 내지 도 6d는 도 5를 A-A' 선을 따라 절단한 단면도.
도 7은 본 발명에 따른 박막트랜지스터 어레이 제조를 위한 설비 구성을 도시한 도면.
도 8은 본 발명에 따른 박막트랜지스터 어레이 제조 공정의 순서도.
본 발명은 박막트랜지스터 어레이 제조 방법에 관한 것으로서, 보다 상세하게는 4 마스크 공정에 의해 액정표시장치의 박막트랜지스터를 제조하는 방법에 관한 것이다.
액정표시장치(LCD)에 있어서, 박막트랜지스터 및 박막트랜지스터 어레이의 제조 공정은 매우 중요한 과정 중의 하나이며, 이는 장치의 성능뿐만 아니라 수율에도 큰 영향을 끼친다.
기존의 일반적인 박막트랜지스터 어레이 제조는 5 마스크 공정 또는 4 마스크 공정을 통해 이루어 졌다.
종래의 5 마스크 공정은 게이트 마스크를 이용하여 글라스 기판 상에 게이트를 형성하는 과정, 액티브 마스크를 이용하여 활성층을 형성하는 과정, 소스/드레인 마스크를 이용하여 소스/드레인 및 채널부를 형성하는 과정, 패시베이션(passivation) 마스크를 이용하여 패시베이션층(보호층)을 형성하는 과정 및 픽셀 마스크를 이용하여 화소전극을 형성하는 과정을 포함한다.
도 1a 내지 도 1e는 종래의 5 마스크를 이용한 액정표시장치의 박막트랜지스터 패터닝 과정을 도시한 도면이고, 도 2 a 내지 도 2c는 도 1을 A-A' 선을 따라 절단한 단면도이다.
종래의 5 마스크 공정에서 게이트 및 소스/드레인을 생성하는 과정을 살펴보면, 우선 게이트 마스크를 통해 도 1a 및 도 2a와 같이 글래스 기판(100) 상에 게이트 전극(102)을 형성한다.
이후 도 1b와 같이 게이트 절연막(104), 활성층/오믹콘택층(106)을 증착한 다. 이때 활성층(200) 상부에 오믹콘택층(202)이 함께 증착되며, 액티브 마스크를 통해 도 1c 및 도 2b와 같이 게이트 절연막(104), 활성층(200) 및 오믹콘택층(202)을 패터닝한다.
상기한 패터닝 후에 도 1d와 같이 도전층(108)이 스퍼터링에 의해 적층되고, 소스/드레인 마스크를 통해 도 1e 및 도 2c와 같이 소스전극(112), 드레인전극(114) 및 채널부(110)를 형성한다.
이와 같은 5 마스크 공정을 대체하여 액티브 마스크를 사용하지 않는 4 마스크 공정이 제안되었다.
도 3a 내지 도 3d는 종래의 4 마스크를 이용한 액정표시장치의 박막트랜지스터 패터닝 과정을 도시한 도면이고, 도 4 a 내지 도 4c는 도 3을 A-A' 선을 따라 절단한 단면도이다.
종래의 4 마스크 공정에 있어서, 우선 게이트 마스크를 통해 도 3a 및 도 4a와 같이 글래스 기판(100) 상에 게이트 전극(102)을 형성한다.
이후, 도 3b와 같이 게이트 절연막(104), 활성층/오믹콘택층(106) 및 소스/드레인 형성을 위한 도전층(108)을 적층한다. 이때 도 4b에 도시된 바와 같이, 활성층(200) 상부에는 오믹콘택층(202)이 증착된다.
다음으로 소스/드레인 마스크를 통해 도 3c 및 도 4b와 같이 게이트 절연막(104), 활성층/오믹콘택층(106) 및 도전층(108)이 패터닝되는데, 종래의 4 마스크 공정에 따르면 먼저 도전층(108)을 소스와 드레인이 분리되지 않은 형태로 먼저 습식 식각하고, 별도의 공정을 통해 활성층/오믹콘택층(106)을 식각한다.
다음으로 포토레지스트 애싱(ashing)을 통해 채널 영역을 오픈시키고, 채널 영역의 도전층(108)과 오믹콘택층(200)을 식각하여 채널부(110), 소스전극(112) 및 드레인전극(114)을 형성한다.
채널부(110)를 형성한 이후, 소스/드레인 패터닝을 위한 포트레지스트를 습식으로 스트립한다.
이와 같이, 종래의 4 마스크 공정은 도전층(108)이 습식 식각되기 때문에 습식 식각의 등방성으로 인한 패턴 사이즈의 정확도가 떨어지는 문제점이 있었다.
또한, 종래에는 게이트 전극을 형성과정, 패시베이션층 형성 과정 및 픽셀층의 형성 과정에서 습식 식각 및 습식 스트립을 이용하기 때문에 패턴 사이즈의 정확도를 떨어뜨리는 문제점이 있었다.
또한, 도전층(108)의 식각과 활성층/오믹콘택층(106)의 식각이 별개의 공정으로 이루어지기 비효율적인 문제점이 있었으며, 포토레지스트 패턴을 스트립하는 과정이 필요하기 때문에 종래의 5 마스크 공정에 비해 공정 수를 감소시키지 못하는 문제점이 있었다.
또한, 종래의 4 마스크 공정은 도전층(108)을 구성하는 Al 부식 발생을 억제하기 위해 열탕세정(hot water rinsing)을 이용하는데, 이는 제조 공정 단가를 높일 뿐만 아니라 기판을 진공 장비에서 대기 중으로 이동시켜야 하기 때문에 제조 공정의 양산성을 떨어뜨리는 문제점이 있었다.
본 발명에서는 상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 패턴 사이즈의 정확한 제어가 가능한 박막트랜지스터 어레이 제조 방법을 제안하고자 한다.
본 발명의 다른 목적은 식각 관련 장비를 줄일 수 있는 박막트랜지스터 어레이 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 대기 중 작업을 제거하여 양산성을 높일 수 있는 박막트랜지스터 어레이 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 박막트랜지스터 어레이 제조에 있어 공정 수를 줄일 수 있는 박막트랜지스터 어레이 제조 방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위해, 본 발명의 바람직한 일 실시예에 따르면, 액정표시장치의 박막트랜지스터 어레이 제조 방법에 있어서, (a) 기판 상에 건식 식각으로 게이트 전극을 형성하는 단계; (b) 상기 게이트 전극을 포함하는 기판 상에, 게이트 절연막, 반도체층 및 도전층을 포함하는 순차적으로 적층한 적층 구조를 형성하는 단계-상기 반도체층은 활성층 및 오믹콘택층을 포함함-; (c) 상기 도전층을 소스전극 및 드레인전극이 분리되지 않은 전극패턴으로 건식 식각하는 단계; (d) 상기 전극패턴의 채널 영역을 식각하여 소스전극 및 드레인전극을 형성하면서, 동시에 상기 전극패턴에 의해 가려지지 않은 패턴 영역의 상기 반도체층을 건식 식각하여 상기 게이트 절연막을 노출시키는 단계; 및 (e) 건식 식각으로 패시베이션층 및 픽셀층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법이 제공된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것 으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.
도 5a 내지 도 5d는 본 발명에 따른 4 마스크를 이용한 액정표시장치의 박막트랜지스터 패터닝 과정을 도시한 도면이고, 도 6a 내지 도 6d는 도 5를 A-A' 선을 따라 절단한 단면도이다.
본 발명은 건식 식각을 통해 기판(500) 상에 게이트 전극(502)을 형성한다.
여기서 기판(500)은 액정표시장치에 적용되는 소다 라임 글라스와 같은 투명 절연 기판을 포함할 수 있다.
또한, 게이트 전극(502)은 상부 및 하부가 몰리브덴/알루미늄(Mo/Al) 또는 몰리브덴/알미네리윰(Mo/AlNd)로 이루어지는 이중막으로 형성될 수 있다.
다음으로, 도 5b에 도시된 바와 같이, 게이트 절연막(504), 반도체층(506), 도전층(508)의 적층 구조를 형성한다.
여기서, 게이트 절연막(504)은 질화규소(SiNx)로 이루어질 수 있으며, 바람직하게 4000Å 두께로 형성될 수 있다.
반도체층(506)은 활성층(600)과 오믹콘택층(602)를 포함할 수 있다.
활성층(600)은 박막트랜지스터의 채널 형성을 위한 것으로서 진성 비정질 실리콘(intrinsic amorphous Si, i-a-Si)으로 이루어질 수 있다.
본 발명에 따르면, 활성층(600)은 PECVD(Plasma-enhanced chemical vapor deposition)를 이용하여 1000 내지 3000Å 두께, 바람직하게는 2000Å 두께로 성막될 수 있다.
게이트 전극(502)에 인가되는 제어신호에 따라 게이트 절연막(504)을 거쳐 활성층(600)으로 전계가 인가되고, 게이트 전극(502) 상부의 활성층(600)은 제어신호에 따라 채널을 형성하고, 박막트랜지스터는 온/오프 동작을 수행한다.
오믹콘택층(602)은 활성층(600)의 소스/드레인 영역과 도전층(508) 사이의 오믹 콘택(ohmic contact)의 형성을 위한 것으로서, 예를 들어 도핑된 비정질 실리콘(n+ a-Si)을 200Å 내지 1,000Å의 두께로 형성될 수 있으며, 바람직하게는 약 500Å의 두께로 형성될 수 있다.
도전층(508)은 소스/드레인 전극을 형성하기 위한 것으로서, 예를 들어, 상중하위막이 몰리브덴/알루미늄/몰리브덴(Mo/Al/Mo)인 다중층으로 형성될 수 있다. 도전층(508)은 스퍼터링을 이용하여 상위 Mo가 500Å 내지 1500Å, 중위 Al은 3000Å 내지 6000Å, 하위 Mo는 200Å 내지 1000Å로 형성될 수 있다.
이후, 소스/드레인 마스크를 이용하여 소스 및 드레인 전극을 형성하는데, 본 발명의 일 실시예에 따르면, 우선적으로 도 5c 및 도 6b에 도시된 바와 같이 건식 식각을 통해 우선 도전층(508)만을 제1 감광막(604)을 통해 패터닝하여 하위층을 노출시킨다. 이때, 도전층(508)은 소스 전극과 드레인 전극으로 분리되지 않은 형태이다.
여기서 제1 감광막(604)은 채널부가 형성되는 부분이 상대적으로 얇게 형성된 형태로서, 이는 슬릿 형상이나 격자 형상의 노광 마스크나 그 부위가 반투명으로 형성된 노광 마스크(605)를 이용하는 방법을 통해 구현할 수 있다. 그밖에 부위별로 빛의 조사량을 다르게 할 수 있다면 어떠한 방법을 사용하여도 무방하다.
종래에는 도전층(508)을 습식 식각하였으나 본 발명에 따르면 건식 식각을 한다.
본 발명에 따른 도전층(508) 식각은 DFCCP(Dual Frequency Capacitively Coupled Plasma) RiE(Reactive ion Etching) 챔버에서 이루어질 수 있다.
보다 상세하게는 상기한 도전층(508)의 상위/중위/하위막이 Mo/Al/Mo로 이루어지는 경우, 상위 Mo(Top Mo)를 DFCCP RiE 챔버의 듀얼 주파수를 각각 27.12MHz(6kWatt), 3.2MHz(12kWatt), 압력을 30mTorr로 유지하고, 에천트로서 Cl2/SF2를 이용하여 건식 식각한다.
이때, 에천트인 Cl2/SF2는 각각 약 7000sccm(Standard Cubic Centimeter per Minute), 1000scccm이 적용될 수 있다.
중위 및 하위의 Al 및 Mo(Bottom-Mo)를 DFCCP RiE 챔버의 듀얼 주파수를 각각 27.12MHz(6kWatt), 3.2MHz(12kWatt), 압력을 10mTorr로 유지하고, 에천트로서 Cl2/BCl3를 이용하여 건식 식각한다.
이때, 에천트인 Cl2/BCl3는 각각 약 2000sccm이 적용될 수 있다.
이후, 제1 감광막(604)을 포토레지스트 풀백 애싱(PR pull-back ashing) 처리하여 도 6c에 도시된 바와 같이, 제2 감광막(606)을 형성한다. 이에 따라 도전층(508)의 채널 영역(610)이 노출된다.
여기서 포토 레지스트 애싱은 상기한 DFCCP RiE 챔버에서 27.12MHz(6kWatt), 3.2MHz(12kWatt)의 듀얼 주파수, 30mTorr 압력 및 약 10000sccm의 O2 및 300sccm의 SF6를 통해 이루어질 수 있다.
채널 영역(610)이 노출된 이후, 제2 감광막(606)을 이용하여 도전층(508)을 소스 전극(512)과 드레인 전극(514)으로 분리하면서 이와 동시에 도전층(508)의 의해 가려지지 않은 부분인 패턴 영역(608)의 활성층(600) 및 오믹콘택층(602)을 제거하며, 채널 영역(610)의 활성층(600)을 노출시킨다.
본 발명에 따르면, 상기한 채널 영역(610)의 도전층(508) 및 오믹콘택 층(602)은 건식 식각에 의해 제거되며, 이때, 패턴 영역(608) 영역의 활성층(600) 및 오믹콘택층(602)이 인시튜(in-situ) 및 자체 식각으로 동시에 제거된다.
여기서, 도전층(508)의 상위 Mo는 상기한 DFCCP RiE 챔버에서 27.12MHz(6kWatt), 3.2MHz(12kWatt)의 듀얼 주파수, 30mTorr 압력 및 약 7000sccm의 Cl2 및 1000sccm의 SF6 에천트를 통해 식각될 수 있다.
도전층(508)의 중위 및 하위막인 Al/Bottom-Mo은 상기한 DFCCP RiE 챔버에서 27.12MHz(6kWatt), 3.2MHz(12kWatt)의 듀얼 주파수, 10mTorr 압력 및 약 2000sccm의 Cl2 및 2000sccm의 BCl3 에천트를 통해 식각된다.
한편, 도전층(508)의 건식 식각과 동시에 이루어지는 패턴 영역(608)에서의 활성층(600) 및 오믹콘택층(602)은 상위 Mo층 제거와 동일한 조건인 상기한 DFCCP RiE 챔버에서 27.12MHz(6kWatt), 3.2MHz(12kWatt)의 듀얼 주파수, 30mTorr 압력 및 약 7000sccm의 Cl2 및 1000sccm의 SF6 에천트를 통해 인시튜 및 자체 식각될 수 있다. 이와 같은 과정에서 채널 영역(610)의 오믹콘택층(602)이 함께 제거될 수 있다.
본 발명에 따르면, 소스/드레인 전극 및 채널부를 형성하는데 있어서 활성층/오믹콘택층의 식각이 채널 영역의 식각과 동시에 인시튜 및 자체 식각되도록 함으로써 공정을 단순화할 수 있으며, 불량을 감소시킬 수 있다.
본 발명에 따르면, 상기한 식각 공정 후에 도전층의 Al 부식을 방지하기 위한 후처리공정(post anti-corrosion treatment)이 수행된다. 본 발명에 따른 후처 리공정은 DFCCP RiE 챔버에서 27.12MHz(6kWatt), 3.2MHz(12kWatt)의 듀얼 주파수, 30mTorr 압력 및 약 500sccm의 CHF3 및 5000sccm의 O2 조건 하에서 수행될 수 있다.
종래에는 Al 부식 방지를 위해 열탕세정(hot water rinsing)을 수행함으로써 진공 장비에서 추출하여 대기를 통과해야 하나 본 발명에 따른 후처리공정은 상기한 건식 식각 공정 후에 인시튜로서 진행되기 때문에 대기에 노출됨에 따른 문제가 발생하지 않게 된다.
후처리공정이 완료된 후, 제2 감광막(606)에 잔류하는 Cl기에 의한 Al의 부식을 방기하기 위해 산소 플라즈마를 이용한 제2 감광막(606)이 스트립(strip)된다.
제2 감광막(606)의 제거는 HDP ICP RiE(High Density Plasma Inductive Coupled Plasma Reactive ion Etching) 챔버에서 13.56MHz(6kWatt), 3.39MHz(12kWatt)의 듀얼 주파수, 10mTorr 압력 및 약 5000sccm의 O2 조건 하에서 수행될 수 있다.
본 발명에 따르면 제2 감광막(606)의 제거 역시 진공 조건 하에서 이루어지기 때문에 양산성을 보장할 수 있으며 제조 단가를 낮출 수 있게 된다.
한편, 본 발명에 따르면, 게이트 전극(602)을 건식 식각을 통해 형성할 수 있으며, 게이트 전극(602) 패터닝을 위한 게이트 감광막을 건식 스트립할 수 있다.
본 발명에 따르면, 게이트 전극(602)의 형성을 위한 건식 식각은 DFCCP RiE 챔버에서 27.12MHz(6kWatt), 3.2MHz(12kWatt)의 듀얼 주파수, 10mTorr 압력 및 약 2000sccm의 Cl2, 500sccm의 BCl3 및 2000 sccm의 Ar 조건 하에서 수행될 수 있다.
또한, 건식 스트립은 상기 제2 감광막(606)의 제거와 같이, HDP ICP RiE(High Density Plasma Inductive Coupled Plasma Reactive ion Etching) 챔버에서 13.56MHz(6kWatt), 3.39MHz(12kWatt)의 듀얼 주파수, 10mTorr 압력 및 약 5000sccm의 O2 조건 하에서 수행될 수 있다
한편, 본 발명에 따르면, 소스/드레인 전극 상부에 패시베이션층을 형성함에 있어 패시베이션층 패터닝은 종래와 달리 패시베이션 마스크를 통한 건식 식각으로 수행될 수 있으며, 상기한 패시베이션 마스크에 의한 감광막은 건식 스트립으로 제거될 수 있다.
또한, 패시베이션층 상부의 픽셀층 패터닝은 픽셀 마스크를 통한 건식 식각으로 수행될 수 있으며, 상기한 픽셀 마스크에 의해 형성된 감광막은 건식 스트립을 통해 제거될 수 있다.
본 발명에 따르면, 픽셀층 패터닝을 위한 건식 식각은 상기한 소스/드레인 패터닝을 위한 챔버와 다른 주파수 및 파워를 갖는 DFCCP RiE 챔버에서 27.12MHz(7kWatt), 13.56MHz(14kWatt)의 듀얼 주파수, 10mTorr 압력 및 약 2000sccm의 Cl2, 2000sccm의 Ar 조건 하에서 수행될 수 있다.
본 발명에 따르면, 상기한 식각 공정이 모두 비등방성을 갖는 건식 식각으로 이루어지기 때문에 패턴 사이즈의 정확한 제어가 가능하며, 이는 풀(full) HD TV나 쿼드(quad) HD TV와 같이 정확한 패턴 사이즈 제어가 요구되는 제작 공정에 바람직 하게 적용될 수 있다.
도 7은 본 발명에 따른 박막트랜지스터 어레이 제조를 위한 설비 구성을 도시한 도면이고, 도 8은 본 발명에 따른 박막트랜지스터 어레이 제조 공정의 순서도이다.
도 7 및 도 8을 참조하여 본 발명에 따른 박막트랜지스터 어레이 제조 과정을 상세하게 설명한다.
도 7에 도시된 바와 같이, 본 발명에 따른 박막트랜지스터 어레이 제조 설비는 스퍼터링(Sputtering) 장비(700), PECVD 장비(702), P/D(Photolithography/Development) 장비(704), 습식 세정(Wet cleaning) 장비(706), 검사(Inspection) 장비(708), 건식 스트립 장비(710) 및 건식 식각(Dry etching) 장비(712)를 포함할 수 있다.
도 7 및 도 8을 참조하면, A로 표시된 공정을 통해 게이트 전극이 형성된다.
우선 스퍼터링 장비(700)에서 기판(500) 상에 게이트 전극(502)을 형성하기 위한 도전층이 스퍼터링되며(단계 800), P/D 장비(702)에서 게이트 전극(502) 패터닝을 위한 게이트 감광막 형성 과정이 수행된다(단계 802).
이후, 건식 식각 장비(712)에서 게이트 전극 형성을 위한 습식 식각이 수행되며(단계 804), 건식 식각 후에 건식 스트립 장비(710)에서 게이트 감광막의 건식 스트립이 수행된다(단계 806).
상기한 A 공정을 통해 도 5a와 같은 게이트 전극(502)이 형성된다.
한편, B로 표시된 공정을 살펴보면, 게이트 전극이 형성된 기판에는 PECVD 장비(702)에서 반도체층(506)이 증착되며(단계 808), 이후 스퍼터링 장비(700)에서 소스/드레인 전극을 형성하기 위한 도전층이 스퍼터링된다(단계 810).
이후, P/D 장비(702)에서 제1 감광막(604)이 형성된다(단계 812).
본 발명에 따르면, 소스 전극(512) 및 드레인 전극(514)과 채널부(612) 형성 과정이 모두 건식 식각 장비(712)에서 이루어질 수 있다.
제1 감광막(512)을 통해 건식 식각 장비(712)에서 도전층(508)이 소스/드레인 전극으로 분리되지 않은 형태로 건식 식각된다(단계 814).
상기 단계 814에서 사용된 제1 감광막(604)은 건식 식각 장비(712)에서 포토레지스트 풀백 애싱을 통해 제2 감광막(606)으로 되며, 이때 채널 영역(610)이 오픈된다(단계 816).
이후, 건식 식각 장비(712)에서 건식 식각을 통해 채널부(612)를 형성한다(단계 818), 이때 상기 단계 814에서 제거되지 않은 패턴 영역(608) 영역의 활성층(600) 및 오믹콘택층(602)이 인시튜(in-situ) 및 자체 식각으로 동시에 제거된다.
채널부 형성 후에 건식 식각 장비(712)에서 Al 부식을 방지하기 위한 후처리공정(Anti-Corrosion treatment: ACT) 및 포토레지스트 풀(full) 애싱이 수행된다(단계 820).
본 발명에 따르면 도 7의 건식 식각 장비(712)에 DFCCP RiE 챔버 및 HDP ICP RiE 챔버가 동시에 구비되며, DFCCP RiE 챔버에서는 상기한 단계 814 내지 818, HDP ICP RiE 챔버에서 O2 플라즈마를 이용하여 상기한 단계 820이 수행된다.
따라서 하나의 건식 식각 장비 (712) 내에서 도전층 식각, 채널 영역(610) 및 활성층(600) 및 오믹콘택층(602)의 동시 식각 및 PR 풀백 애싱, 후처리공정 및 포토레지스트 풀 애싱(건식 애싱)이 이루어질 수 있어 공정의 효율성이 높아질 수 있다.
상기 단계에 의해 채널부(612), 소스 전극(512) 및 드레인 전극(514)이 생성된 후에 도 7 및 도 8의 C로 표시된 공정에 따라, PECVD 장비(702)에서 패시베이션층을 증착한다(단계 822). 여기서, 패시베이션층은 폴리-질화규소(p-SiNx)로 이루어질 수 있으며, 바람직하게 2000Å 두께로 이루어질 수 있다.
이후, P/D 장비(704)에서 패시베이션층 패터닝을 위한 감광막을 형성한다(단계 824).
건식 식각 장비(712)에서 상기한 감광막을 통해 패시베이션층의 건식 식각을 수행하며(단계 826), 건식 식각이 완료된 후 건식 스트립 장비(710)에서 상기한 감광막의 건식 스트립을 수행한다(단계 828).
다음으로, 스퍼터링 장비(700)에서 픽셀층의 스퍼터링을 수행한다(단계 830). 여기서 픽셀층은 IZO(Indium Zinc Oxide), ITO(Indium Tin Oxide)로, 두께 1000Å로 이루어질 수 있다.
스퍼터링 이후 P/D 장비(702)에서 픽셀층의 패터닝을 위한 감광막을 형성한다(단계 832).
이후, 건식 식각 장비(712)에서 픽셀층을 건식 식각하며(단계 834), 건식 스트립 장비(710)에서 픽셀층 패터닝을 위한 감광막을 건식으로 스트립한다(단계 836).
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 따르면 소스/드레인 전극 형성을 위한 도전층을 건식 식각으로 제거함으로써 패턴 사이즈의 정확한 제어가 가능하다는 장점이 있다.
또한 본 발명에 따르면 소스/드레인 전극을 형성하는 채널부 식각 시 패턴 영역에 존재하는 활성층 및 오믹콘택층이 인시튜 및 자체 식각이 이루어지도록 함으로써 공정을 단축시킬 수 있는 장점이 있다.
또한 본 발명에 따르면 소스/드레인 전극을 형성하는 채널부 식각 후에 진공 조건에서 Al 부식을 방지를 위한 후처리공정을 수행할 수 있어 Al 부식을 원천적으로 방지할 수 있는 장점이 있다.
또한 본 발명에 따르면 건식 식각 장비에서 소스/드레인 전극 형성을 위한 식각 및 소스/드레인 패턴의 애싱 처리할 수 있어 양산성을 높일 수 있는 장점이 있다.
또한 본 발명에 따르면 게이트 전극, 패시베이션층 및 픽셀층의 패터닝을 건식으로 수행할 수 있어 패터닝의 정확도를 높일 수 있는 장점이 있다.
Claims (16)
- 액정표시장치의 박막트랜지스터 어레이 제조 방법에 있어서,(a) 기판 상에 건식 식각으로 게이트 전극을 형성하는 단계;(b) 상기 게이트 전극을 포함하는 기판 상에, 게이트 절연막, 반도체층 및 도전층을 포함하는 순차적으로 적층한 적층 구조를 형성하는 단계-상기 반도체층은 활성층 및 오믹콘택층을 포함함-;(c) 상기 도전층을 소스전극 및 드레인전극이 분리되지 않은 전극패턴으로 건식 식각하는 단계;(d) 상기 전극패턴의 채널 영역을 식각하여 소스전극 및 드레인전극을 형성하면서, 동시에 상기 전극패턴에 의해 가려지지 않은 패턴 영역의 상기 반도체층을 건식 식각하여 상기 게이트 절연막을 노출시키는 단계; 및(e) 건식 식각으로 패시베이션층 및 픽셀층을 패터닝하는 단계를 포함하고,상기 도전층을 상기 전극패턴으로 건식 식각하는 (c)단계 및 상기 소스 전극 및 드레인 전극의 형성과 동시에 상기 패턴 영역의 반도체층을 식각하는 (d)단계는 서로 다른 2개의 주파수로 플라즈마 발생 및 식각을 수행하는 듀얼 주파수 조건에서 이루어지는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제1항에 있어서,상기 (e) 단계는 상기 패시베이션층 및 픽셀층 패터닝을 위한 감광막을 건식으로 스트립하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제1항에 있어서,상기 (e) 단계는 에천트로서 Cl2/Ar을 이용하는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제1항에 있어서,상기 (c) 단계는,(c1) 상기 채널 영역에 위치하는 상기 도전층의 몰리브덴 상위막(top-Mo)을 식각하는 단계; 및(c2) 상기 채널 영역에 위치하는 상기 도전층의 알루미늄 중위막 및 몰리브덴 하위막(bottom-Mo)을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제4항에 있어서,상기 (c1) 단계는 에천트로서 Cl2/SF6를 이용하며, 상기 (c2) 단계는 에천트로서 Cl2/BCl3를 이용하는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제1항에 있어서,상기 (c) 단계는 상기 채널 영역, 상기 분리되지 않은 소스 전극 및 드레인 전극의 상부에 형성되는 제1 감광막을 식각 마스크로 이용하고,상기 제1 감광막은 상기 채널 영역 상부의 막의 두께가 상기 분리되지 않은 소스 전극 및 드레인 전극에 형성된 막의 두께보다 상대적으로 얇은 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제6항에 있어서,(f) 상기 제1 감광막을 풀백(pull-back) 애싱 처리하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제7항에 있어서,상기 풀백 애싱 처리 단계는 O2/SF6 플라즈마 조건하에서 수행되는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제8항에 있어서,상기 (d) 단계는 상기 풀백 애싱 처리를 통해 채널 영역이 오픈된 제2 감광막을 식각 마스크로 이용하는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제9항에 있어서,(g) 상기 도전층을 구성하는 알루미늄의 부식을 방지하기 위한 후처리공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제10항에 있어서,상기 후처리공정은 CHF3/O2 플라즈마 조건하에서 수행되는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제11항에 있어서,(h) 상기 제2 감광막을 O2 플라즈마 조건하에서 풀(full) 스트립하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제12항에 있어서,상기 (a) 내지 (h) 단계는 동일한 건식 식각 장비에서 수행되는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제13항에 있어서,상기 (a) 및 (e) 단계는 동일한 건식 스트립 장비에서 수행되는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제1항에 있어서상기 (d) 단계는,상기 채널 영역에 위치하는 상기 도전층의 몰리브덴 상위막(top-Mo)을 식각하는 단계;상기 채널 영역에 위치하는 상기 도전층의 알루미늄 중위막 및 몰리브덴 하위막(bottom-Mo)을 식각하는 단계; 및상기 채널 영역의 상기 도전층 하부의 오믹콘택층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제15항에 있어서상기 패턴 영역의 상기 반도체층은 상기 몰리브덴 상위막 식각 시 인시튜 자체 식각(in-situ self etching)되는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070020058A KR100864209B1 (ko) | 2007-02-28 | 2007-02-28 | 박막트랜지스터 어레이 제조방법 |
| TW096122907A TW200836349A (en) | 2007-02-28 | 2007-06-25 | Method for manufacturing thin film transistor array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070020058A KR100864209B1 (ko) | 2007-02-28 | 2007-02-28 | 박막트랜지스터 어레이 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080079746A KR20080079746A (ko) | 2008-09-02 |
| KR100864209B1 true KR100864209B1 (ko) | 2008-10-17 |
Family
ID=40020537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070020058A KR100864209B1 (ko) | 2007-02-28 | 2007-02-28 | 박막트랜지스터 어레이 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR100864209B1 (ko) |
| TW (1) | TW200836349A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9178024B2 (en) | 2011-12-12 | 2015-11-03 | Samsung Display Co., Ltd. | Thin film transistor display panel and manufacturing method thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101682078B1 (ko) * | 2010-07-30 | 2016-12-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판의 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000033047A (ko) * | 1998-11-19 | 2000-06-15 | 윤종용 | 박막트랜지스터의제조방법 |
| KR20050003760A (ko) * | 2003-07-04 | 2005-01-12 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 어레이 기판 제조방법 |
| JP2005085905A (ja) * | 2003-09-05 | 2005-03-31 | Advanced Display Inc | 液晶表示装置用薄膜トランジスタの製法および液晶表示装置用薄膜トランジスタ |
| KR20060026621A (ko) * | 2004-09-21 | 2006-03-24 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 어레이 기판 제조방법 |
-
2007
- 2007-02-28 KR KR1020070020058A patent/KR100864209B1/ko active IP Right Grant
- 2007-06-25 TW TW096122907A patent/TW200836349A/zh unknown
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000033047A (ko) * | 1998-11-19 | 2000-06-15 | 윤종용 | 박막트랜지스터의제조방법 |
| KR20050003760A (ko) * | 2003-07-04 | 2005-01-12 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 어레이 기판 제조방법 |
| JP2005085905A (ja) * | 2003-09-05 | 2005-03-31 | Advanced Display Inc | 液晶表示装置用薄膜トランジスタの製法および液晶表示装置用薄膜トランジスタ |
| KR20060026621A (ko) * | 2004-09-21 | 2006-03-24 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 어레이 기판 제조방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9178024B2 (en) | 2011-12-12 | 2015-11-03 | Samsung Display Co., Ltd. | Thin film transistor display panel and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080079746A (ko) | 2008-09-02 |
| TW200836349A (en) | 2008-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100846974B1 (ko) | Ｔｆｔ ｌｃｄ 어레이 기판 및 그 제조 방법 | |
| JP5588740B2 (ja) | Ｔｆｔ−ｌｃｄアレイ基板およびその製造方法 | |
| US8058087B2 (en) | Method for fabricating thin film transistor array substrate | |
| US8298883B2 (en) | Method of forming photoresist burr edge and method of manufacturing array substrate | |
| JP4740203B2 (ja) | 薄膜トランジスタｌｃｄ画素ユニットおよびその製造方法 | |
| US7636135B2 (en) | TFT-LCD array substrate and method for manufacturing the same | |
| WO2013181909A1 (zh) | 薄膜晶体管和阵列基板及其制造方法 | |
| WO2020024345A1 (zh) | Tft 阵列基板的制造方法及 tft 阵列基板 | |
| WO2016008197A1 (zh) | 阵列基板及其制造方法 | |
| CN108573928B (zh) | 一种tft阵列基板的制备方法及tft阵列基板、显示面板 | |
| WO2013044796A1 (zh) | 阵列基板及其制作方法 | |
| US7125756B2 (en) | Method for fabricating liquid crystal display device | |
| KR100864209B1 (ko) | 박막트랜지스터 어레이 제조방법 | |
| US7928013B1 (en) | Display panel and rework method of gate insulating layer of thin film transistor | |
| KR100856544B1 (ko) | 박막트랜지스터 어레이 제조방법 | |
| KR100844374B1 (ko) | 박막트랜지스터 어레이 제조방법 | |
| KR100648214B1 (ko) | 박막 트랜지스터 액정표시장치의 제조방법 | |
| US7749821B2 (en) | Method of fabricating pixel structure | |
| CN102097390B (zh) | 像素结构的制作方法 | |
| KR20070001548A (ko) | 액정표시장치용 어레이 기판의 제조방법 | |
| KR100856550B1 (ko) | 박막트랜지스터 어레이 제조 시스템 | |
| JP5308831B2 (ja) | 積層構造体及びその製造方法 | |
| JPH09129590A (ja) | 薄膜トランジスタの製造方法 | |
| KR100737641B1 (ko) | 박막 트랜지스터 액정표시장치 제조방법 | |
| KR20080041333A (ko) | 박막 트랜지스터 기판의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120912 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20130916 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140919 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20151006 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20161010 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20181011 Year of fee payment: 11 |