JP3501793B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
及びその製造方法に関し、特に、逆スタガ構造の薄膜ト
ランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）におけるオフリーク電流の低減が可能な薄
膜トランジスタ及びその製造方法に関する。
及びその製造方法に関し、特に、逆スタガ構造の薄膜ト
ランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）におけるオフリーク電流の低減が可能な薄
膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】近年、液晶ディスプレイのスイッチング
素子としてＴＦＴを用いるアクティブマトリクス型液晶
表示装置の開発が進められている。このアクティブマト
リクス型液晶表示装置は、ゲート配線、ドレイン配線、
ＴＦＴ及び画素電極等が形成されたアクティブマトリク
ス基板と、カラーフィルタ、ブラックマトリクス等が形
成された対向基板と、これら二つの基板の間に狭持され
た液晶とを備え、アクティブマトリクス基板と対向基板
の各々に設けた電極間又はアクティブマトリクス基板内
に設けた複数の電極間に印加した電圧に応じて、液晶分
子の配向方向を回転又は変化させ、光の透過量を各々の
画素で制御することにより、所望の画像を表示するもの
である。
素子としてＴＦＴを用いるアクティブマトリクス型液晶
表示装置の開発が進められている。このアクティブマト
リクス型液晶表示装置は、ゲート配線、ドレイン配線、
ＴＦＴ及び画素電極等が形成されたアクティブマトリク
ス基板と、カラーフィルタ、ブラックマトリクス等が形
成された対向基板と、これら二つの基板の間に狭持され
た液晶とを備え、アクティブマトリクス基板と対向基板
の各々に設けた電極間又はアクティブマトリクス基板内
に設けた複数の電極間に印加した電圧に応じて、液晶分
子の配向方向を回転又は変化させ、光の透過量を各々の
画素で制御することにより、所望の画像を表示するもの
である。
【０００３】また、ＴＦＴとしては、アクティブマトリ
クス基板上に半導体層を形成する場合、ゲート電極を半
導体層の上側に、ソース／ドレイン電極を下側に配置し
た順スタガ構造と、ゲート電極が下側にあって、ソース
／ドレイン電極が半導体層を介して上側に配置される逆
スタガ構造とが知られており、従来、逆スタガ構造が広
く採用されている。
クス基板上に半導体層を形成する場合、ゲート電極を半
導体層の上側に、ソース／ドレイン電極を下側に配置し
た順スタガ構造と、ゲート電極が下側にあって、ソース
／ドレイン電極が半導体層を介して上側に配置される逆
スタガ構造とが知られており、従来、逆スタガ構造が広
く採用されている。
【０００４】ここで、従来の逆スタガ構造のアクティブ
マトリクス型液晶表示装置について、図９を参照して簡
単に説明する。
マトリクス型液晶表示装置について、図９を参照して簡
単に説明する。
【０００５】図９に示すように、従来のアクティブマト
リクス基板においては、ガラス基板１上にゲート電極２
ａが形成され、ゲート電極２ａを覆ってガラス基板１上
にゲート絶縁膜３が形成されている。ゲート絶縁膜３上
には、ＴＦＴの半導体層となる島状のアモルファスシリ
コン層（以下、「ａ−Ｓｉ層」と記す）４ａ及びｎ型不
純物を比較的多く含むｎ＋ａ−Ｓｉ層４ｂが設けられて
いる。ｎ＋ａ−Ｓｉ層４ｂ及びａ−Ｓｉ層４ａの一部は
除去されてチャネル部４ｃが形成され、チャネル部４ｃ
の両側のｎ＋ａ−Ｓｉ層４ｂ上にはドレイン電極５ａ及
びソース電極５ｂが形成されている。
リクス基板においては、ガラス基板１上にゲート電極２
ａが形成され、ゲート電極２ａを覆ってガラス基板１上
にゲート絶縁膜３が形成されている。ゲート絶縁膜３上
には、ＴＦＴの半導体層となる島状のアモルファスシリ
コン層（以下、「ａ−Ｓｉ層」と記す）４ａ及びｎ型不
純物を比較的多く含むｎ＋ａ−Ｓｉ層４ｂが設けられて
いる。ｎ＋ａ−Ｓｉ層４ｂ及びａ−Ｓｉ層４ａの一部は
除去されてチャネル部４ｃが形成され、チャネル部４ｃ
の両側のｎ＋ａ−Ｓｉ層４ｂ上にはドレイン電極５ａ及
びソース電極５ｂが形成されている。
【０００６】さらに、レイン電極５ａ及びソース電極５
ｂを覆ってゲート絶縁膜３上には、アクティブマトリク
ス基板の表面を平坦化するためのパッシベーション絶縁
膜７が設けられている。更に、ソース電極５ｂ上のパッ
シベーション絶縁膜７が部分的に取り除かれてコンタク
ト部６が形成されており、各画素及びコンタクト部６に
はＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）その他
の透明導電膜からなる画素電極８が形成されている。画
素電極８及びパッシベーション絶縁膜７上に配向膜９が
形成されている。
ｂを覆ってゲート絶縁膜３上には、アクティブマトリク
ス基板の表面を平坦化するためのパッシベーション絶縁
膜７が設けられている。更に、ソース電極５ｂ上のパッ
シベーション絶縁膜７が部分的に取り除かれてコンタク
ト部６が形成されており、各画素及びコンタクト部６に
はＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）その他
の透明導電膜からなる画素電極８が形成されている。画
素電極８及びパッシベーション絶縁膜７上に配向膜９が
形成されている。
【０００７】一方、図示しないが、対向基板側には、ガ
ラス基板上の各画素領域にＲＧＢ各色のカラーフィルタ
が形成され、その上にオーバーコート層を介してＩＴＯ
からなる透明電極が形成されており、アクティブマトリ
クス基板及び対向基板の相互に対向する面には配向膜９
が塗布されている。この配向膜９は所定の方向に配向処
理が施されている。
ラス基板上の各画素領域にＲＧＢ各色のカラーフィルタ
が形成され、その上にオーバーコート層を介してＩＴＯ
からなる透明電極が形成されており、アクティブマトリ
クス基板及び対向基板の相互に対向する面には配向膜９
が塗布されている。この配向膜９は所定の方向に配向処
理が施されている。
【０００８】アクティブマトリクス基板及び対向基板は
それらの間にスペーサを介在させて貼り合わされ、両基
板の隙間に液晶を注入し、封止することにより、アクテ
ィブマトリクス型液晶表示装置が形成されている。
それらの間にスペーサを介在させて貼り合わされ、両基
板の隙間に液晶を注入し、封止することにより、アクテ
ィブマトリクス型液晶表示装置が形成されている。
【０００９】
【発明が解決しようとする課題】一般的に、アクティブ
マトリクス型液晶表示装置において、良好なスイッチン
グ特性を得るためには、ゲートをオンにしたときにソー
ス／ドレイン間に流れる電流（オン電流）が大きく、ゲ
ートをオフにしたときの電流（オフ電流）が小さいこと
が重要である。
マトリクス型液晶表示装置において、良好なスイッチン
グ特性を得るためには、ゲートをオンにしたときにソー
ス／ドレイン間に流れる電流（オン電流）が大きく、ゲ
ートをオフにしたときの電流（オフ電流）が小さいこと
が重要である。
【００１０】しかしながら、上記構造のアクティブマト
リクス型液晶表示装置には、ＴＦＴ上部のスペーサや配
向膜９のチャージアップにより、バックチャネル部にオ
フリーク電流が発生し、このオフリーク電流によってＴ
ＦＴが誤動作を起こし、表示不良となってしまうという
問題があった。
リクス型液晶表示装置には、ＴＦＴ上部のスペーサや配
向膜９のチャージアップにより、バックチャネル部にオ
フリーク電流が発生し、このオフリーク電流によってＴ
ＦＴが誤動作を起こし、表示不良となってしまうという
問題があった。
【００１１】そこで、このバックチャネル部のオフリー
ク電流を抑制するために、バックチャネル部を構成する
ａ−Ｓｉ層の表面に不活性層又は変質層を形成したクテ
ィブマトリクス型液晶表示装置が、特許第２６２１６１
９号公報及び特公平６−９２４６号公報に記載されてい
る。以下、これらのアクティブマトリクス型液晶表示装
置について、図１０及び図１１を参照して説明する。
ク電流を抑制するために、バックチャネル部を構成する
ａ−Ｓｉ層の表面に不活性層又は変質層を形成したクテ
ィブマトリクス型液晶表示装置が、特許第２６２１６１
９号公報及び特公平６−９２４６号公報に記載されてい
る。以下、これらのアクティブマトリクス型液晶表示装
置について、図１０及び図１１を参照して説明する。
【００１２】図１０は、第１の従来例（特許第２６２１
６１９号公報）に係るアクティブマトリクス基板の製造
方法の一部を模式的に示す工程断面図である。
６１９号公報）に係るアクティブマトリクス基板の製造
方法の一部を模式的に示す工程断面図である。
【００１３】第１の従来例に係るアクティブマトリクス
基板の製造方法について概説すると、まず、図１０
（ａ）に示すように、Ｃｒその他の金属膜を透明絶縁性
基板１９上に形成し、フォトリソグラフィ技術を用いて
その金属膜をパターニングしてゲート電極２ａを形成す
る。
基板の製造方法について概説すると、まず、図１０
（ａ）に示すように、Ｃｒその他の金属膜を透明絶縁性
基板１９上に形成し、フォトリソグラフィ技術を用いて
その金属膜をパターニングしてゲート電極２ａを形成す
る。
【００１４】次に、図１０（ｂ）に示すように、ゲート
電極２ａを覆って、透明絶縁性基板１９上にゲート絶縁
膜３を形成し、さらに、ゲート絶縁膜３上に半導体層２
０を成膜する。
電極２ａを覆って、透明絶縁性基板１９上にゲート絶縁
膜３を形成し、さらに、ゲート絶縁膜３上に半導体層２
０を成膜する。
【００１５】次いで、図１０（ｃ）に示すように、半導
体層２０の表面を水素プラズマ２１中に曝して半導体層
２０表面を不活性化する。
体層２０の表面を水素プラズマ２１中に曝して半導体層
２０表面を不活性化する。
【００１６】その後、図示しないが、保護膜を成膜し、
チャネル部の両側に設けたコンタクトホールを介して半
導体層と接続されるソース／ドレイン電極を形成し、そ
の上層に第２保護膜を形成する。
チャネル部の両側に設けたコンタクトホールを介して半
導体層と接続されるソース／ドレイン電極を形成し、そ
の上層に第２保護膜を形成する。
【００１７】このように、第１の従来例においては、Ｔ
ＦＴの保護膜形成前に、半導体層２０を水素プラズマ２
１に曝し、半導体層２０と保護膜との間の界面の界面準
位を増加させることにより、薄膜トランジスタのバック
チャネルを不活性化し、薄膜トランジスタのオフ動作時
にバックチャネルに流れるリーク電流を減少させてい
る。
ＦＴの保護膜形成前に、半導体層２０を水素プラズマ２
１に曝し、半導体層２０と保護膜との間の界面の界面準
位を増加させることにより、薄膜トランジスタのバック
チャネルを不活性化し、薄膜トランジスタのオフ動作時
にバックチャネルに流れるリーク電流を減少させてい
る。
【００１８】図１１は、第２の従来例（特公平６−９２
４６号公報）に係るアクティブマトリクス基板の構造を
示す断面図である。
４６号公報）に係るアクティブマトリクス基板の構造を
示す断面図である。
【００１９】このアクティブマトリクス基板において
は、ガラス基板１上にＮｉＣｒからなるゲート電極２ａ
が設けられ、ガラス基板１の上にシリコン窒化膜からな
るゲート絶縁膜３とａ−Ｓｉ層４ａとｎ＋ａ−Ｓｉ層４
ｂとが順次形成されている。バックチャネル部は、ｎ＋
ａ−Ｓｉ層４ｂ及びａ−Ｓｉ層４ａの一部をドライエッ
チングにより除去することにより形成されている。ａ−
Ｓｉ層４ａの表面には、ドライエッチングと同一装置内
で窒素、酸素、炭素、硼素の少なくとも何れか一つが存
在するガス雰囲気のプラズマに曝すことにより、酸素、
炭素などを取り込んだ表面変質層２２が形成されてい
る。
は、ガラス基板１上にＮｉＣｒからなるゲート電極２ａ
が設けられ、ガラス基板１の上にシリコン窒化膜からな
るゲート絶縁膜３とａ−Ｓｉ層４ａとｎ＋ａ−Ｓｉ層４
ｂとが順次形成されている。バックチャネル部は、ｎ＋
ａ−Ｓｉ層４ｂ及びａ−Ｓｉ層４ａの一部をドライエッ
チングにより除去することにより形成されている。ａ−
Ｓｉ層４ａの表面には、ドライエッチングと同一装置内
で窒素、酸素、炭素、硼素の少なくとも何れか一つが存
在するガス雰囲気のプラズマに曝すことにより、酸素、
炭素などを取り込んだ表面変質層２２が形成されてい
る。
【００２０】このように、第２の従来例においては、バ
ックチャネル部のドライエッチング後に、同一装置内で
窒素、酸素、炭素、硼素の少なくとも一つが存在するガ
ス雰囲気のプラズマに試料を曝して、バックチャネル部
のａ−Ｓｉ層４ａの表面に安定な表面変質層２２を設け
ることにより、ＴＦＴのオフ電流を低減させている。
ックチャネル部のドライエッチング後に、同一装置内で
窒素、酸素、炭素、硼素の少なくとも一つが存在するガ
ス雰囲気のプラズマに試料を曝して、バックチャネル部
のａ−Ｓｉ層４ａの表面に安定な表面変質層２２を設け
ることにより、ＴＦＴのオフ電流を低減させている。
【００２１】上述した従来のアクティブマトリクス基板
の製造方法によれば、バックチャネル部を不活性化させ
ることにより、ある程度オフリーク電流を低減すること
ができる。しかしながら、第１の従来例では、半導体層
２０の成膜後に試料が大気に曝されるため、半導体層２
０の表面が汚染されてしまい、バックチャネル部のポテ
ンシャル変化をもたらす要因となり得るという問題があ
る。
の製造方法によれば、バックチャネル部を不活性化させ
ることにより、ある程度オフリーク電流を低減すること
ができる。しかしながら、第１の従来例では、半導体層
２０の成膜後に試料が大気に曝されるため、半導体層２
０の表面が汚染されてしまい、バックチャネル部のポテ
ンシャル変化をもたらす要因となり得るという問題があ
る。
【００２２】また、第２の従来例においては、ドライエ
ッチング装置内において酸素プラズマ処理を施すため上
記汚染の問題は回避できるが、上記いずれの構成のアク
ティブマトリクス基板の場合も、プラズマ処理による不
活性化が十分でなく、オフリーク電流を有効に抑制する
ことができず、表示欠陥などの不良に対して十分なレベ
ルと言えるものではなかった。
ッチング装置内において酸素プラズマ処理を施すため上
記汚染の問題は回避できるが、上記いずれの構成のアク
ティブマトリクス基板の場合も、プラズマ処理による不
活性化が十分でなく、オフリーク電流を有効に抑制する
ことができず、表示欠陥などの不良に対して十分なレベ
ルと言えるものではなかった。
【００２３】本発明は、従来のアクティブマトリクス基
板の問題点に鑑みてなされたものであって、その主たる
目的は、ＴＦＴ上部のスペーサや配向膜のチャージアッ
プによるバックゲート効果を抑制し、画素電極部の電圧
保持不良を防止することができる薄膜トランジスタ及び
その製造方法を提供することにある。
板の問題点に鑑みてなされたものであって、その主たる
目的は、ＴＦＴ上部のスペーサや配向膜のチャージアッ
プによるバックゲート効果を抑制し、画素電極部の電圧
保持不良を防止することができる薄膜トランジスタ及び
その製造方法を提供することにある。
【００２４】
【００２５】
【問題を解決するための手段】上記目的を達成するた
め、本発明は、絶縁性基板上に、ゲート電極を形成する
工程と、ゲート絶縁膜を介して半導体層を形成する工程
と、前記半導体層に接続されるソース／ドレイン電極を
形成する工程と、前記ソース／ドレイン電極間の半導体
層を一部エッチングする工程と、パッシベーション絶縁
膜を成膜する工程とを有する薄膜トランジスタの製造方
法において、前記ソース／ドレイン電極間の半導体層を
一部エッチングする工程後、前記パッシベーション絶縁
膜の成膜前に、第１のガスを用いて第１のプラズマ処理
を施す工程と、第２のガスを用いて第２のプラズマ処理
を施す工程と、ＵＶ／オゾン洗浄処理を施す工程と、を
行い、前記第１及び第２のガスが、酸素、窒素、炭素、
水素又はヘリウムのいずれか一を含むことを特徴とする
薄膜トランジスタの製造方法を提供する。
め、本発明は、絶縁性基板上に、ゲート電極を形成する
工程と、ゲート絶縁膜を介して半導体層を形成する工程
と、前記半導体層に接続されるソース／ドレイン電極を
形成する工程と、前記ソース／ドレイン電極間の半導体
層を一部エッチングする工程と、パッシベーション絶縁
膜を成膜する工程とを有する薄膜トランジスタの製造方
法において、前記ソース／ドレイン電極間の半導体層を
一部エッチングする工程後、前記パッシベーション絶縁
膜の成膜前に、第１のガスを用いて第１のプラズマ処理
を施す工程と、第２のガスを用いて第２のプラズマ処理
を施す工程と、ＵＶ／オゾン洗浄処理を施す工程と、を
行い、前記第１及び第２のガスが、酸素、窒素、炭素、
水素又はヘリウムのいずれか一を含むことを特徴とする
薄膜トランジスタの製造方法を提供する。
【００２６】 また、本発明は、半導体層を形成する工
程と、前記半導体層をパターニングしてチャネル部を形
成する工程と、前記チャネル部にチャネル保護膜を形成
する工程とを有する薄膜トランジスタの製造方法におい
て、前記半導体層の形成後、前記チャネル保護膜の成膜
前に、該チャネル保護膜の成膜装置内に第１のガスを導
入して第１のプラズマ処理を施す工程と、第２のガスを
導入して第２のプラズマ処理を施す工程と、ＵＶ／オゾ
ン洗浄処理を施す工程と、を行い、前記第１及び第２の
ガスが、酸素、窒素、炭素、水素又はヘリウムのいずれ
か一を含むことを特徴とする薄膜トランジスタの製造方
法を提供する。
程と、前記半導体層をパターニングしてチャネル部を形
成する工程と、前記チャネル部にチャネル保護膜を形成
する工程とを有する薄膜トランジスタの製造方法におい
て、前記半導体層の形成後、前記チャネル保護膜の成膜
前に、該チャネル保護膜の成膜装置内に第１のガスを導
入して第１のプラズマ処理を施す工程と、第２のガスを
導入して第２のプラズマ処理を施す工程と、ＵＶ／オゾ
ン洗浄処理を施す工程と、を行い、前記第１及び第２の
ガスが、酸素、窒素、炭素、水素又はヘリウムのいずれ
か一を含むことを特徴とする薄膜トランジスタの製造方
法を提供する。
【００２７】 前記半導体層は、アモルファスシリコン
層からなることが好ましい。
層からなることが好ましい。
【００２８】
【００２９】 例えば、前記第１のガスが酸素からな
り、前記第２のガスが水素からなる構成とすることがで
きる。
り、前記第２のガスが水素からなる構成とすることがで
きる。
【００３０】さらに、本発明に係る薄膜トランジスタの
製造方法は、前記第２のプラズマ処理の前に、所定の温
度で前記絶縁性基板を加熱する工程を有することが好ま
しい。
製造方法は、前記第２のプラズマ処理の前に、所定の温
度で前記絶縁性基板を加熱する工程を有することが好ま
しい。
【００３１】前記所定の温度は摂氏２５０度乃至摂氏３
５０度の範囲内の温度であることが好ましく、摂氏２８
０度乃至摂氏３２０度の範囲内の温度であることがより
好ましい。
５０度の範囲内の温度であることが好ましく、摂氏２８
０度乃至摂氏３２０度の範囲内の温度であることがより
好ましい。
【００３２】また、前記所定の温度で前記絶縁性基板を
加熱する工程は少なくとも１０分以上行われることが好
ましい。
加熱する工程は少なくとも１０分以上行われることが好
ましい。
【００３３】前記パッシベーション膜の成膜条件として
は、成膜パワー密度が０．０５乃至１．０Ｗ／ｃｍ2で
あることが好ましく、成膜パワー密度が０．０５乃至
０．２Ｗ／ｃｍ2であることがより好ましい。
は、成膜パワー密度が０．０５乃至１．０Ｗ／ｃｍ2で
あることが好ましく、成膜パワー密度が０．０５乃至
０．２Ｗ／ｃｍ2であることがより好ましい。
【００３４】前記第２のガスは、前記第１のガスの構成
元素のうちの少なくとも一つの元素の原子番号よりも小
さい原子番号の元素を含むことが好ましい。
元素のうちの少なくとも一つの元素の原子番号よりも小
さい原子番号の元素を含むことが好ましい。
【００３５】なお、本発明に係る薄膜トランジスタの製
造方法においては、第１のガスを用いた第１のプラズマ
処理を行う過程と、第２のガスを用いた第２のプラズマ
処理を行う過程との順番は問わない。第１のプラズマ処
理を先に実施してもよく、あるいは、第２のプラズマ処
理を先に実施してもよい。
造方法においては、第１のガスを用いた第１のプラズマ
処理を行う過程と、第２のガスを用いた第２のプラズマ
処理を行う過程との順番は問わない。第１のプラズマ処
理を先に実施してもよく、あるいは、第２のプラズマ処
理を先に実施してもよい。
【００３６】 さらに、本発明は、本発明の薄膜トラン
ジスタの製造方法により製造され、ソース／ドレイン電
極間の半導体層表面近傍において、第１のガスの構成元
素の濃度が高く、深部において前記第１のガスの構成元
素のうちの少なくとも１つの元素の原子番号よりも小さ
い原子番号の元素を含む第２のガスの構成元素の濃度が
高く、前記第１のガスが酸素、窒素、炭素の何れか一を
含み、前記第２のガスは少なくとも水素を含むことを特
徴とする薄膜トランジスタを提供する。
ジスタの製造方法により製造され、ソース／ドレイン電
極間の半導体層表面近傍において、第１のガスの構成元
素の濃度が高く、深部において前記第１のガスの構成元
素のうちの少なくとも１つの元素の原子番号よりも小さ
い原子番号の元素を含む第２のガスの構成元素の濃度が
高く、前記第１のガスが酸素、窒素、炭素の何れか一を
含み、前記第２のガスは少なくとも水素を含むことを特
徴とする薄膜トランジスタを提供する。
【００３７】本薄膜トランジスタにおいては、前記第１
のガスの構成元素が、第１のプラズマ処理により、前記
半導体層の表面近傍に導入され、前記第１のガスの構成
元素のうちの少なくとも１つの元素の原子番号よりも小
さい原子番号の元素を含む第２のガスの構成元素が、第
２のプラズマ処理により、前記半導体層の深部に導入さ
れることが好ましい。
のガスの構成元素が、第１のプラズマ処理により、前記
半導体層の表面近傍に導入され、前記第１のガスの構成
元素のうちの少なくとも１つの元素の原子番号よりも小
さい原子番号の元素を含む第２のガスの構成元素が、第
２のプラズマ処理により、前記半導体層の深部に導入さ
れることが好ましい。
【００３８】
【００３９】また、本発明に係る薄膜トランジスタは、
ドレイン電圧Ｖｄ＝１０Ｖ、フロントゲート電圧Ｖｆｇ
＝−１０Ｖ、バックゲート電圧Ｖｂｇ＝１０Ｖの条件下
において、ドレイン電流ＩｄがＩｄ≦１×１０-10Ａと
なるバックゲート特性を有することが好ましい。深部に
導入される構成とすることができる。
ドレイン電圧Ｖｄ＝１０Ｖ、フロントゲート電圧Ｖｆｇ
＝−１０Ｖ、バックゲート電圧Ｖｂｇ＝１０Ｖの条件下
において、ドレイン電流ＩｄがＩｄ≦１×１０-10Ａと
なるバックゲート特性を有することが好ましい。深部に
導入される構成とすることができる。
【００４０】本発明によれば、安定した不活性層を形成
し、また、パッシベーション膜成膜時のダメージや膜の
応力を減少させることにより、バックチャネル部のオフ
リーク電流を確実に抑制することができる。
し、また、パッシベーション膜成膜時のダメージや膜の
応力を減少させることにより、バックチャネル部のオフ
リーク電流を確実に抑制することができる。
【００４１】
【発明の実施の形態】［第１の実施形態］本発明の第１
の実施形態に係るアクティブマトリクス型液晶表示装置
及びその製造方法について、図１乃至図５を参照して説
明する。図１は、第１の実施形態に係るアクティブマト
リクス型液晶表示装置の構造を示す断面図であり、図２
のＩ−Ｉ線における断面図である。図２は、第１の実施
形態に係るアクティブマトリクス基板の構造を示す平面
図である。図３及び図４は、第１の実施形態に係るアク
ティブマトリクス型液晶表示装置の製造方法の一部を模
式的に示す工程断面図である。また、図５は、本実施形
態に係るアクティブマトリクス型液晶表示装置の効果を
説明するためのグラフである。
の実施形態に係るアクティブマトリクス型液晶表示装置
及びその製造方法について、図１乃至図５を参照して説
明する。図１は、第１の実施形態に係るアクティブマト
リクス型液晶表示装置の構造を示す断面図であり、図２
のＩ−Ｉ線における断面図である。図２は、第１の実施
形態に係るアクティブマトリクス基板の構造を示す平面
図である。図３及び図４は、第１の実施形態に係るアク
ティブマトリクス型液晶表示装置の製造方法の一部を模
式的に示す工程断面図である。また、図５は、本実施形
態に係るアクティブマトリクス型液晶表示装置の効果を
説明するためのグラフである。
【００４２】以下に述べる本実施形態に係るアクティブ
マトリクス型液晶表示装置は、逆スタガ構造のチャネル
エッチ型アクティブマトリクス型液晶表示装置である。
マトリクス型液晶表示装置は、逆スタガ構造のチャネル
エッチ型アクティブマトリクス型液晶表示装置である。
【００４３】まず、図１及び図２を参照して、本実施形
態に係るチャネルエッチ型アクティブマトリクス型液晶
表示装置の構造について説明する。
態に係るチャネルエッチ型アクティブマトリクス型液晶
表示装置の構造について説明する。
【００４４】本実施形態に係るアクティブマトリクス型
液晶表示装置は、ＴＦＴが形成されているＴＦＴ側基板
３０と、ＴＦＴ側基板３０に対向する対向基板４０と、
ＴＦＴ側基板３０と対向基板４０との間に挟まれた液晶
層５０と、から構成されている。
液晶表示装置は、ＴＦＴが形成されているＴＦＴ側基板
３０と、ＴＦＴ側基板３０に対向する対向基板４０と、
ＴＦＴ側基板３０と対向基板４０との間に挟まれた液晶
層５０と、から構成されている。
【００４５】図１に示すように、ＴＦＴ側基板３０は、
ガラス基板１と、ガラス基板１の上に形成されたゲート
電極２ａと、ゲート電極２ａを覆って、ガラス基板１上
に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形
成されたａ−Ｓｉ層４ａと、ａ−Ｓｉ層４ａ上に形成さ
れたｎ+ａ−Ｓｉ層４ｂと、ゲート電極２ａの上方にお
いて、ａ−Ｓｉ層４ａのチャネル部に形成された不活性
層４ｃと、チャネル部の両側において、ｎ+ａ−Ｓｉ層
４ｂを覆ってゲート絶縁膜３上に形成されたドレイン電
極５ａ及びソース電極５ｂと、不活性層４ｃ、ドレイン
電極５ａ及びソース電極５ｂを覆ってゲート絶縁膜３上
に形成されたパッシベーション絶縁膜７と、パッシベー
ション絶縁膜７上に形成され、パッシベーション絶縁膜
７を部分的に除去して形成されたコンタクト部６を介し
てソース電極５ｂに電気的に接続している画素電極８
と、パッシベーション絶縁膜７及び画素電極８を覆って
形成されている配向膜９と、を備えている。
ガラス基板１と、ガラス基板１の上に形成されたゲート
電極２ａと、ゲート電極２ａを覆って、ガラス基板１上
に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形
成されたａ−Ｓｉ層４ａと、ａ−Ｓｉ層４ａ上に形成さ
れたｎ+ａ−Ｓｉ層４ｂと、ゲート電極２ａの上方にお
いて、ａ−Ｓｉ層４ａのチャネル部に形成された不活性
層４ｃと、チャネル部の両側において、ｎ+ａ−Ｓｉ層
４ｂを覆ってゲート絶縁膜３上に形成されたドレイン電
極５ａ及びソース電極５ｂと、不活性層４ｃ、ドレイン
電極５ａ及びソース電極５ｂを覆ってゲート絶縁膜３上
に形成されたパッシベーション絶縁膜７と、パッシベー
ション絶縁膜７上に形成され、パッシベーション絶縁膜
７を部分的に除去して形成されたコンタクト部６を介し
てソース電極５ｂに電気的に接続している画素電極８
と、パッシベーション絶縁膜７及び画素電極８を覆って
形成されている配向膜９と、を備えている。
【００４６】さらに、図２に示すように、ＴＦＴ側基板
３０上には、ゲート配線２とドレイン配線５とが互いに
直交する方向に形成され、ゲート配線２及びドレイン配
線５の交差部近傍にはスイッチング素子として薄膜トラ
ンジスタ（ＴＦＴ）４が配設されている。各ＴＦＴ４の
バックチャネル部には、図１に示したように、不活性層
４ｃが設けられている。
３０上には、ゲート配線２とドレイン配線５とが互いに
直交する方向に形成され、ゲート配線２及びドレイン配
線５の交差部近傍にはスイッチング素子として薄膜トラ
ンジスタ（ＴＦＴ）４が配設されている。各ＴＦＴ４の
バックチャネル部には、図１に示したように、不活性層
４ｃが設けられている。
【００４７】また、ＴＦＴ側基板３０に対向する対向基
板４０は、ガラス基板１１と、ガラス基板１１上に形成
されたＲＧＢ各色のカラー表示を行うためのカラーフィ
ルター１２と、カラーフィルター１２上に形成されたオ
ーバーコート層１３と、オーバーコート層１３上に形成
されたＩＴＯからなる透明電極１４と、透明電極１４上
に形成された配向膜９と、から構成されている。
板４０は、ガラス基板１１と、ガラス基板１１上に形成
されたＲＧＢ各色のカラー表示を行うためのカラーフィ
ルター１２と、カラーフィルター１２上に形成されたオ
ーバーコート層１３と、オーバーコート層１３上に形成
されたＩＴＯからなる透明電極１４と、透明電極１４上
に形成された配向膜９と、から構成されている。
【００４８】ＴＦＴ側基板３０と対向基板４０との間に
は、液晶層５０の厚みを保持するためのスペーサ１０が
配置されている。また、液晶層５０の周囲には、液晶分
子を外部に漏らさないためのシール（図示せず）が形成
されている。
は、液晶層５０の厚みを保持するためのスペーサ１０が
配置されている。また、液晶層５０の周囲には、液晶分
子を外部に漏らさないためのシール（図示せず）が形成
されている。
【００４９】次に、上記構造のＴＦＴ側基板３０の製造
方法について、図３及び図４を参照して説明する。
方法について、図３及び図４を参照して説明する。
【００５０】まず、図３（ａ）に示すように、一般的な
プロセスを用いて、以下のようにして、ＴＦＴ４を形成
する。
プロセスを用いて、以下のようにして、ＴＦＴ４を形成
する。
【００５１】先ず、ガラス基板１上に、例えば、スパッ
タ法を用いてクロム（Ｃｒ）を２００ｎｍ程度の膜厚で
堆積した後、公知のリソグラフィ技術及びエッチング技
術を用いてクロム膜をパターンニングし、ゲート電極２
ａを形成する。
タ法を用いてクロム（Ｃｒ）を２００ｎｍ程度の膜厚で
堆積した後、公知のリソグラフィ技術及びエッチング技
術を用いてクロム膜をパターンニングし、ゲート電極２
ａを形成する。
【００５２】その後、例えば、ＣＶＤ法を用いてシリコ
ン窒化膜からなるゲート絶縁膜３を５００ｎｍ程度の膜
厚で、さらに、ＴＦＴ４の半導体層となるａ−Ｓｉ層４
ａとｎ＋ａ−Ｓｉ層４ｂとをそれぞれ３００ｎｍ、５０
ｎｍ程度の膜厚で順次堆積する。
ン窒化膜からなるゲート絶縁膜３を５００ｎｍ程度の膜
厚で、さらに、ＴＦＴ４の半導体層となるａ−Ｓｉ層４
ａとｎ＋ａ−Ｓｉ層４ｂとをそれぞれ３００ｎｍ、５０
ｎｍ程度の膜厚で順次堆積する。
【００５３】その後、ａ−Ｓｉ層４ａ及びｎ＋ａ−Ｓｉ
層４ｂをパターンニングして島状のＴＦＴ領域を形成し
た後、例えば、スパッタ法を用いてクロム（Ｃｒ）を１
５０ｎｍ程度の膜厚で堆積する。次いで、このクロム膜
上にレジストパターン１５を形成し、試料をドライエッ
チング装置に投入し、レジストパターン１５をマスクと
してクロム膜をパターンニングし、ドレイン配線５、ド
レイン電極５ａ及びソース電極５ｂを形成する。
層４ｂをパターンニングして島状のＴＦＴ領域を形成し
た後、例えば、スパッタ法を用いてクロム（Ｃｒ）を１
５０ｎｍ程度の膜厚で堆積する。次いで、このクロム膜
上にレジストパターン１５を形成し、試料をドライエッ
チング装置に投入し、レジストパターン１５をマスクと
してクロム膜をパターンニングし、ドレイン配線５、ド
レイン電極５ａ及びソース電極５ｂを形成する。
【００５４】次に、図３（ｂ）に示すように、ドレイン
電極５ａとソース電極５ｂとで挟まれたチャネル領域が
露出するようにｎ＋ａ−Ｓｉ層４ｂ及びａ−Ｓｉ層４ａ
の一部を除去するチャネルエッチングを行う。このチャ
ネルエッチングは、例えば、エッチングガス流量５００
ｓｃｃｍ、ガス圧力２０Ｐａ、ＲＦパワー６００Ｗ程度
の条件で行うことができ、ａ−Ｓｉ層４ａの表面から１
００ｎｍ程度の深さまで掘り込んでエッチングを終了す
る。
電極５ａとソース電極５ｂとで挟まれたチャネル領域が
露出するようにｎ＋ａ−Ｓｉ層４ｂ及びａ−Ｓｉ層４ａ
の一部を除去するチャネルエッチングを行う。このチャ
ネルエッチングは、例えば、エッチングガス流量５００
ｓｃｃｍ、ガス圧力２０Ｐａ、ＲＦパワー６００Ｗ程度
の条件で行うことができ、ａ−Ｓｉ層４ａの表面から１
００ｎｍ程度の深さまで掘り込んでエッチングを終了す
る。
【００５５】ここで、従来の一般的なプロセスでは試料
をドライエッチング装置から取り出してパッシベーショ
ン絶縁膜７を成膜する装置に投入する。
をドライエッチング装置から取り出してパッシベーショ
ン絶縁膜７を成膜する装置に投入する。
【００５６】これに対して、本実施形態においては、表
面を汚染することなく、ａ−Ｓｉ層４ａに不活性層４ｃ
を形成するために、ドライエッチング装置内に酸素ガス
を導入し、第１のプラズマ処理としての酸素プラズマ処
理１６を行う。
面を汚染することなく、ａ−Ｓｉ層４ａに不活性層４ｃ
を形成するために、ドライエッチング装置内に酸素ガス
を導入し、第１のプラズマ処理としての酸素プラズマ処
理１６を行う。
【００５７】この酸素プラズマ処理の条件としては、例
えば、酸素ガス流量８００ｓｃｃｍ、ガス圧力１４０Ｐ
ａ、パワー密度０．５Ｗ／ｃｍ2、処理時間２０秒程度
とすると良好な不活性層４ｃを形成することができる。
えば、酸素ガス流量８００ｓｃｃｍ、ガス圧力１４０Ｐ
ａ、パワー密度０．５Ｗ／ｃｍ2、処理時間２０秒程度
とすると良好な不活性層４ｃを形成することができる。
【００５８】なお、この酸素プラズマ処理により、良好
な不活性層４ｃを形成することができる理由としては、
ａ−Ｓｉ層４ａの表面に存在するシリコン（Ｓｉ）の未
結合手が酸素で終端されて不活性化されると考えられ
る。あるいは、酸素プラズマ処理がレジスト塗布状態で
行われるため、レジストを構成する元素が酸素プラズマ
１６によりエッチングされ、ａ−Ｓｉ層４ａの表面に取
り込まれて変質層が形成される可能性も考えられる。
な不活性層４ｃを形成することができる理由としては、
ａ−Ｓｉ層４ａの表面に存在するシリコン（Ｓｉ）の未
結合手が酸素で終端されて不活性化されると考えられ
る。あるいは、酸素プラズマ処理がレジスト塗布状態で
行われるため、レジストを構成する元素が酸素プラズマ
１６によりエッチングされ、ａ−Ｓｉ層４ａの表面に取
り込まれて変質層が形成される可能性も考えられる。
【００５９】その後、従来の一般的なプロセスによれ
ば、レジストパターン１５を除去して、基板全面にパッ
シベーション絶縁膜７を堆積する。
ば、レジストパターン１５を除去して、基板全面にパッ
シベーション絶縁膜７を堆積する。
【００６０】これに対して、本実施形態においては、図
３（ｃ）に示すように、ａ−Ｓｉ層４ａの表面の不活性
化をより確実に行うために、すなわち、より確実に不活
性層４ｃを形成するために、パッシベーション絶縁膜７
の成膜の前処理として基板加熱処理及び第２のプラズマ
処理としての水素プラズマ処理１７を施す。
３（ｃ）に示すように、ａ−Ｓｉ層４ａの表面の不活性
化をより確実に行うために、すなわち、より確実に不活
性層４ｃを形成するために、パッシベーション絶縁膜７
の成膜の前処理として基板加熱処理及び第２のプラズマ
処理としての水素プラズマ処理１７を施す。
【００６１】具体的には、試料をパッシベーション絶縁
膜７を形成するためのＣＶＤ装置に投入し、ＣＶＤ装置
内で、例えば、摂氏２５０乃至３５０度、より望ましく
は、摂氏２８０乃至３２０度程度の温度で１０分程度基
板加熱処理を施した後、水素ガス流量１０００ｓｃｃ
ｍ、ガス圧力７０Ｐａ、パワー密度１．０Ｗ／ｃｍ2、
基板温度摂氏３００度程度の条件で１０秒程度水素プラ
ズマ処理を行う。
膜７を形成するためのＣＶＤ装置に投入し、ＣＶＤ装置
内で、例えば、摂氏２５０乃至３５０度、より望ましく
は、摂氏２８０乃至３２０度程度の温度で１０分程度基
板加熱処理を施した後、水素ガス流量１０００ｓｃｃ
ｍ、ガス圧力７０Ｐａ、パワー密度１．０Ｗ／ｃｍ2、
基板温度摂氏３００度程度の条件で１０秒程度水素プラ
ズマ処理を行う。
【００６２】なお、この基板加熱処理は、ａ−Ｓｉ層４
ａの表層に取り込まれた水素を動きやすくして水素によ
る終端を促進するために行うものであり、この基板加熱
処理の温度が高すぎると、ａ−Ｓｉ層４ａ中のダングリ
ングボンドに終端した水素が逆に脱離してしまう結果と
なる。また、基板加熱処理の温度が低すぎると、ａ−Ｓ
ｉ層４ａ中のダングリングボンドの水素終端を促進する
ことができない。このため、基板加熱処理の温度は適度
な温度範囲に設定する必要がある。本願発明者の実験に
よれば、その温度範囲としては摂氏２５０乃至３５０度
が好ましく、摂氏２８０乃至３２０度程度がより好まし
いことが確認されている。
ａの表層に取り込まれた水素を動きやすくして水素によ
る終端を促進するために行うものであり、この基板加熱
処理の温度が高すぎると、ａ−Ｓｉ層４ａ中のダングリ
ングボンドに終端した水素が逆に脱離してしまう結果と
なる。また、基板加熱処理の温度が低すぎると、ａ−Ｓ
ｉ層４ａ中のダングリングボンドの水素終端を促進する
ことができない。このため、基板加熱処理の温度は適度
な温度範囲に設定する必要がある。本願発明者の実験に
よれば、その温度範囲としては摂氏２５０乃至３５０度
が好ましく、摂氏２８０乃至３２０度程度がより好まし
いことが確認されている。
【００６３】また、ドライエッチング装置内で行った酸
素プラズマ処理（第１のプラズマ処理）においては、酸
素原子が比較的大きいことから、酸素原子によって不活
性化（終端）される領域はａ−Ｓｉ層４ａのほぼ表層に
限られると考えられるが、水素原子は酸素原子よりも小
さいために、更に、ａ−Ｓｉ層４ａの内部にまで浸透す
ることができ、ａ−Ｓｉ層４ａの表層のみならず、それ
よりも深い領域、すなわち、酸素原子が入り込めなかっ
た領域におけるＳｉも水素で終端して不活性化すること
ができるものと考えられる。このように、酸素プラズマ
処理（第１のプラズマ処理）と水素プラズマ処理（第２
のプラズマ処理）とを組み合わせることによって、ａ−
Ｓｉ層４ａの表層の不活性化を確実に行うこと、すなわ
ち、ａ−Ｓｉ層４ａの表層に良好な不活性層４ｃを形成
することができると考えられる。
素プラズマ処理（第１のプラズマ処理）においては、酸
素原子が比較的大きいことから、酸素原子によって不活
性化（終端）される領域はａ−Ｓｉ層４ａのほぼ表層に
限られると考えられるが、水素原子は酸素原子よりも小
さいために、更に、ａ−Ｓｉ層４ａの内部にまで浸透す
ることができ、ａ−Ｓｉ層４ａの表層のみならず、それ
よりも深い領域、すなわち、酸素原子が入り込めなかっ
た領域におけるＳｉも水素で終端して不活性化すること
ができるものと考えられる。このように、酸素プラズマ
処理（第１のプラズマ処理）と水素プラズマ処理（第２
のプラズマ処理）とを組み合わせることによって、ａ−
Ｓｉ層４ａの表層の不活性化を確実に行うこと、すなわ
ち、ａ−Ｓｉ層４ａの表層に良好な不活性層４ｃを形成
することができると考えられる。
【００６４】続いて、図４（ａ）に示すように、ＣＶＤ
装置内に反応性ガスを導入し、パッシベーション絶縁膜
７を４００ｎｍ程度の膜厚で成膜する。本実施形態にお
いては、このパッシベーション絶縁膜７の形成工程にお
いて、パッシベーション絶縁膜７の成膜のパワーを小さ
くすることによって、バックチャネル部のオフリーク電
流を低減することとしている。
装置内に反応性ガスを導入し、パッシベーション絶縁膜
７を４００ｎｍ程度の膜厚で成膜する。本実施形態にお
いては、このパッシベーション絶縁膜７の形成工程にお
いて、パッシベーション絶縁膜７の成膜のパワーを小さ
くすることによって、バックチャネル部のオフリーク電
流を低減することとしている。
【００６５】その理由は以下の通りである。
【００６６】ａ−Ｓｉ層４ａの表面に良好な不活性層４
ｃを設けても、その上部に形成するパッシベーション絶
縁膜７の成膜パワーが大きいと、パッシベーション絶縁
膜７の成膜時にａ−Ｓｉ層４ａにダメージが与えられた
り、パッシベーション絶縁膜７に残留する応力が大きく
なり、ストレスによりバックチャネル部のリーク電流が
大きくなってしまう。そこで、本実施形態においては、
例えば、反応ガス圧力２００Ｐａ、パワー密度０．１Ｗ
／ｃｍ2、基板温度３００℃程度の条件でパッシベーシ
ョン絶縁膜７の成膜を行うことにより、通常の条件（ガ
ス圧力２００Ｐａ、パワー密度０．５Ｗ／ｃｍ2、基板
温度３００℃程度）と比べて、パワー密度を１／５程度
に下げることにより、応力の小さい膜を形成し、界面準
位を改善している。
ｃを設けても、その上部に形成するパッシベーション絶
縁膜７の成膜パワーが大きいと、パッシベーション絶縁
膜７の成膜時にａ−Ｓｉ層４ａにダメージが与えられた
り、パッシベーション絶縁膜７に残留する応力が大きく
なり、ストレスによりバックチャネル部のリーク電流が
大きくなってしまう。そこで、本実施形態においては、
例えば、反応ガス圧力２００Ｐａ、パワー密度０．１Ｗ
／ｃｍ2、基板温度３００℃程度の条件でパッシベーシ
ョン絶縁膜７の成膜を行うことにより、通常の条件（ガ
ス圧力２００Ｐａ、パワー密度０．５Ｗ／ｃｍ2、基板
温度３００℃程度）と比べて、パワー密度を１／５程度
に下げることにより、応力の小さい膜を形成し、界面準
位を改善している。
【００６７】その後、図４（ｂ）に示すように、ソース
電極５ｂ上のパッシベーション絶縁膜７を部分的に除去
してコンタクト部６を形成した後、ＩＴＯその他の透明
導電性材料からなる画素電極８を４０ｎｍ程度の膜厚で
各画素領域及びコンタクト部６に形成する。
電極５ｂ上のパッシベーション絶縁膜７を部分的に除去
してコンタクト部６を形成した後、ＩＴＯその他の透明
導電性材料からなる画素電極８を４０ｎｍ程度の膜厚で
各画素領域及びコンタクト部６に形成する。
【００６８】一方、ＴＦＴ基板３０に対向する対向基板
４０においては、ガラス基板１１上にＲＧＢ各色のカラ
ーフィルタ１２を各画素に対応させて形成し、その上に
オーバーコート層１３及びＩＴＯからなる透明電極１４
を形成し、両基板の対向面側に配向膜９を塗布して所定
の方向に配向処理を施す。
４０においては、ガラス基板１１上にＲＧＢ各色のカラ
ーフィルタ１２を各画素に対応させて形成し、その上に
オーバーコート層１３及びＩＴＯからなる透明電極１４
を形成し、両基板の対向面側に配向膜９を塗布して所定
の方向に配向処理を施す。
【００６９】次いで、両基板をスペーサ１０を挟んで貼
り合わせ、両基板のギャップに液晶を注入して本実施形
態に係るアクティブマトリクス型液晶表示装置が完成す
る。
り合わせ、両基板のギャップに液晶を注入して本実施形
態に係るアクティブマトリクス型液晶表示装置が完成す
る。
【００７０】このように、本実施形態に係るアクティブ
マトリクス型液晶表示装置及びその製造方法によれば、
ＴＦＴ４のバックチャネル部のａ−Ｓｉ層４ａの表面
に、チャネルドライエッチング処理に引き続き行われる
酸素プラズマ処理（第１のプラズマ処理）と、ＣＶＤ装
置におけるパッシベーション絶縁膜７の成膜の前処理と
して行われる基板加熱処理及び水素プラズマ処理（第２
のプラズマ処理）と、低パワーによるパッシベーション
絶縁膜７の成膜とにより、従来例に比べて安定した不活
性層４ｃを形成することができ、バックチャネル部のオ
フリーク電流を確実に抑制することができる。
マトリクス型液晶表示装置及びその製造方法によれば、
ＴＦＴ４のバックチャネル部のａ−Ｓｉ層４ａの表面
に、チャネルドライエッチング処理に引き続き行われる
酸素プラズマ処理（第１のプラズマ処理）と、ＣＶＤ装
置におけるパッシベーション絶縁膜７の成膜の前処理と
して行われる基板加熱処理及び水素プラズマ処理（第２
のプラズマ処理）と、低パワーによるパッシベーション
絶縁膜７の成膜とにより、従来例に比べて安定した不活
性層４ｃを形成することができ、バックチャネル部のオ
フリーク電流を確実に抑制することができる。
【００７１】上記の本実施形態に係るアクティブマトリ
クス型液晶表示装置及びその製造方法による効果につい
て図５を参照して説明する。
クス型液晶表示装置及びその製造方法による効果につい
て図５を参照して説明する。
【００７２】図５（ａ）は、ドレイン電圧（Ｖｄ）を１
０Ｖ、フロントゲート電圧（Ｖｆｇ）を−１０Ｖに設定
した条件下において、水素プラズマ処理だけを施した従
来構造のＴＦＴと本実施形態におけるＴＦＴ（すなわ
ち、処理酸素プラズマ処理と基板加熱処理と水素プラズ
マ処理と低パワー成膜とを施したＴＦＴ）の各々につい
て、スペーサ１０その他の原因によるチャージアップを
想定してバックゲート電圧Ｖｂｇを−２０Ｖ乃至２０Ｖ
の範囲で印加したときのソース・ドレイン間に流れる電
流Ｉｄ（ゲート幅Ｗ、ゲート長ＬとしたときにＷ／Ｌ＝
１に換算した値）をプロットしたグラフである。
０Ｖ、フロントゲート電圧（Ｖｆｇ）を−１０Ｖに設定
した条件下において、水素プラズマ処理だけを施した従
来構造のＴＦＴと本実施形態におけるＴＦＴ（すなわ
ち、処理酸素プラズマ処理と基板加熱処理と水素プラズ
マ処理と低パワー成膜とを施したＴＦＴ）の各々につい
て、スペーサ１０その他の原因によるチャージアップを
想定してバックゲート電圧Ｖｂｇを−２０Ｖ乃至２０Ｖ
の範囲で印加したときのソース・ドレイン間に流れる電
流Ｉｄ（ゲート幅Ｗ、ゲート長ＬとしたときにＷ／Ｌ＝
１に換算した値）をプロットしたグラフである。
【００７３】図５（ａ）から明らかであるように、水素
プラズマ処理のみを施した従来構造のＴＦＴにおいて
は、バックゲート電圧Ｖｂｇがプラスとなっている領域
（図の右側半分の領域）において、バックゲート電圧Ｖ
ｂｇの上昇に伴ってリーク電流Ｉｄが激増している。こ
れに対して、本実施形態におけるＴＦＴにおいては、バ
ックゲート電圧Ｖｂｇがプラスとなっている領域におい
て、リーク電流の増加が著しく小さい。このことは、本
実施形態の構造により、バックチャネル部のオフリーク
電流を有効に抑制できることが可能であることを示して
いる。
プラズマ処理のみを施した従来構造のＴＦＴにおいて
は、バックゲート電圧Ｖｂｇがプラスとなっている領域
（図の右側半分の領域）において、バックゲート電圧Ｖ
ｂｇの上昇に伴ってリーク電流Ｉｄが激増している。こ
れに対して、本実施形態におけるＴＦＴにおいては、バ
ックゲート電圧Ｖｂｇがプラスとなっている領域におい
て、リーク電流の増加が著しく小さい。このことは、本
実施形態の構造により、バックチャネル部のオフリーク
電流を有効に抑制できることが可能であることを示して
いる。
【００７４】また、図５（ｂ）は、ドレイン電圧（Ｖ
ｄ）を１０Ｖ、フロントゲート電圧（Ｖｆｇ）を−１０
Ｖ、バックゲート電圧（Ｖｂｇ）を１０Ｖに設定した条
件下において、ソース・ドレイン電流Ｉｄとパッシベー
ション絶縁膜７の成膜パワー密度との相関を示すグラフ
である。
ｄ）を１０Ｖ、フロントゲート電圧（Ｖｆｇ）を−１０
Ｖ、バックゲート電圧（Ｖｂｇ）を１０Ｖに設定した条
件下において、ソース・ドレイン電流Ｉｄとパッシベー
ション絶縁膜７の成膜パワー密度との相関を示すグラフ
である。
【００７５】図５（ｂ）から明らかであるように、パッ
シベーション絶縁膜７の成膜パワー密度が大きくなる
と、ａ−Ｓｉ層４ａへのダメージやパッシベーション絶
縁膜７の残留応力によりリーク電流が大きくなり、ま
た、成膜パワー密度が小さすぎるとパッシベーション絶
縁膜７の保護膜としての機能が低下する。従って、リー
ク電流の増加を防止し、パッシベーション絶縁膜７の保
護膜としての機能を低下させないような成膜パワー密度
の好ましい範囲が存在する。その範囲は、本願発明者の
知見によれば、０．０５乃至１．０Ｗ／ｃｍ2であり、
より望ましくは、０．０５乃至０．２Ｗ／ｃｍ2程度で
あり、この範囲において最も顕著な効果が得られること
が確認されている。
シベーション絶縁膜７の成膜パワー密度が大きくなる
と、ａ−Ｓｉ層４ａへのダメージやパッシベーション絶
縁膜７の残留応力によりリーク電流が大きくなり、ま
た、成膜パワー密度が小さすぎるとパッシベーション絶
縁膜７の保護膜としての機能が低下する。従って、リー
ク電流の増加を防止し、パッシベーション絶縁膜７の保
護膜としての機能を低下させないような成膜パワー密度
の好ましい範囲が存在する。その範囲は、本願発明者の
知見によれば、０．０５乃至１．０Ｗ／ｃｍ2であり、
より望ましくは、０．０５乃至０．２Ｗ／ｃｍ2程度で
あり、この範囲において最も顕著な効果が得られること
が確認されている。
【００７６】 なお、本実施形態においては、第１のプ
ラズマ処理においては酸素ガスを用い、第２のプラズマ
処理においては水素ガスを用いた例について記載した
が、使用するガスの種類はそれらに限定されるものでは
ない。例えば、第１のプラズマ処理に用いるガスと第２
のプラズマ処理に用いるガスを、ガス種として酸素ガス
及び水素ガスの他に、窒素、炭素、ヘリウム等を用いて
組み合わせることもできる。
ラズマ処理においては酸素ガスを用い、第２のプラズマ
処理においては水素ガスを用いた例について記載した
が、使用するガスの種類はそれらに限定されるものでは
ない。例えば、第１のプラズマ処理に用いるガスと第２
のプラズマ処理に用いるガスを、ガス種として酸素ガス
及び水素ガスの他に、窒素、炭素、ヘリウム等を用いて
組み合わせることもできる。
【００７７】この場合、第２のプラズマ処理に用いられ
る第２のガスは、第１のプラズマ処理に用いられる第１
のガスの構成元素のうちの少なくとも一つの元素の原子
番号よりも小さい原子番号の元素を含むものであること
が望ましい。従って、上述の実施形態において用いた第
１のガスとしての酸素ガス及び第２のガスとしての水素
ガスの組み合わせの他に、例えば、第１のガスとしての
酸素ガス及び第２のガスとしてのヘリウムガスの組み合
わせを選択することも可能である。
る第２のガスは、第１のプラズマ処理に用いられる第１
のガスの構成元素のうちの少なくとも一つの元素の原子
番号よりも小さい原子番号の元素を含むものであること
が望ましい。従って、上述の実施形態において用いた第
１のガスとしての酸素ガス及び第２のガスとしての水素
ガスの組み合わせの他に、例えば、第１のガスとしての
酸素ガス及び第２のガスとしてのヘリウムガスの組み合
わせを選択することも可能である。
【００７８】また、本実施形態においては、酸素プラズ
マ処理と基板加熱処理と水素プラズマ処理と低パワーＣ
ＶＤ成膜の４つの処理を施す例について記載したが、水
素プラズマ処理及び低パワーＣＶＤ成膜時にも基板を加
熱しているため、基板加熱処理を特別に設けなくても、
バックチャネル部のオフリーク電流はある程度低減でき
ると考えられる。また、酸素プラズマ処理と水素プラズ
マ処理（又は、酸素プラズマ処理と基板加熱処理と水素
プラズマ処理）を組み合わせるだけでも、不活性層４ｃ
をａ−Ｓｉ層４ａの表層のみならず深い領域、すなわ
ち、酸素原子が入り込めなかった領域まで安定して形成
することができるため、パッシベーション絶縁膜７の成
膜を通常の条件で行ってもオフリーク電流の低減効果を
期待することができる。
マ処理と基板加熱処理と水素プラズマ処理と低パワーＣ
ＶＤ成膜の４つの処理を施す例について記載したが、水
素プラズマ処理及び低パワーＣＶＤ成膜時にも基板を加
熱しているため、基板加熱処理を特別に設けなくても、
バックチャネル部のオフリーク電流はある程度低減でき
ると考えられる。また、酸素プラズマ処理と水素プラズ
マ処理（又は、酸素プラズマ処理と基板加熱処理と水素
プラズマ処理）を組み合わせるだけでも、不活性層４ｃ
をａ−Ｓｉ層４ａの表層のみならず深い領域、すなわ
ち、酸素原子が入り込めなかった領域まで安定して形成
することができるため、パッシベーション絶縁膜７の成
膜を通常の条件で行ってもオフリーク電流の低減効果を
期待することができる。
【００７９】従って、上述の４つの処理は次のような組
み合わせの下に実施することができる。 （１）第１のプラズマ処理（例えば、酸素プラズマ処
理）と第２のプラズマ処理（例えば、水素プラズマ処
理） （２）第１のプラズマ処理と基板加熱処理と第２のプラ
ズマ処理 （３）第１のプラズマ処理と第２のプラズマ処理と低パ
ワーＣＶＤ成膜 （４）酸素プラズマ処理と基板加熱処理と水素プラズマ
処理と低パワーＣＶＤ成膜 さらに、本実施形態においては、ドライエッチング装置
内に酸素ガスを導入して酸素プラズマ処理を行うことに
より、ａ−Ｓｉ層４ａの表層に存在するＳｉの未結合手
を酸素で終端し、バックチャネル部を不活性化している
が、チャネルドライエッチング処理に引き続き、ＵＶ／
オゾン洗浄処理を施すことによってもオフリーク電流の
低減効果をある程度期待することができる。
み合わせの下に実施することができる。 （１）第１のプラズマ処理（例えば、酸素プラズマ処
理）と第２のプラズマ処理（例えば、水素プラズマ処
理） （２）第１のプラズマ処理と基板加熱処理と第２のプラ
ズマ処理 （３）第１のプラズマ処理と第２のプラズマ処理と低パ
ワーＣＶＤ成膜 （４）酸素プラズマ処理と基板加熱処理と水素プラズマ
処理と低パワーＣＶＤ成膜 さらに、本実施形態においては、ドライエッチング装置
内に酸素ガスを導入して酸素プラズマ処理を行うことに
より、ａ−Ｓｉ層４ａの表層に存在するＳｉの未結合手
を酸素で終端し、バックチャネル部を不活性化している
が、チャネルドライエッチング処理に引き続き、ＵＶ／
オゾン洗浄処理を施すことによってもオフリーク電流の
低減効果をある程度期待することができる。
【００８０】また、ＵＶ／オゾン洗浄処理と第１のプラ
ズマ処理及び第２のプラズマ処理との組み合わせによっ
て、効果的にオフリーク電流を低減することができるこ
とが確認されている。 ［第２の実施形態］次に、本発明の第２の実施形態に係
るアクティブマトリクス型液晶表示装置及びその製造方
法について、図６乃至図８を参照して説明する。図６
は、第２の実施形態に係るアクティブマトリクス型液晶
表示装置の構造を示す断面図である。図７及び図８は、
本実施形態に係るアクティブマトリクス型液晶表示装置
の製造方法の一部を模式的に示す工程断面図である。
ズマ処理及び第２のプラズマ処理との組み合わせによっ
て、効果的にオフリーク電流を低減することができるこ
とが確認されている。 ［第２の実施形態］次に、本発明の第２の実施形態に係
るアクティブマトリクス型液晶表示装置及びその製造方
法について、図６乃至図８を参照して説明する。図６
は、第２の実施形態に係るアクティブマトリクス型液晶
表示装置の構造を示す断面図である。図７及び図８は、
本実施形態に係るアクティブマトリクス型液晶表示装置
の製造方法の一部を模式的に示す工程断面図である。
【００８１】以下に述べる本実施形態に係るアクティブ
マトリクス型液晶表示装置は、逆スタガ構造のチャネル
保護型アクティブマトリクス型液晶表示装置である。
マトリクス型液晶表示装置は、逆スタガ構造のチャネル
保護型アクティブマトリクス型液晶表示装置である。
【００８２】まず、図６を参照して、本実施形態に係る
チャネル保護型アクティブマトリクス型液晶表示装置の
構造について説明する。
チャネル保護型アクティブマトリクス型液晶表示装置の
構造について説明する。
【００８３】本実施形態に係るアクティブマトリクス型
液晶表示装置は、ＴＦＴが形成されているＴＦＴ側基板
３１と、ＴＦＴ側基板３１に対向する対向基板４０と、
ＴＦＴ側基板３１と対向基板４０との間に挟まれた液晶
層５０と、から構成されている。
液晶表示装置は、ＴＦＴが形成されているＴＦＴ側基板
３１と、ＴＦＴ側基板３１に対向する対向基板４０と、
ＴＦＴ側基板３１と対向基板４０との間に挟まれた液晶
層５０と、から構成されている。
【００８４】図６に示すように、ＴＦＴ側基板３０は、
ガラス基板１と、ガラス基板１の上に形成されたゲート
電極２ａと、ゲート電極２ａを覆って、ガラス基板１上
に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形
成されたａ−Ｓｉ層４ａと、ゲート電極２ａの上方にお
いて、ａ−Ｓｉ層４ａ上に形成された不活性層４ｃと、
不活性層４ｃ上に形成されたチャネル保護層１８と、不
活性層４ｃ及びチャネル保護層１８を覆ってａ−Ｓｉ層
４ａ上に形成されたｎ+ａ−Ｓｉ層４ｂと、チャネル部
の両側において、ｎ+ａ−Ｓｉ層４ｂを覆ってゲート絶
縁膜３上に形成されたドレイン電極５ａ及びソース電極
５ｂと、チャネル保護幕１８、ドレイン電極５ａ及びソ
ース電極５ｂを覆ってゲート絶縁膜３上に形成されたパ
ッシベーション絶縁膜７と、パッシベーション絶縁膜７
上に形成され、パッシベーション絶縁膜７を部分的に除
去して形成されたコンタクト部６を介してソース電極５
ｂに電気的に接続している画素電極８と、パッシベーシ
ョン絶縁膜７及び画素電極８を覆って形成されている配
向膜９と、を備えている。
ガラス基板１と、ガラス基板１の上に形成されたゲート
電極２ａと、ゲート電極２ａを覆って、ガラス基板１上
に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形
成されたａ−Ｓｉ層４ａと、ゲート電極２ａの上方にお
いて、ａ−Ｓｉ層４ａ上に形成された不活性層４ｃと、
不活性層４ｃ上に形成されたチャネル保護層１８と、不
活性層４ｃ及びチャネル保護層１８を覆ってａ−Ｓｉ層
４ａ上に形成されたｎ+ａ−Ｓｉ層４ｂと、チャネル部
の両側において、ｎ+ａ−Ｓｉ層４ｂを覆ってゲート絶
縁膜３上に形成されたドレイン電極５ａ及びソース電極
５ｂと、チャネル保護幕１８、ドレイン電極５ａ及びソ
ース電極５ｂを覆ってゲート絶縁膜３上に形成されたパ
ッシベーション絶縁膜７と、パッシベーション絶縁膜７
上に形成され、パッシベーション絶縁膜７を部分的に除
去して形成されたコンタクト部６を介してソース電極５
ｂに電気的に接続している画素電極８と、パッシベーシ
ョン絶縁膜７及び画素電極８を覆って形成されている配
向膜９と、を備えている。
【００８５】本実施形態における対向基板４０は第１の
実施形態における対向基板４０と同一の構造を有してい
る。
実施形態における対向基板４０と同一の構造を有してい
る。
【００８６】また、第１の実施形態と同様に、ＴＦＴ側
基板３１と対向基板４０との間には、液晶層５０の厚み
を保持するためのスペーサ１０が配置されている。ま
た、液晶層５０の周囲には、液晶分子を外部に漏らさな
いためのシール（図示せず）が形成されている。
基板３１と対向基板４０との間には、液晶層５０の厚み
を保持するためのスペーサ１０が配置されている。ま
た、液晶層５０の周囲には、液晶分子を外部に漏らさな
いためのシール（図示せず）が形成されている。
【００８７】次に、上記構造のＴＦＴ側基板３１の製造
方法について、図７及び図８を参照して説明する。
方法について、図７及び図８を参照して説明する。
【００８８】まず、図７（ａ）に示すように、ガラス基
板１上に、例えば、スパッタ法を用いて、クロム膜を２
００ｎｍ程度の膜厚で堆積し、このクロム膜をパターン
ニングすることにより、ゲート電極２ａを形成する。
板１上に、例えば、スパッタ法を用いて、クロム膜を２
００ｎｍ程度の膜厚で堆積し、このクロム膜をパターン
ニングすることにより、ゲート電極２ａを形成する。
【００８９】その後、例えば、ＣＶＤ法を用いてシリコ
ン窒化膜からなるゲート絶縁膜３を５００ｎｍ程度の膜
厚で、ＴＦＴ４の半導体層となるａ−Ｓｉ層４ａを３０
０ｎｍ程度の膜厚で順次堆積する。その後、ａ−Ｓｉ層
４ａをパターンニングして島状のＴＦＴ領域を形成す
る。
ン窒化膜からなるゲート絶縁膜３を５００ｎｍ程度の膜
厚で、ＴＦＴ４の半導体層となるａ−Ｓｉ層４ａを３０
０ｎｍ程度の膜厚で順次堆積する。その後、ａ−Ｓｉ層
４ａをパターンニングして島状のＴＦＴ領域を形成す
る。
【００９０】一般的なチャネル保護型液晶表示装置の製
造方法の場合、次に、ａ−Ｓｉ層４ａのチャネル部上に
チャネル保護膜１８を形成する。
造方法の場合、次に、ａ−Ｓｉ層４ａのチャネル部上に
チャネル保護膜１８を形成する。
【００９１】本実施形態においては、バックチャネル部
のオフリーク電流を低減するために、チャネル保護膜１
８の成膜の前処理として以下の処理を施す。
のオフリーク電流を低減するために、チャネル保護膜１
８の成膜の前処理として以下の処理を施す。
【００９２】先ず、図７（ｂ）に示すように、試料をチ
ャネル保護膜１８を成膜するためのＣＶＤ装置に投入
し、例えば、酸素ガス流量８００ｓｃｃｍ、ガス圧力１
４０Ｐａ、パワー密度０．５Ｗ／ｃｍ2の条件下におい
て、２０秒程度酸素プラズマ処理（第１のプラズマ処
理）を施し、ａ−Ｓｉ層４ａの表面に不活性層４ｃを形
成する。なお、この酸素プラズマ処理は、ａ−Ｓｉ層４
ａの表面のＳｉの未結合手を酸素で終端することによ
り、不活性化を図るものと考えられる。
ャネル保護膜１８を成膜するためのＣＶＤ装置に投入
し、例えば、酸素ガス流量８００ｓｃｃｍ、ガス圧力１
４０Ｐａ、パワー密度０．５Ｗ／ｃｍ2の条件下におい
て、２０秒程度酸素プラズマ処理（第１のプラズマ処
理）を施し、ａ−Ｓｉ層４ａの表面に不活性層４ｃを形
成する。なお、この酸素プラズマ処理は、ａ−Ｓｉ層４
ａの表面のＳｉの未結合手を酸素で終端することによ
り、不活性化を図るものと考えられる。
【００９３】次に、図７（ｃ）に示すように、ａ−Ｓｉ
層４ａの表面の不活性化をより確実に行うために、更
に、基板加熱処理及び水素プラズマ処理（第２のプラズ
マ処理）を施す。
層４ａの表面の不活性化をより確実に行うために、更
に、基板加熱処理及び水素プラズマ処理（第２のプラズ
マ処理）を施す。
【００９４】具体的には、ＣＶＤ装置内において、例え
ば、基板温度３００±２０℃で１０分程度加熱処理を施
した後、水素ガス流量１０００ｓｃｃｍ、圧力７０Ｐ
ａ、パワー密度１．０Ｗ／ｃｍ2、基板温度３００℃の
条件下において１０秒程度の水素プラズマ処理を行う。
ば、基板温度３００±２０℃で１０分程度加熱処理を施
した後、水素ガス流量１０００ｓｃｃｍ、圧力７０Ｐ
ａ、パワー密度１．０Ｗ／ｃｍ2、基板温度３００℃の
条件下において１０秒程度の水素プラズマ処理を行う。
【００９５】なお、この基板加熱処理の温度が高すぎる
と、ａ−Ｓｉ層４ａの表面に終端した水素が脱離してし
まい、温度が低すぎると、ａ−Ｓｉ層４ａの表面の水素
終端を促進することができないため、このため、前述し
た第１の実施形態と同様に、その温度範囲は摂氏２５０
乃至３５０度、より望ましくは、摂氏２８０乃至３２０
度とする。
と、ａ−Ｓｉ層４ａの表面に終端した水素が脱離してし
まい、温度が低すぎると、ａ−Ｓｉ層４ａの表面の水素
終端を促進することができないため、このため、前述し
た第１の実施形態と同様に、その温度範囲は摂氏２５０
乃至３５０度、より望ましくは、摂氏２８０乃至３２０
度とする。
【００９６】続いて、図８（ａ）に示すように、ＣＶＤ
装置内に反応性ガスを導入し、シリコン窒化膜からなる
チャネル保護膜１８を不活性層４ｃ上に形成した後、チ
ャネル領域以外のチャネル保護膜１８をエッチングによ
り除去する。ここで、不活性層４ｃは、ＴＦＴ４のチャ
ネル領域のみならずソース／ドレイン領域にも形成され
ている。不活性層４ｃ上にソース／ドレイン電極５ａ、
５ｂを形成すると、フロントチャネル側の本来のトラン
ジスタ特性を変化させる恐れがあるため、本実施形態に
おいては、チャネル保護膜１８のエッチングの際に、チ
ャネル領域以外の不活性層４ｃをも除去している。
装置内に反応性ガスを導入し、シリコン窒化膜からなる
チャネル保護膜１８を不活性層４ｃ上に形成した後、チ
ャネル領域以外のチャネル保護膜１８をエッチングによ
り除去する。ここで、不活性層４ｃは、ＴＦＴ４のチャ
ネル領域のみならずソース／ドレイン領域にも形成され
ている。不活性層４ｃ上にソース／ドレイン電極５ａ、
５ｂを形成すると、フロントチャネル側の本来のトラン
ジスタ特性を変化させる恐れがあるため、本実施形態に
おいては、チャネル保護膜１８のエッチングの際に、チ
ャネル領域以外の不活性層４ｃをも除去している。
【００９７】その後、例えば、ＣＶＤ法を用いて、ｎ＋
ａ−Ｓｉ層４ｂを５０ｎｍ程度の膜厚で堆積し、ｎ＋ａ
−Ｓｉ層４ｂをパターンニングして島状のＴＦＴ領域を
形成する。
ａ−Ｓｉ層４ｂを５０ｎｍ程度の膜厚で堆積し、ｎ＋ａ
−Ｓｉ層４ｂをパターンニングして島状のＴＦＴ領域を
形成する。
【００９８】この後、例えば、スパッタ法を用いてクロ
ム膜を１５０ｎｍ程度の膜厚で堆積した後、このクロム
膜をパターンニングして、ドレイン配線５及びドレイン
／ソース電極５ａ、５ｂを形成する。
ム膜を１５０ｎｍ程度の膜厚で堆積した後、このクロム
膜をパターンニングして、ドレイン配線５及びドレイン
／ソース電極５ａ、５ｂを形成する。
【００９９】続いて、ＴＦＴ側基板３１を平坦化するた
めに、パッシベーション絶縁膜７を形成する。この場
合、上述の第１の実施形態と同様に、本実施形態におい
ても、パッシベーション絶縁膜７の成膜のパワーを小さ
くし、成膜時にａ−Ｓｉ層４ａがダメージを被ったり、
あるいは、パッシベーション膜７に残留する応力が大き
くなり、ストレスによりバックチャネル部のリーク電流
が大きくなってしまうという問題を回避している。
めに、パッシベーション絶縁膜７を形成する。この場
合、上述の第１の実施形態と同様に、本実施形態におい
ても、パッシベーション絶縁膜７の成膜のパワーを小さ
くし、成膜時にａ−Ｓｉ層４ａがダメージを被ったり、
あるいは、パッシベーション膜７に残留する応力が大き
くなり、ストレスによりバックチャネル部のリーク電流
が大きくなってしまうという問題を回避している。
【０１００】パッシベーション絶縁膜７の成膜条件とし
ては、第１の実施形態の場合と同様に、例えば、反応ガ
ス圧力２００Ｐａ、パワー密度０．１Ｗ／ｃｍ2、基板
温度３００℃程度で処理を行い、通常の成膜条件に比べ
て、パワー密度を１／５程度に下げている。
ては、第１の実施形態の場合と同様に、例えば、反応ガ
ス圧力２００Ｐａ、パワー密度０．１Ｗ／ｃｍ2、基板
温度３００℃程度で処理を行い、通常の成膜条件に比べ
て、パワー密度を１／５程度に下げている。
【０１０１】その後、図８（ｂ）に示すように、ソース
電極５ｂ上のパッシベーション絶縁膜７を部分的に除去
してコンタクト部６を形成した後、ＩＴＯその他の透明
導電性材料からなる画素電極８を各画素領域及びコンタ
クト部６に形成する。
電極５ｂ上のパッシベーション絶縁膜７を部分的に除去
してコンタクト部６を形成した後、ＩＴＯその他の透明
導電性材料からなる画素電極８を各画素領域及びコンタ
クト部６に形成する。
【０１０２】一方、ＴＦＴ基板３１に対向する対向基板
４０においては、ガラス基板１１上にＲＧＢ各色のカラ
ーフィルタ１２を各画素に対応させて形成し、その上に
オーバーコート層１３及びＩＴＯからなる透明電極１４
を形成し、両基板の対向面側に配向膜９を塗布して所定
の方向に配向処理を施す。
４０においては、ガラス基板１１上にＲＧＢ各色のカラ
ーフィルタ１２を各画素に対応させて形成し、その上に
オーバーコート層１３及びＩＴＯからなる透明電極１４
を形成し、両基板の対向面側に配向膜９を塗布して所定
の方向に配向処理を施す。
【０１０３】次いで、両基板をスペーサ１０を挟んで貼
り合わせ、両基板のギャップに液晶を注入して本実施形
態に係るアクティブマトリクス型液晶表示装置が完成す
る。
り合わせ、両基板のギャップに液晶を注入して本実施形
態に係るアクティブマトリクス型液晶表示装置が完成す
る。
【０１０４】以上のように、本実施形態に係るアクティ
ブマトリクス型液晶表示装置の構造及び製造方法によれ
ば、ＣＶＤ装置におけるチャネル保護膜１８の成膜の前
処理として行われる酸素プラズマ処理（第１のプラズマ
処理）、基板加熱処理及び水素プラズマ処理（第２のプ
ラズマ処理）と、低パワーによるパッシベーション絶縁
膜７の成膜により、従来例に比べて安定した不活性層４
ｃをａ−Ｓｉ層４ａの表面に形成することができ、バッ
クチャネル部のオフリーク電流を確実に抑制することが
できる。
ブマトリクス型液晶表示装置の構造及び製造方法によれ
ば、ＣＶＤ装置におけるチャネル保護膜１８の成膜の前
処理として行われる酸素プラズマ処理（第１のプラズマ
処理）、基板加熱処理及び水素プラズマ処理（第２のプ
ラズマ処理）と、低パワーによるパッシベーション絶縁
膜７の成膜により、従来例に比べて安定した不活性層４
ｃをａ−Ｓｉ層４ａの表面に形成することができ、バッ
クチャネル部のオフリーク電流を確実に抑制することが
できる。
【０１０５】 なお、本実施形態においても、第１の実
施形態の場合と同様に、第１のプラズマ処理及び第２の
プラズマ処理に用いるガスはそれぞれ酸素ガス及び水素
ガスに限定されず、第１のプラズマ処理に用いるガスと
第２のプラズマ処理に用いるガスとしては、ガス種とし
て、酸素、窒素、炭素、水素又はヘリウムの任意の組み
合わせを選択することができる。
施形態の場合と同様に、第１のプラズマ処理及び第２の
プラズマ処理に用いるガスはそれぞれ酸素ガス及び水素
ガスに限定されず、第１のプラズマ処理に用いるガスと
第２のプラズマ処理に用いるガスとしては、ガス種とし
て、酸素、窒素、炭素、水素又はヘリウムの任意の組み
合わせを選択することができる。
【０１０６】また、酸素プラズマ処理と基板加熱処理と
水素プラズマ処理と低パワーＣＶＤ成膜の４つの処理を
施す場合に限らず、基板加熱処理を省略したり、酸素プ
ラズマ処理と水素プラズマ処理（又は、酸素プラズマ処
理と基板加熱処理と水素プラズマ処理）を組み合わせる
だけでも、バックチャネル部のオフリーク電流を低減す
ることができるのは前記した第１の実施形態の場合と同
様である。
水素プラズマ処理と低パワーＣＶＤ成膜の４つの処理を
施す場合に限らず、基板加熱処理を省略したり、酸素プ
ラズマ処理と水素プラズマ処理（又は、酸素プラズマ処
理と基板加熱処理と水素プラズマ処理）を組み合わせる
だけでも、バックチャネル部のオフリーク電流を低減す
ることができるのは前記した第１の実施形態の場合と同
様である。
【０１０７】すなわち、本実施形態においても、上述の
４つの処理は次のような組み合わせの下に実施すること
ができる。 （１）第１のプラズマ処理（例えば、酸素プラズマ処
理）と第２のプラズマ処理（例えば、水素プラズマ処
理） （２）第１のプラズマ処理と基板加熱処理と第２のプラ
ズマ処理 （３）第１のプラズマ処理と第２のプラズマ処理と低パ
ワーＣＶＤ成膜 （４）酸素プラズマ処理と基板加熱処理と水素プラズマ
処理と低パワーＣＶＤ成膜 また、上述の第１及び第２の実施形態においては、カラ
ーフィルタ１２を対向基板４０に形成する構造のアクテ
ィブマトリクス基板の製造方法について説明したが、本
発明は上記実施形態に限定されるものではなく、ＴＦＴ
側基板３０または３１にカラーフィルタ１２を形成する
ＣＯＴ（Ｃｏｌｏｒ Ｆｉｌｔｅｒ ｏｎ ＴＦＴ）構
造にも適用することができる。
４つの処理は次のような組み合わせの下に実施すること
ができる。 （１）第１のプラズマ処理（例えば、酸素プラズマ処
理）と第２のプラズマ処理（例えば、水素プラズマ処
理） （２）第１のプラズマ処理と基板加熱処理と第２のプラ
ズマ処理 （３）第１のプラズマ処理と第２のプラズマ処理と低パ
ワーＣＶＤ成膜 （４）酸素プラズマ処理と基板加熱処理と水素プラズマ
処理と低パワーＣＶＤ成膜 また、上述の第１及び第２の実施形態においては、カラ
ーフィルタ１２を対向基板４０に形成する構造のアクテ
ィブマトリクス基板の製造方法について説明したが、本
発明は上記実施形態に限定されるものではなく、ＴＦＴ
側基板３０または３１にカラーフィルタ１２を形成する
ＣＯＴ（Ｃｏｌｏｒ Ｆｉｌｔｅｒ ｏｎ ＴＦＴ）構
造にも適用することができる。
【０１０８】
【発明の効果】以上説明したように、本発明に係るアク
ティブマトリクス型液晶表示装置及びその製造方法によ
ればバックチャネル部のオフリーク電流を確実に抑制す
ることができるという効果が得られる。
ティブマトリクス型液晶表示装置及びその製造方法によ
ればバックチャネル部のオフリーク電流を確実に抑制す
ることができるという効果が得られる。
【０１０９】その理由は次の通りである。
【０１１０】例えば、本発明の第１の実施形態に係るア
クティブマトリクス型液晶表示装置の製造方法において
は、チャネルエッチングを行った後からパッシベーショ
ン絶縁膜の成膜までの間に、第１のプラズマ処理として
の酸素プラズマ処理を施し、さらに、第２のプラズマ処
理としての水素プラズマ処理も施すことにより、酸素原
子が入り込めない領域までa-Ｓｉ層の表層を不活性化し
ている。
クティブマトリクス型液晶表示装置の製造方法において
は、チャネルエッチングを行った後からパッシベーショ
ン絶縁膜の成膜までの間に、第１のプラズマ処理として
の酸素プラズマ処理を施し、さらに、第２のプラズマ処
理としての水素プラズマ処理も施すことにより、酸素原
子が入り込めない領域までa-Ｓｉ層の表層を不活性化し
ている。
【０１１１】加えて、所定の温度条件下で基板加熱処理
を施すことにより、不活性処理を進行させている。
を施すことにより、不活性処理を進行させている。
【０１１２】さらに、不活性層の上に成膜するパッシベ
ーション絶縁膜の成膜パワーを所定の値以下に設定する
ことにより、安定した不活性層を形成することができ、
パッシベーション絶縁膜の成膜時のダメージや膜の応力
を減少させている。
ーション絶縁膜の成膜パワーを所定の値以下に設定する
ことにより、安定した不活性層を形成することができ、
パッシベーション絶縁膜の成膜時のダメージや膜の応力
を減少させている。
【０１１３】以上の各過程を実施することにより、安定
した不活性層を形成することができ、ひいては、バック
チャネル部のオフリーク電流を確実に抑制することが可
能になる。
した不活性層を形成することができ、ひいては、バック
チャネル部のオフリーク電流を確実に抑制することが可
能になる。
【０１１４】また、第２の実施形態に係るアクティブマ
トリクス型液晶表示装置の製造方法においては、チャネ
ル保護膜の成膜装置内において、前処理としての酸素プ
ラズマ処理（第１のプラズマ処理）を施すことにより、
ａ−Ｓｉ層の表層に不活性層を形成し、その後、所定の
温度条件下で基板加熱処理を施して不活性化処理を進行
させる。
トリクス型液晶表示装置の製造方法においては、チャネ
ル保護膜の成膜装置内において、前処理としての酸素プ
ラズマ処理（第１のプラズマ処理）を施すことにより、
ａ−Ｓｉ層の表層に不活性層を形成し、その後、所定の
温度条件下で基板加熱処理を施して不活性化処理を進行
させる。
【０１１５】加えて、第２のプラズマ処理としての水素
プラズマ処理によって、より深い領域、すなわち、第１
のプラズマ処理により酸素原子が入り込めなかった領域
まで不活性層を形成している。
プラズマ処理によって、より深い領域、すなわち、第１
のプラズマ処理により酸素原子が入り込めなかった領域
まで不活性層を形成している。
【０１１６】これにより、安定した不活性層を形成する
ことができ、ひいては、バックチャネル部のオフリーク
電流を確実に抑制することが可能になる。
ことができ、ひいては、バックチャネル部のオフリーク
電流を確実に抑制することが可能になる。
【図１】本発明の第１の実施形態に係るアクティブマト
リクス型液晶表示装置の構造を示す断面図である。
リクス型液晶表示装置の構造を示す断面図である。
【図２】本発明の第１の実施形態に係るアクティブマト
リクス基板の構造を示す平面図である。
リクス基板の構造を示す平面図である。
【図３】本発明の第１の実施形態に係るアクティブマト
リクス型液晶表示装置の製造方法の一部を模式的に示す
工程断面図である。
リクス型液晶表示装置の製造方法の一部を模式的に示す
工程断面図である。
【図４】本発明の第１の実施形態に係るアクティブマト
リクス型液晶表示装置の製造方法の一部を模式的に示す
工程断面図である。
リクス型液晶表示装置の製造方法の一部を模式的に示す
工程断面図である。
【図５】本発明の第１の実施形態に係るアクティブマト
リクス型液晶表示装置の製造方法による効果を示す図で
ある。
リクス型液晶表示装置の製造方法による効果を示す図で
ある。
【図６】本発明の第２の実施形態に係るアクティブマト
リクス型液晶表示装置の構造を示す断面図である。
リクス型液晶表示装置の構造を示す断面図である。
【図７】本発明の第２の実施形態に係るアクティブマト
リクス型液晶表示装置の製造方法の一部を模式的に示す
工程断面図である。
リクス型液晶表示装置の製造方法の一部を模式的に示す
工程断面図である。
【図８】本発明の第２の実施形態に係るアクティブマト
リクス型液晶表示装置の製造方法の一部を模式的に示す
工程断面図である。
リクス型液晶表示装置の製造方法の一部を模式的に示す
工程断面図である。
【図９】従来のアクティブマトリクス基板の構造を示す
断面図である。
断面図である。
【図１０】従来のアクティブマトリクス基板の製造方法
の一部を模式的に示す工程断面図である。
の一部を模式的に示す工程断面図である。
【図１１】従来の他のアクティブマトリクス基板の構造
を示す断面図である。
を示す断面図である。
１ ガラス基板
２ ゲート配線
２ａ ゲート電極
３ ゲート絶縁膜
４ 薄膜トランジスタ
４ａ ａ−Ｓｉ層
４ｂ ｎ＋ａ−Ｓｉ層
４ｃ 不活性層
５ ドレイン配線
５ａ ドレイン電極
５ｂ ソース電極
６ コンタクト部
７ パッシベーション絶縁膜
８ 画素電極
９ 配向膜
１０ スペーサ
１１ ガラス基板
１２ カラーフィルタ
１３ オーバーコート層
１４ 透明電極
１５ レジストパターン
１６ 酸素プラズマ
１７ 水素プラズマ
１８ チャネル保護膜
３０、３１ ＴＦＴ側基板
４０ 対向基板
５０ 液晶層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 船木 重浩
秋田県秋田市御所野下堤三丁目１番１号
秋田日本電気株式会社内
(72)発明者 小山 学
秋田県秋田市御所野下堤三丁目１番１号
秋田日本電気株式会社内
(72)発明者 畠澤 良和
秋田県秋田市御所野下堤三丁目１番１号
秋田日本電気株式会社内
(56)参考文献 特開2001−60690（ＪＰ，Ａ)
特開 平８−338998（ＪＰ，Ａ)
特開 平４−122072（ＪＰ，Ａ)
特開 昭63−132433（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/322
Claims (13)
- 【請求項１】絶縁性基板上に、ゲート電極を形成する工
程と、ゲート絶縁膜を介して半導体層を形成する工程
と、前記半導体層に接続されるソース／ドレイン電極を
形成する工程と、前記ソース／ドレイン電極間の半導体
層を一部エッチングする工程と、パッシベーション絶縁
膜を成膜する工程とを有する薄膜トランジスタの製造方
法において、 前記ソース／ドレイン電極間の半導体層を一部エッチン
グする工程後、前記パッシベーション絶縁膜の成膜前
に、第１のガスを用いて第１のプラズマ処理を施す工程
と、第２のガスを用いて第２のプラズマ処理を施す工程
と、ＵＶ／オゾン洗浄処理を施す工程と、を行い、 前記第１及び第２のガスが、酸素、窒素、炭素、水素又
はヘリウムのいずれか一を含むことを特徴とする薄膜ト
ランジスタの製造方法。 - 【請求項２】半導体層を形成する工程と、前記半導体層
をパターニングしてチャネル部を形成する工程と、前記
チャネル部にチャネル保護膜を形成する工程とを有する
薄膜トランジスタの製造方法において、 前記半導体層の形成後、前記チャネル保護膜の成膜前
に、該チャネル保護膜の成膜装置内に第１のガスを導入
して第１のプラズマ処理を施す工程と、第２のガスを導
入して第２のプラズマ処理を施す工程と、ＵＶ／オゾン
洗浄処理を施す工程と、を行い、 前記第１及び第２のガスが、酸素、窒素、炭素、水素又
はヘリウムのいずれか一を含むことを特徴とする薄膜ト
ランジスタの製造方法。 - 【請求項３】前記半導体層は、アモルファスシリコン層
からなることを特徴とする請求項１又は２に記載の薄膜
トランジスタの製造方法。 - 【請求項４】前記第１のガスが酸素からなり、前記第２
のガスが水素からなることを特徴とする請求項１乃至３
の何れか一項に記載の薄膜トランジスタの製造方法。 - 【請求項５】前記第２のプラズマ処理の前に、所定の温
度で前記絶縁性基板を加熱する工程を有することを特徴
とする請求項１乃至４の何れか一項に記載の薄膜トラン
ジスタの製造方法。 - 【請求項６】前記所定の温度は摂氏２５０度乃至摂氏３
５０度の範囲内の温度であることを特徴とする請求項５
に記載の薄膜トランジスタの製造方法。 - 【請求項７】前記所定の温度は摂氏２８０度乃至摂氏３
２０度の範囲内の温度であることを特徴とする請求項５
に記載の薄膜トランジスタの製造方法。 - 【請求項８】前記所定の温度で前記絶縁性基板を加熱す
る工程は少なくとも１０分以上行われることを特徴とす
る請求項５乃至７の何れか一項に記載の薄膜トランジス
タの製造方法。 - 【請求項９】前記パッシベーション絶縁膜の成膜を、成
膜パワー密度が０．０５乃至１．０Ｗ／ｃｍ2の条件の
下で行うことを特徴とする請求項１に記載の薄膜トラン
ジスタの製造方法。 - 【請求項１０】前記パッシベーション絶縁膜の成膜を、
成膜パワー密度が０．０５乃至０．２Ｗ／ｃｍ2の条件
の下で行うことを特徴とする請求項１に記載の薄膜トラ
ンジスタの製造方法。 - 【請求項１１】前記第２のガスは、前記第１のガスの構
成元素のうちの少なくとも一つの元素の原子番号よりも
小さい原子番号の元素を含むことを特徴とする請求項1
乃至１０の何れか一項に記載の薄膜トランジスタの製造
方法。 - 【請求項１２】請求項１乃至１１の何れか一項に記載の
トランジスタの製造方法により製造され、 ソース／ドレイン電極間の半導体層表面近傍において、
第１のガスの構成元素の濃度が高く、深部において前記
第１のガスの構成元素のうちの少なくとも１つの元素の
原子番号よりも小さい原子番号の元素を含む第２のガス
の構成元素の濃度が高く、前記第１のガスが酸素、窒
素、炭素の何れか一を含み、前記第２のガスは少なくと
も水素を含むことを特徴とする薄膜トランジスタ。 - 【請求項１３】前記第１のガスの構成元素が、第１のプ
ラズマ処理により、前記半導体層の表面近傍に導入さ
れ、前記第１のガスの構成元素のうちの少なくとも１つ
の元素の原子番号よりも小さい原子番号の元素を含む第
２のガスの構成元素が、第２のプラズマ処理により、前
記半導体層の深部に導入されることを特徴とする請求項
１２に記載の薄膜トランジスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002132556A JP3501793B2 (ja) | 2001-05-16 | 2002-05-08 | 薄膜トランジスタ及びその製造方法 |
| US10/145,120 US6759283B2 (en) | 2001-05-16 | 2002-05-15 | Thin film transistor and method of fabricating the same |
| KR10-2002-0026987A KR100512397B1 (ko) | 2001-05-16 | 2002-05-16 | 박막 트랜지스터 및 그 제조 방법 |
| TW091110325A TW565940B (en) | 2001-05-16 | 2002-05-16 | Thin film transistor and method of fabricating the same |
| KR1020050041950A KR100801379B1 (ko) | 2001-05-16 | 2005-05-19 | 박막 트랜지스터 |
Applications Claiming Priority (3)
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