JP2008021722A - Tftの製造方法及びその製造装置 - Google Patents
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Abstract
【課題】本発明は、オフ電流を低減することができるTFTの製造方法及びその製造装置を得ることを目的とする。
【解決手段】本発明にかかるTFTの製造方法は、半導体層を有し、半導体層の上にソース電極9及びドレイン電極12が形成されるTFTの製造方法である。そして、ソース電極9とドレイン電極12との間から半導体層の一部をエッチングする工程と、ソース電極9とドレイン電極12との間から一部をエッチングされた半導体層にHeプラズマ処理を施す工程と、Heプラズマ処理後に、半導体層にH2プラズマ処理を施す工程とを備える。さらに、H2プラズマ処理後に、ソース電極9及びドレイン電極12の上に保護絶縁膜14を成膜する工程とを備える。また、Heプラズマ処理及びH2プラズマ処理は、保護絶縁膜14を成膜するチャンバと同一チャンバ内で行われる。
【選択図】図4
【解決手段】本発明にかかるTFTの製造方法は、半導体層を有し、半導体層の上にソース電極9及びドレイン電極12が形成されるTFTの製造方法である。そして、ソース電極9とドレイン電極12との間から半導体層の一部をエッチングする工程と、ソース電極9とドレイン電極12との間から一部をエッチングされた半導体層にHeプラズマ処理を施す工程と、Heプラズマ処理後に、半導体層にH2プラズマ処理を施す工程とを備える。さらに、H2プラズマ処理後に、ソース電極9及びドレイン電極12の上に保護絶縁膜14を成膜する工程とを備える。また、Heプラズマ処理及びH2プラズマ処理は、保護絶縁膜14を成膜するチャンバと同一チャンバ内で行われる。
【選択図】図4
Description
本発明はプラズマ処理を行うTFTの製造方法及びその製造装置に関する。
近年、フラットパネルディスプレイである薄膜トランジスタ(TFT)液晶表示装置が脚光を浴びている。特に、大面積化が容易で安価な非晶質シリコン膜を半導体層として用いたチャネルエッチ型薄膜トランジスタが実用化されている。このような薄膜トランジスタの構成と製造方法が例えば特許文献1に開示されている。
このチャネルエッチ型薄膜トランジスタの一例について説明する。
まず、絶縁性基板上にゲート電極を形成する。ついで、ゲート絶縁膜、半導体膜、及びオーミックコンタクト膜を順次形成する。そして、ゲート電極の上に、半導体膜及びオーミックコンタクト膜を島状にパターニングする。つまり、ゲート絶縁膜の上に、半導体膜及びオーミックコンタクト膜を有する半導体層が形成される。また、半導体層は非晶質シリコンからなる。次に、金属薄膜を堆積し、パターニングしてソース電極とドレイン電極を形成する。このパターニング工程では、レジストパターンを形成して金属薄膜をエッチングする。そして、レジストパターンを除去して、ソース電極とドレイン電極を形成する。次に、ソース電極とドレイン電極をマスクにして、オーミックコンタクト膜をドライエッチングする。これにより、ソース電極とドレイン電極との間に、バックチャネル部が形成される。その後、保護絶縁膜を形成することで、薄膜トランジスタが完成する。
上述の従来の薄膜トランジスタの構成と製造方法によれば、オーミックコンタクト膜をエッチングする過程で、ソース・ドレイン電極がともに削れてしまう。ここで、ソース・ドレイン電極としてモリブデン及びモリブデン合金を用いた場合、バックチャネル部にモリブデンの化合物が付着する。つまり、半導体層と、保護絶縁膜との界面にモリブデンの化合物が付着する。このことにより、薄膜トランジスタのオフ電流が増加するという問題が生じ、表示ムラ等の不具合が発生する。
バックチャネル部の非晶質シリコン膜の表面状態の影響による薄膜トランジスタのオフ電流を低減する技術として、特許文献2が開示されている。ここでは、バックチャネル部の非晶質シリコン表面に付着した不純物を除去することが提案されている。具体的には、バックチャンネル部にH2又はHeが存在する雰囲気ガスでプラズマ放電を行い、不純物を除去する。
しかしながら、特許文献2に記載の技術では、ソース・ドレイン電極のエッチングによる汚染に関しては考慮されていない。また、本発明が目指すオフ電流低減の問題を解決するには条件が不十分であった。
特開平10−319433号公報(第4図)
特開平11−274504号公報
しかしながら、特許文献2に記載の技術では、ソース・ドレイン電極のエッチングによる汚染に関しては考慮されていない。また、本発明が目指すオフ電流低減の問題を解決するには条件が不十分であった。
本発明は、上記の問題を解決するためになされたものであり、オフ電流を低減することができるTFTの製造方法及びその製造装置を得ることを目的とする。
本発明にかかるTFTの製造方法は、半導体層を有し、前記半導体層の上にソース電極及びドレイン電極が形成されるTFTの製造方法であって、前記ソース電極と前記ドレイン電極との間から半導体層の一部をエッチングする工程と、前記ソース電極と前記ドレイン電極との間から一部をエッチングされた前記半導体層にHeプラズマ処理を施す工程と、前記Heプラズマ処理後に、前記半導体層にH2プラズマ処理を施す工程と、前記H2プラズマ処理後に、前記ソース電極及び前記ドレイン電極の上に保護絶縁膜を成膜する工程とを備え、前記Heプラズマ処理及び前記H2プラズマ処理は、前記保護絶縁膜を成膜するチャンバと同一チャンバ内で行われる方法である。
また、本発明にかかるTFTの製造装置は、半導体層を有し、前記半導体層の上にソース電極及びドレイン電極が形成されるTFTの製造装置であって、前記ソース電極と前記ドレイン電極との間から前記半導体層の一部をエッチングするエッチング手段と、前記半導体層にHeプラズマ処理を施す手段と、前記半導体層にH2プラズマ処理を施す手段と、前記ソース電極及び前記ドレイン電極の上に保護絶縁膜を成膜する成膜手段とを有し、前記オーミックコンタクト膜をエッチング後、前記保護絶縁膜を成膜前に、前記ソース電極と前記ドレイン電極との間の前記半導体層が大気に曝露されないものである。
本発明によれば、オフ電流を低減することができるTFTの製造方法及びその製造装置を得ることができる。
まず、実施の形態を説明する前に、薄膜トランジスタ(TFT)の構成について図を用いて説明する。図1は、本発明にかかるTFTを有するTFTアレイ基板の構成を示す平面図である。TFTアレイ基板が用いられる表示装置は、液晶表示装置や有機EL表示装置等の平面型表示装置(フラットパネルディスプレイ)である。
基板100は、本発明にかかるTFTアレイ基板である。基板100には、表示領域101と表示領域101を囲むように設けられた額縁領域102とが設けられている。この表示領域101には、複数のゲート配線(走査信号配線)3と複数のソース配線(表示信号配線)10とが形成されている。複数のゲート配線3は平行に設けられている。同様に、複数のソース配線10は平行に設けられている。ゲート配線3と、ソース配線10とは、互いに交差するように形成されている。ゲート配線3とソース配線10とは直交している。そして、隣接するゲート配線3とソース配線10とで囲まれた領域が画素105となる。従って、基板100では、画素105がマトリクス状に配列される。
さらに、基板100の額縁領域102には、走査信号駆動回路103と表示信号駆動回路104とが設けられている。ゲート配線3は、表示領域101から額縁領域102まで延設されている。そして、ゲート配線3は、基板100の端部で、走査信号駆動回路103に接続される。ソース配線10も同様に表示領域101から額縁領域102まで延設されている。そして、ソース配線10は、基板100の端部で、表示信号駆動回路104と接続される。走査信号駆動回路103の近傍には、外部配線106が接続されている。また、表示信号駆動回路104の近傍には、外部配線107が接続されている。外部配線106、107は、例えば、FPC(Flexible Printed Circuit)などの配線基板である。
外部配線106、107を介して走査信号駆動回路103、及び表示信号駆動回路104に外部からの各種信号が供給される。走査信号駆動回路103は外部からの制御信号に基づいて、ゲート信号(走査信号)をゲート配線3に供給する。このゲート信号によって、ゲート配線3が順次選択されていく。表示信号駆動回路104は外部からの制御信号や、表示データに基づいて表示信号をソース配線10に供給する。これにより、表示データに応じた表示電圧を各画素105に供給することができる。なお、走査信号駆動回路103と表示信号駆動回路104は、基板100上に配置される構成に限られるものではない。例えば、TCP(Tape Carrier Package)により駆動回路を接続してもよい。
画素105内には、少なくとも1つのTFT108が形成されている。TFT108はソース配線10とゲート配線3の交差点近傍に配置される。例えば、このTFT108が画素電極に表示電圧を供給する。スイッチング素子であるTFT108のゲート電極はゲート配線3に接続され、ゲート端子から入力される信号によってTFT108のONとOFFを制御している。TFT108のソース電極はソース配線10に接続されている。ゲート電極に電圧を印加するとソース配線10から電流が流れるようになる。これにより、ソース配線10から、TFT108のドレイン電極に接続された画素電極に表示電圧が印加される。TFTアレイ基板は以上のように構成されている。
また、液晶表示装置の場合、上説のTFTアレイ基板には、第2の基板である対向基板が配置される。対向基板は、TFTアレイ基板に対向して配置される。そして、TFTアレイ基板と対向基板とをシール材を用いて貼り合わせ、その間に液晶層を入れて封止する。ここで、対向基板は透明絶縁性基板、カラーフィルタ層、及び対向電極を有している。カラーフィルタ層は、例えばブラックマトリクス(BM)と、赤(R)緑(G)青(B)の着色層とを有している。カラーフィルタ層はガラス等からなる透明絶縁性基板の下面の画素領域及びTFT108に対向する領域に形成され、カラー表示を行う。対向電極は、対向基板の液晶層側に配置され、液晶層に信号電位を供給するための共通電位を与える。
ここで、画素電極に表示電圧が印加されると、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。そして、基板間で生じた電界によって、液晶は駆動される。すなわち、基板間の液晶の配向方向が変化し、液晶層を通過する光の偏光状態が変化する。また、ソース電極に印加する表示電圧を任意に制御することにより液晶に実際にかかる電圧(駆動電圧)を変えることができる。液晶に加える電圧はソース電極で制御できるため、液晶駆動状態については、液晶の中間的な透過率も自由に設定できる。
また、TFTアレイ基板と対向基板の表面には、液晶を配向させるための液晶配向膜が塗布形成されている。TFTアレイ基板を用いた表示装置の一例である液晶表示装置は以上のように構成されている。
次に、TFTアレイ基板の構成について図2及び図3を用いて説明する。図2は、TFTアレイ基板の画素の構成を示す平面図である。図3は図2のX−Xの断面を示す断面図である。さらに、図3の左側には、ゲート端子部及びソース端子部が示されている。
ゲート電極2、ゲート配線3、保持容量電極4及びゲート端子5はガラス等からなる透明の絶縁性基板1上に形成される。ゲート配線3はゲート電極2を有し、ゲート配線3の端部にはゲート端子5がある。ゲート電極2は、スイッチング素子となるTFT108を構成する。保持容量電極4は、隣接するゲート配線3の間に配置される。保持容量電極4は画素電極18に印加される電圧を一定時間保持するための保持容量を構成する。なお、保持容量電極4はこのように独立に設けられる構成に限られず、隣のゲート電極2を利用することもある。
また、TFTアレイ基板には、外部からの各種信号が供給される走査信号駆動回路103が配置されている。そして、走査信号駆動回路103に設けられているパッドとゲート端子5は電気的に接続されている。これにより、走査信号駆動回路103からの走査信号がゲート端子5を通じてゲート配線3に入力される。そして、ゲート配線3はゲート電極2に走査信号を伝送する。
透明性無機絶縁材料等からなるゲート絶縁膜6は、ゲート電極2、ゲート配線3、保持容量電極4、及びゲート端子5を覆うように形成されている。また、半導体膜7はゲート絶縁膜6を介してゲート電極2の上に形成され、TFT108を構成する。オーミックコンタクト膜8は半導体膜7上に形成される。また、ゲート電極2上の一部では、オーミックコンタクト膜8が除去されている。従って、オーミックコンタクト膜8はTFT108を構成する半導体膜7の両端に配置される。また、半導体膜7及びオーミックコンタクト膜8のパターンは、TFT108の形成領域のみならず、ゲート配線3と後述するソース配線10が交差する領域にも形成してもよい。これにより、ゲート配線3のパターンの段差が半導体膜7及びオーミックコンタクト膜8のパターンで緩和され、ソース配線10が段差部分で断線されることを防止することができる。
ソース電極9はソース配線10から延在して、TFT108を構成する。また、ソース電極9は、保持容量電極4とは反対側のオーミックコンタクト膜8の上に設けられている。ソース端子11は、ソース配線10の端部にある。また、TFTアレイ基板には、外部からの各種信号が供給される表示信号駆動回路104が配置されている。そして、表示信号駆動回路104に設けられているパッドとソース端子11は電気的に接続されている。これにより、表示信号駆動回路104からの表示信号がソース端子11を通じてソース配線10に入力される。そして、ソース配線10はソース電極9に表示信号を伝送する。
保持容量電極4側のオーミックコンタクト膜8の上にはドレイン電極12が形成され、TFT108を構成している。また、TFT108のバックチャネル部13は半導体膜7のうち、ソース電極9とドレイン電極12に挟まれた領域である。
保護絶縁膜14は透明性無機絶縁材料からなり、TFT108、ゲート配線3、及びソース配線10を覆うように形成される。つまり、ソース電極9及びドレイン電極12の上に保護絶縁膜14が形成されている。
画素電極18は、TFT部を除いて隣接するゲート配線3間に形成され、ドレイン電極12及び保持容量電極4の少なくとも一部と重なる。つまり、画素電極18の少なくとも一部は絶縁膜を介して下層の保持容量電極4とオーバーラップしている。これにより保持容量電極4とドレイン電極12との間に電荷が蓄えられ、保持容量を形成できる。画素電極18は透明性導電材料からなり、液晶層に信号電位を与える。
そして、ドレイン電極12の上には、第1のコンタクトホール(画素ドレインコンタクトホール)20が形成されている。第1のコンタクトホール15は保護絶縁膜14を貫通するように形成されている。そして、画素電極18は第1のコンタクトホール15を介して下層のドレイン電極12に接続されている。
そして、ゲート端子5の上には、第2のコンタクトホール(ゲート端子部コンタクトホール)16が形成されている。第2のコンタクトホール16はゲート絶縁膜6及び保護絶縁膜14を貫通するように形成されている。ゲート端子パッド19は透明性導電材料からなり、第2のコンタクトホール16を介して下層のゲート端子5に接続される。
さらに、ソース端子11の上には、第3のコンタクトホール(ソース端子部コンタクトホール)17が形成されている。第3のコンタクトホール17は保護絶縁膜14を貫通するように形成されている。ソース端子パッド20は透明性導電材料からなり第3のコンタクトホール17を介して下層のソース端子11に接続される。TFTアレイ基板は上記のように構成されている。これは、典型的なTFTアレイ基板の構成の一例であり、上述の構成に限られるものではない。
次に、本実施の形態に係るTFT108の製造方法について図4を用いて説明する。また、図4は本実施の形態に係るTFT108の製造工程を示す断面図である。
まず、絶縁性基板1上に、ゲート電極2を形成する。絶縁性基板1上にスパッタなどで金属薄膜を成膜する。本実施の形態では、金属薄膜として、Mo(モリブデン)合金膜を用いる。そして、スパッタリング法で200nmの厚さに成膜する。その後、金属薄膜上に感光性樹脂であるレジストをスピンコートによって塗布し、塗布したレジストを露光、現像する第1回目の写真製版工程を行う。これにより、所望の形状にフォトレジストがパターニングされる。その後、金属薄膜をエッチングし、フォトレジストパターンを除去する。これにより、ゲート電極2を形成する。
その次に、プラズマCVD(化学気相成長法)等の各種CVD法でゲート絶縁膜6、半導体膜7、オーミックコンタクト膜8を順次形成する。そして、第2回目の写真製版工程を通して半導体膜7及びオーミックコンタクト膜8のパターン形成を行う。また、ゲート絶縁膜6としては、SiNx(窒化シリコン)やSiOy(酸化シリコン)などが用いられる。半導体膜7としては、例えば非晶質シリコン膜であるa−Si(アモルファスシリコン)、p−Si(ポリシリコン)が用いられる。オーミックコンタクト膜8は、n型半導体であり、a−Siあるいはp−SiにP(リン)等の不純物を微量にドーピングしたn+a−Si(n+アモルファスシリコン)膜、n+p−Si(n+ポリシリコン)膜等が用いられる。
本実施の形態では、プラズマCVD法を用い、ゲート絶縁膜6となるSiN膜を成膜する。そして、半導体膜7、オーミックコンタクト膜8となる半導体層を成膜する。SiN膜は400nmの厚さで形成される。半導体層には、a−Si膜を用いることができる。本実施の形態では、半導体層として、a−Si膜を180nmの厚さに成膜する。次に、写真製版工程により半導体層の中央部にレジストパターンを形成する。そして、レジストパターンをマスクとして、半導体層の上から不純物としてP(リン)を注入し、半導体層の上部をn+a−Si膜のオーミックコンタクト膜8とする。その後、レジストパターンを除去する。これにより、半導体膜7が150nm、オーミックコンタクト膜8が30nmの厚さで形成される。その後、半導体膜7及びオーミックコンタクト膜8をゲート電極2の上に島状にパターニングする。以上の工程により、図4(a)に示す構造が形成される。
その後、スパッタなどでソース・ドレイン電極材料となる金属薄膜を成膜する。金属薄膜には、MoあるいはMo合金を用いることができる。本実施の形態では、金属薄膜として、Mo合金をスパッタリング法で300nmの厚さに成膜する。そして、第3回目の写真製版工程を実施し、パターニングする。これにより、ソース電極9及びドレイン電極12を形成する。そして、ソース電極9及びドレイン電極12のパターンをマスクとして、オーミックコンタクト膜8をエッチングなどで除去する。このプロセスによりオーミックコンタクト膜8の中央部が除去され、半導体膜7が露出することになる。このオーミックコンタクト膜8が除去された部分がバックチャネル部13である。その後、フォトレジストパターンを除去して、ソース電極9、ドレイン電極12、及びTFT108のバックチャネル部13のパターンを形成する。以上の工程により、図4(b)に示す構造が基板100上に形成される。
また、バックチャネル部13を形成する際に、ソース・ドレイン電極材料であるMo合金もエッチングされるため、バックチャネル部13にMoが付着する。そこで、保護絶縁膜14を成膜する前に、図4(c)に示されるように、基板100の上にプラズマガス21を流出して、バックチャネル部13をHeプラズマに曝す。本実施の形態では、Heガスをプラズマ化して、表面処理(Heプラズマ処理)を行う。これにより、バックチャネル部13に付着した不純物、つまりMoが除去される。また、Heプラズマ処理されたバックチャネル部13は比較的不安定な状態である。このため、大気中に曝露されると表面が不純物に汚染される。そこで、本実施の形態では、さらにH2プラズマ処理を施す。これにより、大気中に曝露される前に、バックチャネル部13における半導体層の表面をH2で終端する。従って、TFT特性を安定化することができる。
ここで、Heプラズマ処理条件は、He流量3.38Pa・m3/s(=2slm)、圧力200Pa、RFパワー50W、処理時間1〜3分である。また、H2プラズマ条件は、H2流量6.76Pa・m3/s(=4slm)、圧力150Pa、RFパワー250W、処理時間4分である。
次に、保護絶縁膜14をバックチャネル部13を覆うように形成する。保護絶縁膜14は、SiNx、SiOy等あるいはそれらの混合物及び積層物の絶縁膜から形成される。本実施の形態では、プラズマCVD装置にて、SiN膜を300nmの厚さに、バックチャネル部13を覆うように成膜する。また、半導体層の一部をエッチングする工程から保護絶縁膜14を成膜する工程までを大気に曝露せずに行う。すなわち、エッチングされた基板を減圧下又はN2ガス等雰囲気下で維持したままの状態として、保護絶縁膜14の成膜までの工程を実施する。また、Heプラズマ処理、H2プラズマ処理、保護絶縁膜14の成膜は、同一チャンバ内で行われる。以上の工程により、図4(d)に示す構造が基板上に形成される。
次に、TFT108の製造装置について、図5を用いて説明する。なお、図5は、本実施の形態にかかるプラズマCVD装置の構成を模式的に示す平面図である。プラズマCVD装置では、CVDによる成膜処理に加えて、アッシング処理、エッチング処理、Heプラズマ処理、H2プラズマ処理を行う。
プラズマCVD装置は、真空搬送用チャンバ22、予備加熱用チャンバ23、2つのプロセスチャンバ24、ロードロックチャンバ25を有する。そして、予備加熱用チャンバ23、2つのプロセスチャンバ24、ロードロックチャンバ25は、それぞれ真空搬送用チャンバ22に接するように配置される。つまり、真空搬送用チャンバ22を介してそれぞれのチャンバは接続され、真空搬送用チャンバ22を通ってそれぞれのチャンバにTFTアレイ基板を搬送できる。また、プロセスチャンバ24は、水素系ガスライン26、フッ素系ガスライン27、酸素系ガスライン28、He系ガスライン29を有している。これにより、処理に応じたガスをプロセスチャンバ24に流すことができる。そして、予備加熱用チャンバ23、2つのプロセスチャンバ24、ロードロックチャンバ25と、真空搬送用チャンバ22とが接する部分には、ゲートバルブ30がある。ゲートバルブ30によって、予備加熱用チャンバ23、2つのプロセスチャンバ24、ロードロックチャンバ25のそれぞれの真空度を保持できる。さらに、真空搬送用チャンバ22も真空状態を保持できる。
ロードロックチャンバ25は、真空状態と大気状態を繰り返すことができる。予備加熱用チャンバ23は、TFTアレイ基板を加熱できる。また、真空搬送用チャンバ22は、TFTアレイ基板を搬送するために、真空ロボット34がついており、真空を保持したまま、各チャンバにTFTアレイ基板を搬送することができる。さらに、第1の導入配管であるフッ素系ガスライン27は、プロセスチャンバ24にフッ素(F)系ガスや塩化(Cl)系ガスを導入する。そして、導入したガスを放電し、プラズマを発生させ、オーミックコンタクト膜8のドライエッチングを行う。つまり、フッ素系ガスライン27は、エッチング用ガスラインである。そして、第2の導入配管である水素系ガスライン26は、プロセスチャンバ24にSiN膜を成膜するためのSi系ガスやNH3ガスを導入する。つまり、水素系ガスライン26は、成膜用ガスラインである。また、酸素系ガスライン28は、プロセスチャンバ24にSiO2膜の成膜や、アッシングを行うための酸素ガスを導入する。He系ガスライン29は、プロセスチャンバ24に表面処理をおこなうためのHeガスやH2ガスを導入する。ここで、SiN膜あるいはSiO2膜は、保護絶縁膜14として成膜される。本実施の形態では保護絶縁膜14としてSiN膜を成膜する。また、ガスラインの配管は、共通で設けても、独立で設けてもよい。本実施の形態に係るプラズマCVD装置は上記のように構成されており、プロセスチャンバ24で、オーミックコンタクト膜8のドライエッチングを行い、そのまま同一チャンバ内で保護絶縁膜14を成膜できる。本実施の形態にかかるプラズマCVD装置は上記のように構成される。このようなプラズマCVD装置によれば、半導体層のエッチング後、保護絶縁膜14の成膜前に、バックチャネル部13の半導体層が大気に曝露されない。
次に、プラズマCVD装置によるTFT108の製造方法について説明する。まず、上述のようにソース・ドレイン電極を形成する。そして、ロードロックチャンバ25を大気状態にし、大気ロボットなどでソース・ドレイン電極が形成された基板をロードロックチャンバ25に搬送する。そして、ロードロックチャンバ25を真空ポンプで真空引きし、真空状態にする。次に、真空ロボット34にてロードロックチャンバ25から真空搬送用チャンバ22を経て、予備加熱用チャンバ23に基板を搬送する。そして、プロセス温度まで基板を加熱する。また、予備加熱用チャンバ23は、2〜10段の多段式になっており、真空チャンバ内でのバッファとしても利用する構造となっている。
次に、プロセス温度まで加熱された基板を真空ロボット34にて真空搬送用チャンバ22を経て、プロセスチャンバ24に搬送する。フッ素系ガスライン27を用いて、プロセスチャンバ24に、例えばHClガスを導入し、RF電流でプラズマを生成させる。これにより、ソース電極9とドレイン電極12との間からエッチングされ、オーミックコンタクト膜8、つまり一部の半導体層が除去される。そして、酸素系ガスライン28を用いて、プロセスチャンバ24に、例えばO2ガスを導入し、RF電流でプラズマを生成させる。これにより、ソース・ドレイン電極のレジストパターンを剥離する。
その後、N2ガス等でプロセスチャンバ24内をパージし、Heプラズマ処理やH2プラズマ処理を施す。Heプラズマ処理は、He系ガスライン29を用いて、Heガスを導入し、RF電流でプラズマを生成させる。そして、Heプラズマ処理を施した後に、H2プラズマ処理を施す。H2プラズマ処理は、He系ガスライン29を用いて、H2ガスを導入し、RF電流でプラズマを生成させる。ここで、Heプラズマ処理は、上述のように半導体層に付着したMoを除去するためである。そして、H2プラズマ処理を施し、バックチャネル部13における半導体層の表面をH2で終端する。これにより、TFT特性が安定化する。
次に、同一チャンバ内、つまりプロセスチャンバ24内で、水素系ガスライン26を用いて、例えばSiH4ガスとNH3ガスを混合させ、RF電流でプラズマを生成させる。そして、基板に保護絶縁膜14となるSiN膜を成膜する。次に、プロセスチャンバ24から真空搬送用チャンバ22を経て、ロードロックチャンバ25にSiN膜が成膜された基板を搬送する。ロードロックチャンバ25に、N2ガスなどを導入して、大気状態にベントする。最後に、大気ロボットなどで基板をカセットなどに収納する。
このように、プロセスチャンバ24内で、Heプラズマ処理と保護絶縁膜14の成膜とを行っている。これにより、Heプラズマ処理によってバックチャネル部13が不安定な状態になっても、TFTアレイ基板は大気中に曝露されないため、表面が不純物によって汚染されない。
次に、本実施の形態にかかる他のプラズマCVD装置について、図6を用いて説明する。これは、成膜用チャンバとエッチング用チャンバを別々に設けた製造装置である。なお、図6は、本実施の形態にかかる他のプラズマCVD装置の構成を示す平面図である。
他のプラズマCVD装置は、真空搬送用チャンバ22、アッシング用チャンバ31、予備加熱用チャンバ23、2つの成膜用チャンバ32、エッチング用チャンバ33、ロードロックチャンバ25を有する。そして、アッシング用チャンバ31、予備加熱用チャンバ23、2つの成膜用チャンバ32、エッチング用チャンバ33、ロードロックチャンバ25は、それぞれ真空搬送用チャンバ22に接するように配置される。つまり、真空搬送用チャンバ22を介してそれぞれのチャンバは接続され、真空搬送用チャンバ22を通ってそれぞれのチャンバにTFTアレイ基板を搬送できる。また、成膜用チャンバ32は、水素系ガスライン26、He系ガスライン29を有している。これにより、処理に応じたガスを成膜用チャンバ32に流すことができる。エッチング用チャンバ33は、フッ素系ガスライン27を有している。これにより、ガスをエッチング用チャンバ33内に流すことができる。アッシング用チャンバ31は、酸素系ガスライン28を有している。これにより、ガスをアッシング用チャンバ31内に流すことができる。また、アッシング用チャンバ31、予備加熱用チャンバ23、2つの成膜用チャンバ32、エッチング用チャンバ33、ロードロックチャンバ25と、真空搬送用チャンバ22とが接する部分には、ゲートバルブ30がある。ゲートバルブ30によってアッシング用チャンバ31、予備加熱用チャンバ23、2つの成膜用チャンバ32、エッチング用チャンバ33、ロードロックチャンバ25のそれぞれの真空度を保持できる。さらに、真空搬送用チャンバ22も真空状態を保持できる。
また、真空搬送用チャンバ22、予備加熱用チャンバ23、ロードロックチャンバ25、水素系ガスライン26、フッ素系ガスライン27、酸素系ガスライン28、He系ガスライン29は、前述したプラズマCVD装置と同様のものである。本実施の形態にかかる他のプラズマCVD装置は上記のように構成される。このようなプラズマCVD装置によっても、半導体層のエッチング後、保護絶縁膜14の成膜前に、バックチャネル部13の半導体層が大気に曝露されない。
次に、他のプラズマCVD装置によるTFT108の製造方法について説明する。まず、上述のようにソース・ドレイン電極を形成する。そして、ロードロックチャンバ25を大気状態にし、大気ロボットなどでソース・ドレイン電極が形成された基板をロードロックチャンバ25に搬送する。その後、ロードロックチャンバ25を真空ポンプで真空引きし、真空状態にする。次に、真空ロボット34にてロードロックチャンバ25から真空搬送用チャンバ22を経て、エッチング用チャンバ33に基板を搬送する。そして、フッ素系ガスライン27を用いて、エッチング用チャンバ33に、例えばHClガスを導入し、RF電流でプラズマを生成させる。これにより、ソース電極9とドレイン電極12との間からエッチングされ、オーミックコンタクト膜8、つまり一部の半導体層が除去される。
次に、エッチング用チャンバ33から真空搬送用チャンバ22を経て、アッシング用チャンバ31に基板を搬送する。そして、酸素系ガスライン28を用いて、アッシング用チャンバ31に、例えばO2ガスを導入し、RF電流でプラズマを生成させる。これにより、ソース・ドレイン電極のレジストパターンを剥離する。次に、アッシング用チャンバ31から真空搬送用チャンバ22を経て、予備加熱用チャンバ23に搬送する。そして、保護絶縁膜14の成膜温度まで基板を加熱する。また、上述のように、予備加熱用チャンバ23は、真空チャンバでのバッファとしても利用する構造となっている。
次に、成膜温度まで加熱された基板を真空搬送用チャンバ22を経て、成膜用チャンバ32に搬送する。そして、成膜用チャンバ32で、Heプラズマ処理やH2プラズマ処理を施す。Heプラズマ処理は、He系ガスライン29を用いて、Heガスを導入し、RF電流でプラズマを生成させる。そして、Heプラズマ処理を施した後に、H2プラズマ処理を施す。H2プラズマ処理は、He系ガスライン29を用いて、H2ガスを導入し、RF電流でプラズマを生成させる。ここで、Heプラズマ処理は、上述のように半導体層に付着したMoを除去するためである。そして、H2プラズマ処理を施し、バックチャネル部13における半導体層の表面をH2で終端する。これにより、TFT特性が安定化する。
次に、同一チャンバ内、つまり成膜用チャンバ32内で、水素系ガスライン26を用いて、例えばSiH4ガスとNH3ガスを混合させ、RF電流でプラズマを生成させる。そして、基板に保護絶縁膜14となるSiN膜を成膜する。次に、成膜用チャンバ32から真空搬送用チャンバ22を経て、ロードロックチャンバ25にSiN膜が成膜された基板を搬送する。ロードロックチャンバ25に、N2ガスなどを導入して、大気状態にベントする。最後に、大気ロボットなどで基板をカセットなどに収納する。
このプラズマCVD装置は、エッチング用チャンバ33でオーミックコンタクト膜8のエッチングを行い、成膜用チャンバ32で保護絶縁膜14の成膜を行う。このように、オーミックコンタクト膜8のエッチングと保護絶縁膜14の成膜を異なるチャンバで行う。また、エッチング用チャンバ33から成膜用チャンバ32に、TFTアレイ基板を搬送される際は、大気に曝露されないようにする。具体的には、製造装置のエッチング用チャンバ33と成膜用チャンバ32との間に、常時排気され、減圧されている真空搬送用チャンバ22を配置する。真空搬送用チャンバ22をTFTアレイ基板が通過し、成膜用チャンバ32に輸送されることにより、TFTアレイ基板が大気に曝されない。なお、TFT108を製造するプラズマCVD装置は、上記の構成に限られるものではない。例えば、エッチング用チャンバ33内で、酸素ガスを用いたプラズマ処理によりレジスト除去を行っても良い。また、ここでは成膜用チャンバ32でHeプラズマ処理やH2プラズマ処理を行ったが、エッチング用チャンバ33やアッシング用チャンバ31で行っても良い。
図7は、プラズマ処理を施したTFT108のId−Vg特性を示す説明図である。本実施の形態では、TFT108に印加する電圧(ゲート電圧:Vg)を−20V〜20Vまで変化させ、このVgをゲート電極2に印加した。そして、ドレイン電極12からソース電極9に流れる電流(ドレイン電流:Id)を示したものが図7である。また、図7は、バックチャネル部13にHeプラズマ処理を行わない場合、Heプラズマ処理を2分間行う場合、Heプラズマ処理とH2プラズマ処理を両方行う場合のTFT108のId−Vg特性を示している。なお、Heプラズマ処理とH2プラズマ処理を両方行う場合は、Heプラズマ処理を2分間、H2プラズマ処理を2分間施した。それぞれのオフ電流を比較すると、Heプラズマ処理とH2プラズマ処理を両方行う場合、オフ電流が最も低減する。ここで、オフ電流は、−Vg時のIdのことである。つまり、TFT108のオフ時に流れるドレイン電流が低減する。このように表面処理の条件により、オフ電流が低減することが分かる。
1 絶縁性基板、2 ゲート電極、3 ゲート配線、4 保持容量電極、
5 ゲート端子、6 ゲート絶縁膜、7 半導体膜、8 オーミックコンタクト膜、
9 ソース電極、10 ソース配線、11 ソース端子、12 ドレイン電極、
13 バックチャネル部、14 保護絶縁膜、15 第1のコンタクトホール、
16 第2のコンタクトホール、17 第3のコンタクトホール、18 画素電極、
19 ゲート端子パッド、20 ソース端子パッド、21 プラズマガス、
22 真空搬送用チャンバ、23 予備加熱用チャンバ、24 プロセスチャンバ、
25 ロードロックチャンバ、30 ゲートバルブ、26 水素系ガスライン、
27 フッ素系ガスライン、28 酸素系ガスライン、29 He系ガスライン、
31 アッシング用チャンバ、32 成膜用チャンバ、33 エッチング用チャンバ、
34 真空ロボット
100 基板、101 表示領域、102 額縁領域、103 走査信号駆動回路、
104 表示信号駆動回路、105 画素、106 外部配線、107 外部配線、
108 TFT
5 ゲート端子、6 ゲート絶縁膜、7 半導体膜、8 オーミックコンタクト膜、
9 ソース電極、10 ソース配線、11 ソース端子、12 ドレイン電極、
13 バックチャネル部、14 保護絶縁膜、15 第1のコンタクトホール、
16 第2のコンタクトホール、17 第3のコンタクトホール、18 画素電極、
19 ゲート端子パッド、20 ソース端子パッド、21 プラズマガス、
22 真空搬送用チャンバ、23 予備加熱用チャンバ、24 プロセスチャンバ、
25 ロードロックチャンバ、30 ゲートバルブ、26 水素系ガスライン、
27 フッ素系ガスライン、28 酸素系ガスライン、29 He系ガスライン、
31 アッシング用チャンバ、32 成膜用チャンバ、33 エッチング用チャンバ、
34 真空ロボット
100 基板、101 表示領域、102 額縁領域、103 走査信号駆動回路、
104 表示信号駆動回路、105 画素、106 外部配線、107 外部配線、
108 TFT
Claims (9)
- 半導体層を有し、
前記半導体層の上にソース電極及びドレイン電極が形成されるTFTの製造方法であって、
前記ソース電極と前記ドレイン電極との間から半導体層の一部をエッチングする工程と、
前記ソース電極と前記ドレイン電極との間から一部をエッチングされた前記半導体層にHeプラズマ処理を施す工程と、
前記Heプラズマ処理後に、前記半導体層にH2プラズマ処理を施す工程と、
前記H2プラズマ処理後に、前記ソース電極及び前記ドレイン電極の上に保護絶縁膜を成膜する工程とを備え、
前記Heプラズマ処理及び前記H2プラズマ処理は、前記保護絶縁膜を成膜するチャンバと同一チャンバ内で行われるTFTの製造方法。 - 半導体層を有し、
前記半導体層の上にソース電極及びドレイン電極が形成されるTFTの製造方法であって、
前記ソース電極と前記ドレイン電極との間から半導体層の一部をエッチングする工程と、
前記ソース電極及び前記ドレイン電極の上に保護絶縁膜を成膜する工程とを備え、
前記半導体層のエッチング後、前記保護絶縁膜の成膜前に、前記ソース電極と前記ドレイン電極の間の前記半導体層が、大気に曝露されないTFTの製造方法。 - 前記ソース電極と前記ドレイン電極とがモリブデン又はモリブデン合金によって形成される請求項1または2に記載のTFTの製造方法。
- 半導体層を有し、
前記半導体層の上にソース電極及びドレイン電極が形成されるTFTの製造装置であって、
前記ソース電極と前記ドレイン電極との間から前記半導体層の一部をエッチングするエッチング手段と、
前記半導体層にHeプラズマ処理を施す手段と、
前記半導体層にH2プラズマ処理を施す手段と、
前記ソース電極及び前記ドレイン電極の上に保護絶縁膜を成膜する成膜手段とを有し、
前記半導体層をエッチング後、前記保護絶縁膜を成膜前に、前記ソース電極と前記ドレイン電極との間の前記半導体層が大気に曝露されないTFTの製造装置。 - 前記エッチング手段が、フッ素もしくは塩素元素を含むガスを導入する第1の導入配管を有し、
前記成膜手段が、シリコン元素を含むガスを導入する第2の導入配管を有し、
同一のチャンバ内で、前記半導体層のエッチングと前記保護絶縁膜の成膜とが行われる請求項4に記載のTFTの製造装置。 - 前記エッチング手段がエッチング用チャンバを有し、
前記成膜手段がエッチング用チャンバと異なる成膜用チャンバを有し、
前記エッチング用チャンバから前記成膜用チャンバに前記TFTを有する基板を搬送する搬送手段を有する請求項4に記載のTFTの製造装置。 - 前記エッチング用チャンバ内で、酸素ガスを用いたプラズマ処理によりレジストを除去する請求項6に記載のTFTの製造装置。
- プラズマ処理によりレジストを除去するためのアッシング用チャンバを有する請求項6に記載のTFTの製造装置。
- 前記エッチング用チャンバと前記成膜用チャンバとの間に、減圧状態となっている搬送用チャンバを有し、
前記搬送用チャンバを前記TFTを有する基板が通過する請求項6乃至8のいずれかに記載のTFTの製造装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006190382A JP2008021722A (ja) | 2006-07-11 | 2006-07-11 | Tftの製造方法及びその製造装置 |
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JP2006190382A JP2008021722A (ja) | 2006-07-11 | 2006-07-11 | Tftの製造方法及びその製造装置 |
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JP2006190382A Pending JP2008021722A (ja) | 2006-07-11 | 2006-07-11 | Tftの製造方法及びその製造装置 |
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JP (1) | JP2008021722A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7998801B2 (en) | 2008-04-25 | 2011-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of thin film transistor having altered semiconductor layer |
WO2012005030A1 (ja) * | 2010-07-07 | 2012-01-12 | シャープ株式会社 | 薄膜トランジスタ、その製造方法、および表示装置 |
US8349671B2 (en) | 2007-09-03 | 2013-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Methods for manufacturing thin film transistor and display device |
-
2006
- 2006-07-11 JP JP2006190382A patent/JP2008021722A/ja active Pending
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US8349671B2 (en) | 2007-09-03 | 2013-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Methods for manufacturing thin film transistor and display device |
US8501554B2 (en) | 2007-09-03 | 2013-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Methods for manufacturing thin film transistor and display device |
US8703560B2 (en) | 2007-09-03 | 2014-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Methods for manufacturing thin film transistor |
US7998801B2 (en) | 2008-04-25 | 2011-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of thin film transistor having altered semiconductor layer |
WO2012005030A1 (ja) * | 2010-07-07 | 2012-01-12 | シャープ株式会社 | 薄膜トランジスタ、その製造方法、および表示装置 |
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