JP2008263059A - 半導体装置、その製造方法、及び表示装置 - Google Patents
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Abstract
【課題】開口率を向上させることができる半導体装置を提供すること。
【解決手段】本発明に係る半導体装置は、基板上の所望の位置に形成される遮光層41と、遮光層41及び基板20上に形成される下地膜21と、下地膜21上に形成され、ソース領域及びドレイン領域並びにチャネル領域を有する第1の半導体領域31及び第2の半導体領域42と、第1の半導体領域31及び第2の半導体領域42上に形成されたゲート絶縁膜22と、ゲート絶縁膜22上に、第1の半導体領域31及び第2の半導体領域42と対向する位置にそれぞれ形成されたゲート電極を備え、第1の半導体領域42のチャネル領域は遮光層41と対向する位置に形成され、非晶質半導体からなり、第2の半導体領域31のチャネル領域は多結晶半導体からなる。
【選択図】図2
【解決手段】本発明に係る半導体装置は、基板上の所望の位置に形成される遮光層41と、遮光層41及び基板20上に形成される下地膜21と、下地膜21上に形成され、ソース領域及びドレイン領域並びにチャネル領域を有する第1の半導体領域31及び第2の半導体領域42と、第1の半導体領域31及び第2の半導体領域42上に形成されたゲート絶縁膜22と、ゲート絶縁膜22上に、第1の半導体領域31及び第2の半導体領域42と対向する位置にそれぞれ形成されたゲート電極を備え、第1の半導体領域42のチャネル領域は遮光層41と対向する位置に形成され、非晶質半導体からなり、第2の半導体領域31のチャネル領域は多結晶半導体からなる。
【選択図】図2
Description
本発明は、薄膜トランジスタ(TFT:Thin Film Transistor)を用いた半導体装置、その製造方法、及びアクティブマトリクス表示装置に関する。
薄型パネルの1つである液晶表示装置(以下、LCDという。)は、低消費電力及び小型軽量という利点を活かして、パーソナルコンピュータ又は携帯情報端末機器等のモニタに広く使用されている。また、液晶表示装置は、ブラウン管に代わりテレビのモニタとしても使用されている。LCDは、視野角が狭い、コントラストに制限がある、または動画に対応した高速応答の追従が困難等という問題点を有する。これらのLCDの問題点を解決した表示装置に電界発光型EL表示装置がある。電界発光型EL表示装置は、自発光型であって広視野角、高コントラスト、及び高速応答可能等の特徴を有し、EL素子等の発光体が画素表示部に用いられている。そして、電界発光型EL表示装置は、次世代の薄型パネルとして使用されるようになっている。
このような表示装置に用いられる薄膜トランジスタ(以下、TFTという。)には、半導体膜からなるMOS構造が多用される。TFTの構造には、逆スタガ型及びトップゲート型がある。また、使用される半導体膜にも非晶質半導体膜又は多結晶半導体膜がある。これらの構造及び半導体膜の種類は、形成する表示装置の用途又は性能等により適宜選択される。ここで、特許文献1に、多結晶半導体膜の製造方法が記載されている。特許文献1に記載の多結晶半導体膜の製造方法は、基板上に、例えば酸化珪素膜等の下地膜を形成する。そして、下地膜上に非晶質半導体膜を形成する。その後、レーザ光を照射し、非晶質半導体膜を多結晶化する。この多結晶半導体膜は移動度が高いため、ディスプレイを駆動するための集積回路を当該多結晶半導体膜上に形成することができる。このため、非晶質半導体膜を用いたTFTを形成する際に外付けで形成される集積回路等の部品点数を低減することができる。
ところで、TFT基板上に形成される、駆動回路を駆動させるための駆動回路用TFTと、画素の表示切替を行う画素表示用TFTとでは要求される特性が異なることが特許文献2に記載されている。例えば、多結晶半導体膜は、結晶粒界中に多数のトラップ準位を有することにより、リーク電流が発生する。このため、チャネル領域が多結晶半導体膜からなるTFT基板を画素の書き込み電圧等を保持する画素表示用TFTに用いることは不向きである。
そこで、特許文献3乃至5には、1枚の基板上に多結晶半導体膜及び非晶質半導体膜を有するTFTが記載されている。特許文献3に記載のTFTは、画素表示用TFTは逆スタガ型、駆動回路用TFTはトップゲート型とし、画素表示用TFTのゲート電極を遮光膜とする。そして、TFT基板下側からレーザを照射して、ガラス基板上に形成された非晶質半導体膜を多結晶半導体膜にすることにより、1枚の基板上に非晶質半導体膜と多結晶半導体膜が形成される。また、特許文献4に記載のTFTは、非晶質半導体膜にレーザ光を照射する領域と照射しない領域を設けて、1枚の基板上に非晶質半導体膜と多結晶半導体膜を形成している。さらに、特許文献5に記載のTFTは、マスクを介して非晶質半導体膜にレーザ光を照射して非晶質半導体膜と多結晶半導体膜を形成している。
特開2003−17505号公報
特開平5−249495号公報
特開平9−191114号公報
WO2003/088331
特開2004−213027号公報
しかしながら、特許文献4に記載のTFTは、画素表示用TFTを形成する領域に対応する非晶質半導体膜にレーザが照射されないようにするために、画素表示用TFTと駆動回路用TFTとを離間させて形成する必要がある。これにより表示装置が大型化する場合がある。また、特許文献5に記載のTFTは、絶縁基板上の全面に非晶質シリコン層が形成され、当該非晶質シリコン層上にマスクを介してレーザを照射することによって非晶質シリコン層及び多結晶シリコン層の領域を作りわけ、エッチングを行って駆動薄膜トランジスタ部の半導体層と、保持電極部の半導体層とを形成する。ここで、非晶質シリコン層と多結晶シリコン層の領域を作り分ける際、基板上には何もパターニングされていないため、重ね合わせマークが形成されていない。すなわち、重ね合わせマークを利用できないため、作り分けた非晶質シリコン層及び多結晶シリコン層に対して、高精細に駆動薄膜トランジスタ部の半導体層及び維持電極部の半導体層を形成することは困難である。
さらに、特許文献3の画素表示用TFTは逆スタガ型のTFTであって、非晶質半導体膜より下方にゲート電極を有する。このため、例えば、半導体膜上に形成される層間絶縁膜に、半導体膜のソース・ドレイン領域を接続するためのコンタクトホール及びゲート電極を接続するためのコンタクトホールを同時に形成する場合、層間絶縁膜と半導体膜とのエッチングの選択性が低いことにより、ゲート電極にコンタクトホールが到達する前にソース・ドレイン領域を接続するコンタクトホールが半導体膜を突き抜ける場合がある。このため、逆スタガ型のTFTは、ソース・ドレイン領域を接続するコンタクトホールと、ゲート電極を接続するコンタクトホールは別工程で形成する必要がある。また、逆スタガ型のTFTは、ゲート電極を形成することにより、当該ゲート電極上に形成されるゲート絶縁膜が薄くなり耐圧が低下する。そのため、ゲート耐圧を向上させるためにゲート絶縁膜を厚くする、又はゲート電極をテーパ形状とすることがある。しかしながら、ゲート絶縁膜を厚くする場合、ゲート絶縁容量が小さくなるため、容量低下分を補完するために保持容量電極の面積を増大させる場合がある。これにより、TFTの開口率が低減するという問題点がある。
本発明は、このような問題点を解決するためになされたものであり、開口率を向上させることができる半導体装置を提供することを目的とする。
上述した課題を解決するために、本発明に係る半導体装置は、基板上の所望の位置に形成される遮光層と、前記遮光層及び前記基板上に形成される下地膜と、前記下地膜上に形成され、ソース領域及びドレイン領域並びにチャネル領域を有する第1の半導体領域及び第2の半導体領域と、前記第1の半導体領域及び前記第2の半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に、前記第1の半導体領域及び前記第2の半導体領域と対向する位置にそれぞれ形成されたゲート電極を備え、前記第1の半導体領域の前記チャネル領域は前記遮光層と対向する位置に形成され、非晶質半導体からなり、前記第2の半導体領域の前記チャネル領域は多結晶半導体からなることを特徴とする。
上述した課題を解決するために、本発明に係る半導体装置の製造方法は、基板上の所望の位置に遮光層を形成する遮光層形成工程と、前記遮光層及び前記基板上に下地膜を形成する下地膜形成工程と、前記遮光層上の前記下地膜上にソース領域及びドレイン領域並びにチャネル領域を有する非晶質半導体からなる第1の半導体領域を形成すると共に、前記第1の半導体領域とは別にソース領域及びドレイン領域並びにチャネル領域を有する非晶質半導体からなる第2の半導体領域を形成する半導体領域形成工程と、前記基板の下側からレーザを照射して、前記第1の半導体領域の前記遮光層と対向する前記チャネル領域以外の前記第1の半導体領域及び前記第2の半導体領域を多結晶半導体にするレーザ照射工程と、前記第1の半導体領域及び前記第2の半導体領域上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上の前記第1の半導体領域及び前記第2の半導体領域のチャネル領域と対向する位置にそれぞれゲート電極を形成するゲート電極形成工程とを有することを特徴とする。
本発明に係る半導体装置によれば、開口率を向上させることができる。
実施の形態1.
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、液晶表示装置に適用したものであるが、その他有機EL表示装置等の平面型表示装置(フラットパネルディスプレイ)等を用いることも可能である。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、液晶表示装置に適用したものであるが、その他有機EL表示装置等の平面型表示装置(フラットパネルディスプレイ)等を用いることも可能である。
本実施の形態にかかる表示装置は、TFT基板を有している。TFT基板は例えば、TFTアレイ基板である。図1は本実施の形態にかかる表示装置に用いられるTFTアレイ基板の構成を示す平面模式図である。本実施の形態にかかるTFTアレイ基板1は、表示領域2と、表示領域2を囲んで設けられた額縁領域3とを有する。この表示領域2には、複数のゲート配線(走査信号線)4及び複数のソース配線(表示信号線)5とが形成されている。複数のゲート配線4はそれぞれ平行に設けられている。同様に、複数のソース配線5はそれぞれ平行に設けられている。またゲート配線4と、ソース配線5とは直交している。そして、ゲート配線4とソース配線5とに囲まれた領域が画素6となる。すなわち、TFTアレイ基板1上では、画素6がマトリクス状に配列される。また、ゲート配線4と平行に画素6を横断するように保持容量配線が形成されている(図示せず)。
さらに、TFTアレイ基板1の額縁領域3には、走査信号駆動回路7と表示信号駆動回路8とが設けられている。ゲート配線4及びソース配線5は、それぞれ表示領域2から額縁領域3まで延設されている。ゲート配線4は、TFTアレイ基板1の端部で走査信号駆動回路7と接続される。そして、走査信号駆動回路7の近傍には、外部配線9が形成されていて、走査信号駆動回路7と接続されている。ソース配線5は、TFTアレイ基板1の端部で、表示信号駆動回路8と接続される。また、表示信号駆動回路8の近傍には、外部配線10が形成されていて、表示信号駆動回路8と接続される。外部配線9及び10は、例えば、FPC(Flexible Printed Circuit)等の配線基板からなる。
外部配線を介して走査信号駆動回路7及び表示信号駆動回路8に外部から各種信号が送信される。走査信号駆動回路7は、外部から送信される制御信号に基づいて、ゲート信号(走査信号)をゲート配線4に送信する。このゲート信号によって、ゲート配線4が順次選択される。表示信号駆動回路8は、外部から送信される制御信号又は表示データ等に基づいて表示信号をソース配線5に送信する。これにより、表示データに応じた表示電圧を各画素6に供給することができる。
画素6内には、少なくとも1つのTFT11と保持容量12が形成されている。TFT11はゲート配線4とソース配線5が交差する近傍に形成されている。このTFT11が画素電極に表示電圧を供給するためのスイッチング素子となる。すなわち、ゲート配線4から送信されるゲート信号によって、スイッチング素子であるTFT11がONする。これにより、ソース配線5からTFT11のドレイン電極に接続された画素電極(図示せず)に表示電圧が印加される。そして、画素電極と、画素電極に対向して配置される後述する対向基板に形成される対向電極(図示せず)との間に、表示電圧に応じた電界が生じる。
一方、保持容量12は、TFT11に接続されていて、さらに図示せぬ保持容量配線を介して対向電極とも電気的に接続されている。ここで、保持容量12は、画素電極と対向電極との間の容量と並列に接続されている。また、TFTアレイ基板1の表面には、図示せぬ配向膜が形成されている。
さらに、上述したように、TFTアレイ基板1は、当該TFTアレイ基板1に対向した位置に対向基板(図示せず)が形成される。対向基板は、例えば、カラーフィルタ基板であって、液晶表示装置の視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス(BM)、対向電極、及び配向膜等が形成される。なお、対向電極は、TFTアレイ基板1側に形成される場合がある。そして、TFTアレイ基板1と対向基板との間に液晶層が挟持される。すなわち、TFTアレイ基板1と対向基板の間に液晶が注入される。さらに、TFTアレイ基板1及び対向基板において、それぞれ対向面とは反対側の面に、偏光板(図示せず)、又は位相差板(図示せず)等が形成される。また、液晶表示装置の視認側の反対側には、バックライトユニット(図示せず)等が形成される。このため、バックライトから照射される光は対向基板に形成された偏光板等を介して液晶層を通過する。
上述したように、画素電極と対向基板に形成された対向電極との間に表示電圧に応じた電界が生じる。このとき生じる電界によって液晶が駆動する。これにより、TFTアレイ基板1と対向基板間に形成された液晶の配向方向が変化する。また、液晶層を通過する光の偏向状態が変化する。例えば、バックライトから照射された光は、対向基板に形成された偏光板を通過することによって直線偏光となり、液晶層を通過することによりさらに偏光状態が変化する。このため、液晶層を通過する光の偏光状態に応じて、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が、液晶層を通過する光の偏光状態に応じて変化する。また、液晶の配向方向は、印加される表示電圧によって変化する。このため、表示電圧を制御することにより、視認側の偏光板を通過する光量を変化させることができる。また、画素毎に表示電圧を変更することにより、所望の画像を表示することができる。なお、保持容量12は、画素電極と対向電極との間に並列に接続されていることにより、表示電圧の保持を行うことができる。
次に、このように構成されたTFTアレイ基板1について、更に詳細に説明する。本実施の形態は、本発明を、例えば液晶表示装置を構成する薄膜トランジスタ装置となる液晶パネル用基板に適用することができる。図2に本実施の形態にかかるTFTアレイ基板1を構成する薄膜トランジスタの断面図を示す。この薄膜トランジスタは、駆動回路用TFT30、画素スイッチング用TFT40、及び画素スイッチング用TFT40の保持容量部50を有する。
図2に示すように、絶縁性基板20であるガラス基板上であって、所望の領域に遮光層41が形成されている。絶縁性基板20及び遮光層41上に下地膜21が形成されている。下地膜21は、例えばシリコン窒化膜(SiN膜)21a及びシリコン酸化膜(SiO2膜)21bが形成されている。下地膜21上にポリシリコン等からなる半導体膜が形成されている。半導体膜は、駆動回路用TFT30の半導体膜31(第2の半導体領域)及び画素スイッチング用TFTの半導体膜42(第1の半導体領域)からなる。駆動回路用TFT30の半導体膜31は、チャネル領域31cを挟んでソース領域31a及びドレイン領域31bを有する。また、画素スイッチング用TFTの半導体膜42は、チャネル領域42cを挟んでソース領域42a及びドレイン領域42bを有する。画素スイッチング用TFT40の保持容量部50においては、半導体膜42は、下部電極となっている。すなわち、画素スイッチング用TFT40に保持容量部50が直列に接続される。また、半導体膜31、42のそれぞれのソース領域及びドレイン領域には不純物が注入されていて、当該ソース領域及びドレイン領域はチャネル領域より低抵抗となっている。
そして、半導体膜31、42及び下地膜であるSiO2膜21b上に、例えば、SiO2からなるゲート絶縁膜24が形成されている。ゲート絶縁膜24上には、駆動回路用TFT30の半導体膜31のチャネル領域31cに対向する位置にゲート電極32が形成されている。また、画素スイッチング用TFT40のチャネル領域42cに対向する位置にゲート電極43が形成されている。そして、保持容量部50においては、上部電極51が形成されている。さらに、ゲート電極32、43及び保持容量部50の上部電極上に第1層間絶縁膜25が形成されている。そして、第1層間絶縁膜25及びゲート絶縁膜24に、駆動回路用TFT30及び画素スイッチング用TFT40のそれぞれ、ソース領域及びドレイン領域に到達する第1コンタクトホール33、44が形成されている。また、第1層間絶縁膜25上に、それぞれのソース領域と接続されるソース電極34a、45a及びドレイン領域と接続されるドレイン電極34b、45bが形成されている。ソース電極34a、45aは、第1コンタクトホール33、44を介して半導体膜31、42のソース領域と接続されている。また、ドレイン電極34b、45bは、第1コンタクトホール33、44を介して半導体膜のドレイン領域と接続されている。ソース電極34a、45aは、当該ソース電極と接続されるソース配線と一体に形成してもよい。また、ソース電極34a、45a及びドレイン電極34b、45b上に第2層間絶縁膜26が形成されている。第2層間絶縁膜26には、第2コンタクトホール46が形成されている。そして、第2層間絶縁膜26上に形成されている画素電極47とドレイン電極45bが第2コンタクトホール46を介して接続されている。ここでは図示しないが、画素電極47を介して液晶及び自発光材料等の電気光学材料に電圧が印加され、所望の画像が表示される。このように形成された本実施の形態にかかる薄膜トランジスタは、チャネル領域が多結晶半導体からなる駆動用TFT30、及びチャネル領域が非晶質半導体からなる画素スイッチング用TFT40の2種類のTFTを有する。
次に、図3(a)乃至(d)及び図4(a)乃至(c)を用いて図2に示すTFTの製造方法を示す。図3(a)乃至(d)及び図4(a)乃至(c)は、本実施の形態にかかるTFTの製造方法を示す断面模式図である。ここでは、画素スイッチング用TFT40の保持容量部50は図示しない。まず、図3(a)に示すように、石英基板又はガラス基板等の透過性を有する絶縁性基板20上に、遮光層となる第1の導電膜を形成する。本実施の形態では、絶縁性基板20は、例えばガラス基板とする。第1の導電膜は、Mo、Cr、W、Ta、又はこれらを主成分とする合金膜、又は遮光性を有する膜であれば導電性を有していなくてもよい。すなわち、第1の導電膜は、遮光を目的とするものである。本実施の形態では、第1の導電膜は、DCマグネトロンスパッタリング法を用いて、例えば、膜厚30〜50nmのMoを形成するが、当該膜厚に限られない。そして、第1の導電膜上に感光性樹脂であるレジストをスピンコートによって塗布する。次に写真製版法を用いて、塗布したレジストを露光及び現像等行い、レジストをパターニングする。その後、リン酸系のエッチング液を用いたウエットエッチング法を用いて、遮光層41を所望の形状に形成する。このとき、遮光層41と同層に後工程で形成されるゲート電極等の位置あわせのために、重ね合わせマークを形成する。
次に、絶縁性基板20及び遮光層41上にCVD法を用いて下地膜21を形成する。下地膜21は、例えば、透過性絶縁膜であるSiN膜21a及びSiO2膜21bとすることができる。本実施の形態では、ガラス基板20上に膜厚40〜60nmのSiN膜21aを形成し、SiN膜21a上に膜厚150〜190nmのSiO2膜21bを形成する。すなわち、下地膜21は、SiN膜21a及びSiO2膜21bの積層構造である。また、下地膜21の膜厚はこれに限らない。下地膜21を積層構造にすることにより、ガラス基板20及び第1の導電膜41からNa等の可動イオンが、半導体膜31、42に拡散することを防止することができる。
そして、下地膜21上に非晶質半導体膜22をCVD法により形成する。本実施の形態では、非晶質半導体膜22は、例えばシリコン膜(Si膜)を用いる。このSi膜を、例えば膜厚略30〜100nmに形成し、好ましくは、例えば略60〜80nmに形成する。下地膜21及び非晶質半導体膜は、同一装置又は同一チャンバ内で連続して形成することが好ましい。これにより、大気雰囲気中に存在するボロン等の汚染物質がガラス基板上に形成される各膜の界面に付着することを防止でき、薄膜トランジスタの特性のバラつきを低減することができる。
なお、非晶質半導体膜22の形成後、基板を高温中でアニールすることが好ましい。これにより、CVD法によって形成された非晶質半導体膜22の膜中に多量に含有された水素を低減させることができる。本実施の形態では、窒素雰囲気の低真空状態に保持したチャンバ内を、例えば略480℃に加熱し、非晶質半導体膜を形成した基板を、例えば略45分間保持する。これにより、非晶質半導体膜22を結晶化する際に、温度が上昇しても非晶質半導体膜22中に含有された水素の急激な脱離が発生することを防止することができる。このため、非晶質半導体膜22の表面の凹凸を低減することができる。
次に、非晶質半導体膜22表面に形成された自然酸化膜を、フッ酸等を用いてエッチングし除去する。そして、図3(b)に示すように、非晶質半導体膜22に窒素等のガスを吹きつけつつ、絶縁性基板20を挟んで非晶質半導体膜22を形成した面と対向する面にレーザ光60を照射する。レーザ光60は、所定の光学系を通過することにより、線状のビーム形状に変換された後、遮光層41をマスクにして、絶縁性基板20及び下地膜21を介して、非晶質半導体膜22に照射される。本実施の形態では、レーザ光60として、YAGレーザの第2高調波(発振波長:532nm)を、レーザの照射方向に対して垂直に載置された絶縁性基板20の下側から照射する。例えば、波長532nmのレーザ光を絶縁性基板上側から照射する場合、略半分が表面反射によって利用することができない。そこで、絶縁性基板下側からレーザ光を照射することにより、表面反射を略10〜20%に低減することができる。特にYAGレーザを用いる場合にエネルギーの有効活用ができる。
これにより、図3(c)に示すように、レーザ光60が照射された非晶質半導体膜22が結晶化され、多結晶半導体膜23が形成される。このとき、下層に遮光層41が形成された領域は、当該遮光層41により、レーザ光60が非晶質半導体膜22に照射されない。このため、下層に遮光層41が形成されている領域の非晶質半導体膜22は、遮光層41と略同一の形状の非晶質半導体膜41aが形成される。非晶質半導体膜41aが遮光層41と略同一の形状を有することにより、表示領域の開口率を低減することができる。詳細は後述する。
そして、非晶質半導体膜41a及び多結晶半導体膜23(以下、エッチング前半導体膜という。)上に感光性樹脂であるレジストをスピンコートによって塗布する。次に、写真製版法を用いて、塗布したレジストを露光、及び現像等行い、レジストをパターンニングする。その後、エッチング前半導体膜をエッチングし、フォトレジストパターンを除去する。これにより、エッチング前半導体膜が所望の形状にパターニングされ、駆動回路用TFT30の半導体膜(第2の半導体領域)31及び画素スイッチング用TFT40の半導体膜(第1の半導体領域)42(以下、半導体膜という。)が形成される。ここで、画素スイッチング用TFT40の半導体膜42のチャネル領域は非晶質半導体膜であって、駆動回路用TFT30の半導体膜31のチャネル領域は多結晶半導体膜である。そして、本実施の形態では、それぞれの半導体膜31、42の端部がテーパ形状となるようにパターニングする。
ここで、バックライトから半導体膜に光が照射される場合、特に、多結晶半導体膜を用いたTFTにおいて大きな光リーク電流が発生する場合がある。この光リーク電流は、バックライトから照射される光がTFTのチャネル領域に到達し、オフ時にチャネル領域にキャリアが誘起されることにより発生する。これにより、保持容量において保持した表示電圧が低下する。このとき、保持した表示電圧の低下が著しい場合は、フリッカ又は焼きつき等により、液晶表示装置の表示品質を大きく低下させる場合があるが、本実施の形態では、遮光膜41を形成しているため、半導体膜42に入射するバックライトからの光を遮光することができる。このとき、遮光層41を大きく形成すると、表示領域の開口率が低減する。そこで、遮光層41を遮光に必要な最低限の範囲に形成する。このとき、非晶質半導体膜41aは遮光層41と略同一形状に形成されるため、遮光層41が最低限の範囲の大きさしかない場合においてもバックライトからの光を遮光することができる。これにより、表示領域の開口率が低減することを防止することができる。
次に、半導体膜31、42上にゲート絶縁膜24を形成する。このゲート絶縁膜24は、例えば、SiN膜又はSiO2膜等を用いる。本実施の形態では、ゲート絶縁膜24としてSiO2膜を形成し、CVD法により略70〜120nmの膜厚に形成する。上述したように、本実施の形態では、半導体膜31、42の端部をテーパ形状とする。これにより、半導体膜31、42上に形成されるゲート絶縁膜24の被覆性を向上させることができるため、TFTの初期故障を低減することができる。
そして、写真製版法を用いて、ゲート絶縁膜24上に所望の形状のレジストパターンを形成する。このレジストパターンをマスクとして、保持容量部(図示せず)の下部電極となる画素スイッチング用TFT40の半導体膜42に不純物元素を注入する。ここでは、注入する不純物元素は、P(リン)を用いる。半導体膜42に不純物元素を注入することにより、低抵抗な半導体膜42を形成することができる。そして、不純物注入後、レジストを除去する。
次に、ゲート絶縁膜24上に薄膜トランジスタ用のゲート電極、当該ゲート電極に電気的に接続される走査配線、及び保持容量部の上部電極を形成するために、第2導電膜を形成する。第2の導電膜は、Mo、Cr、W、Al、Ta、又はこれらを主成分とする合金膜であればよい。本実施の形態では、DCマグネトロンスパッタ法により、Moを膜厚略200〜300nmに形成する。
そして、図3(d)に示すように、第2の導電膜を、写真製版法を用いて所望の形状にパターニングし、保持容量部の上部電極、駆動回路用TFT30のゲート電極32、画素スイッチング用TFT40のゲート電極43、及び走査配線(図示せず)を形成する。このとき、遮光層41と同層に形成した重ね合わせマークを用いて遮光層41と画素スイッチング用TFT40のゲート電極43の位置合わせを行う。これにより、ゲート電極43を遮光層41の略真上に形成することができ、TFTを高精細化することができる。ここでは、リン酸系のエッチング液を用いたウエットエッチング法を用いて、それぞれゲート電極32、43、及び上部電極を形成する。このとき、図2に示すように、保持容量部50が形成される。保持容量部50は、ゲート電極32、43と同層に形成されている上部電極51と、非晶質半導体41a膜を有する半導体膜42からなる下部電極と、半導体膜42上に形成されているゲート絶縁膜24から構成される。
本実施の形態では、画素スイッチング用TFT40をトップゲート型に形成するため、保持容量部50を画素スイッチング用TFT40と直列に接続することができる。従来の薄膜トランジスタは、画素スイッチング用TFT40が逆スタガ型であり、基板上にゲート電極を形成することにより、当該ゲート電極によってゲート電極上に形成されるゲート絶縁膜の段差が大きくなるため、ゲート絶縁耐圧が低下していた。一方、本実施の形態にかかるトップゲート型のTFTは、画素スイッチング用TFT40の保持容量部50を画素スイッチング用TFT40のドレイン側に直列に接続することができる。このため、ゲート絶縁膜24を保持容量部50の絶縁膜とすることができる。本実施の形態にかかるゲート絶縁膜24は膜厚略70〜120nmと薄く形成するため、保持容量部50のゲート絶縁膜も薄く形成することができる。これにより、画素スイッチング用TFT40の保持容量部50における単位面積当たりの容量を大きくすることができるため、保持容量部50の面積を低減することができ、表示領域の開口率を向上させることができる。
次に、ゲート電極32、43をマスクとして半導体膜31、42に不純物元素を注入する。ゲート電極32、43をマスクとすることにより、半導体膜31、42のソース・ドレイン領域を自己整合で形成することができる。ここで、注入する不純物元素は、P又はBを用いることができる。Pを注入する場合、n型のTFTを形成することができる。一方、Bを注入する場合、p型のTFTを形成することができる。また、ゲート電極の加工をn型TFT用ゲート電極とp型TFT用ゲート電極の2回に分けて行うことにより、n型及びp型のTFTを同一基板上に形成することができる。これにより、絶縁性基板上に、走査配線又は信号配線を任意に選択して駆動するCMOS構造の駆動回路を形成できる。ここで、P又はB等の不純物元素の注入は、イオンドーピング法により行う。半導体膜に不純物を注入することにより、ソース領域及びドレイン領域が形成される。駆動回路用TFT30は、チャネル領域31cを挟んでソース領域31a及びドレイン領域31bが形成され、画素スイッチング用TFT40は、チャネル領域42cを挟んでソース領域42a及びドレイン領域42bが形成される。
次に、保持容量部の上部電極、ゲート電極32、43、及び走査配線(図示せず)上に第1の層間絶縁膜25を形成する。本実施の形態では、第1の層間絶縁膜25は、SiO2膜をCVD法を用いて膜厚500〜1000nmに形成する。そして、窒素雰囲気で略450℃に加熱したアニール炉に略一時間保持する。これにより、半導体膜31、42のソース・ドレイン領域に注入した不純物元素をさらに活性化させることができる。
そして、図4(a)に示すように、ゲート絶縁膜24及び第1の層間絶縁膜25を、写真製版法を用いて所望の形状にパターニングする。ここでは、半導体膜31、42のそれぞれソース領域及びドレイン領域に到達する第1のコンタクトホールを形成する。ここでは、駆動回路用TFT30には第1のコンタクトホール33が形成され、画素スイッチング用TFT40には第1のコンタクトホール44が形成される。第1のコンタクトホール33、44を形成することにより、ゲート絶縁膜24及び第1の層間絶縁膜25の一部が除去され、半導体膜31、42が露出する。
次に、ソース電極、ドレイン電極、及び信号配線を形成するために、第3の導電膜を形成する。第3の導電膜は、Mo、Cr、W、Al、Ta、又はこれらを主成分とする合金膜であればよい。また、これらを積層させた多層構造としてもよい。本実施の形態では、第3の導電膜は、Mo/Al/Moの積層構造とし、膜厚は、Al膜は略200〜400nm、Mo膜は略50〜150nmに形成する。また、ここでは、第3の導電膜は、DCマグネトロンスパッタ法を用いて形成する。
そして、図4(b)に示すように、第3の導電膜を写真製版法を用いて所望の形状にパターニングし、それぞれ第1のコンタクトホール33、44を介してソース電極34a、45a、ドレイン電極34b、45b及び信号配線(図示せず)を形成する。これにより、半導体膜31、42のソース領域に、それぞれ接続されるソース電極34a、45a、半導体膜31、42のドレイン領域に接続されるドレイン電極34b、45b、及び信号配線が形成される。
本実施の形態では、画素スイッチング用TFT40をトップゲート型のTFTとする。従来は、画素スイッチング用TFT40は、ゲート電極43が半導体膜42の下方に形成される逆スタガ型であった。逆スタガ型のTFTは、絶縁性基板20上にゲート電極を形成することにより、当該ゲート電極上に形成されるゲート絶縁膜の段差が大きくなるため、ゲート絶縁耐圧が低下していた。一方、本実施の形態にかかるトップゲート型のTFTは、画素スイッチング用TFT40の保持容量部50を画素スイッチング用TFT40のドレイン側に直列に接続することができる(図2参照)。また、ゲート絶縁膜24を薄く形成することができる。このため、保持容量部50の面積を低減することができ、表示領域の開口率を向上させることができる。また、半導体膜42上に形成される層間絶縁膜25に、半導体膜42のソース・ドレイン領域に接続されるコンタクトホール44と、ゲート電極に接続されるコンタクトホール(図示せず)とを同時に形成する場合において、層間絶縁膜25と半導体膜42とのエッチングの選択性が低い場合、ゲート電極41にコンタクトホール44が到達する前にソース・ドレイン領域を接続するコンタクトホール44が半導体膜42を突き抜ける場合があった。このため、逆スタガ型のTFTは、ソース・ドレイン領域を接続するコンタクトホール44と、ゲート電極43を接続するコンタクトホールは別工程で形成する必要があった。一方、本実施の形態では、画素スイッチング用TFT40は、ゲート電極43が半導体膜42より上方に形成されるトップゲート型とする。これにより、ゲート電極43に接続されるコンタクトホールと、ソース・ドレイン領域に接続されるコンタクトホールとを同時に形成する際に、層間絶縁膜25と半導体膜42のエッチングの選択性が低い場合であっても、ソース・ドレイン領域に接続されるコンタクトホール44が半導体膜42を突き抜けることを防止することができる。
以上により、駆動回路用TFT30、画素スイッチング用TFT40、及び画素スイッチング用TFT40の保持容量部50が形成される。また、以上のように形成されたTFTをアクティブマトリクス型の表示装置に適用する場合、画素スイッチング用TFT40のドレイン電極45bに画素電極を接続する。以下に、画素電極の形成方法について説明する。
まず、画素スイッチング用TFT40のソース電極45a及びドレイン電極45b上に第2の層間絶縁膜26を形成する。その後、第2の層間絶縁膜26に、写真製版法を用いてドレイン電極45bに到達する第2のコンタクトホール46を形成する。本実施の形態では、第2の層間絶縁膜26は、CVD法を用いて膜厚略200〜300nmのSiN膜を形成する。また、第2のコンタクトホール46は、CF4及びO2の混合ガスを用いたドライエッチング法により形成する。
次に、図4(c)に示すように、第2の層間絶縁膜26上にITO又はIZO等の加工性に優れた非晶質の透明性を有する導電膜を形成し、写真製版法により所望の形状にパターニングする。これにより、画素電極47を形成する。本実施の形態では、Arガス、O2ガス、H2Oガス等の混合ガスを用いてDCマグネトロンスパッタ法により、透明性導電膜を形成する。ここで、画素電極47は、第2のコンタクトホール46を介してドレイン電極45bと接続するようにパターニングされる。また、透明性導電膜のエッチングは、シュウ酸を主成分とする薬液を用いたウエットエッチング法により行う。この後、不要なレジストを除去し、アニールを行う。これにより、非晶質の透明性導電膜からなる画素電極47を結晶化させる。以上により、表示装置に用いられるTFT基板が形成される。
本実施の形態では、絶縁性基板20上の所望の位置に遮光層41を形成する。そして、遮光層41上に下地膜21を形成し、下地膜21上に非晶質半導体からなる半導体膜23を形成する。次に、絶縁性基板20の下側からレーザ光を照射する。これにより、半導体膜23の遮光層41と対向する領域はレーザ光が照射されないため、同一基板20上に非晶質半導体膜と多結晶半導体膜を形成することができる。そして、半導体膜を所望の形状にパターニングする。次に半導体膜上にゲート絶縁膜24を形成し、ゲート絶縁膜24上にゲート電極を形成する。本実施の形態では、チャネル領域42cが非晶質半導体膜からなる画素スイッチング用TFT40をトップゲート型のTFTに形成する。これにより、保持容量部50を画素スイッチング用TFT40と直列に接続することができる。また、ゲート絶縁膜24を薄く形成することができる。これにより、保持容量部50の面積を低減することができるため、表示領域の開口率を向上させることができる。さらに、ゲート電極43に接続されるコンタクトホールと、ソース・ドレイン領域に接続されるコンタクトホール44を同時に形成する場合においても、コンタクトホール44がソース・ドレイン領域を突き抜けることを防止することができる。
また、本実施の形態では、絶縁性基板20上にパターニングした遮光層41をマスクとして、レーザを照射することにより、基板20上に非晶質半導体膜と多結晶半導体膜を形成する。これにより、非晶質半導体領域と遮光層41とが略同一形状に形成される。このため、遮光層41を遮光に必要な最低限の大きさで形成する場合にも、非晶質領域を遮光することができ、開口率の低減を防止することができる。
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
1 アレイ基板、2 表示領域、3 額縁領域、4 ゲート配線、5 ソース配線、6 画素、7 走査信号駆動回路、8 表示信号駆動回路、9、10 外部配線、11 TFT、12 保持容量、20 ガラス基板、21 下地膜、22 非晶質半導体膜、23 多結晶半導体膜、24 ゲート絶縁膜、25 第1の層間絶縁膜、26 第2の層間絶縁膜、31、42 半導体膜、31a、42a ソース領域、31b、42b ドレイン領域、31c、42c チャネル領域、32、43 ゲート電極、33、44 第1のコンタクトホール、34a、45a ソース電極、34b、45b ドレイン電極、41 遮光膜、46 第2のコンタクトホール、47 画素電極、50 保持容量部、51 上部電極、60 レーザ光
Claims (7)
- 基板上の所望の位置に形成される遮光層と、
前記遮光層及び前記基板上に形成される下地膜と、
前記下地膜上に形成され、ソース領域及びドレイン領域並びにチャネル領域を有する第1の半導体領域及び第2の半導体領域と、
前記第1の半導体領域及び前記第2の半導体領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上であって、前記第1の半導体領域及び前記第2の半導体領域と対向する位置にそれぞれ形成されたゲート電極を備え、
前記第1の半導体領域の前記チャネル領域は前記遮光層と対向する位置に形成され、非晶質半導体からなり、前記第2の半導体領域の前記チャネル領域は多結晶半導体からなる半導体装置。 - 前記第1の半導体領域の前記チャネル領域は、前記遮光層と同一の形状を有する
ことを特徴とする請求項1記載の半導体装置。 - 基板上の所望の位置に遮光層を形成する遮光層形成工程と、
前記遮光層及び前記基板上に下地膜を形成する下地膜形成工程と、
前記遮光層上の前記下地膜上にソース領域及びドレイン領域並びにチャネル領域を有する非晶質半導体からなる第1の半導体領域を形成すると共に、前記第1の半導体領域とは別にソース領域及びドレイン領域並びにチャネル領域を有する非晶質半導体からなる第2の半導体領域を形成する半導体領域形成工程と、
前記基板の下側からレーザを照射して、前記第1の半導体領域の前記遮光層と対向する前記チャネル領域以外の前記第1の半導体領域及び前記第2の半導体領域の全面を多結晶半導体にするレーザ照射工程と、
前記第1の半導体領域及び前記第2の半導体領域上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上の前記第1の半導体領域及び前記第2の半導体領域のチャネル領域と対向する位置にそれぞれゲート電極を形成するゲート電極形成工程とを有する半導体装置の製造方法。 - 前記レーザ照射工程では、前記遮光層をマスクにして前記基板の下側からYAGレーザを照射する
ことを特徴とする請求項3記載の半導体装置の製造方法。 - 基板上の所望の位置に形成される遮光層と、
前記遮光層及び前記基板上に形成される下地膜と、
前記下地膜上に形成され、ソース領域及びドレイン領域並びにチャネル領域を有する第1の半導体領域及び第2の半導体領域と、
前記第1の半導体領域及び前記第2の半導体領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上であって、前記第1の半導体領域及び前記第2の半導体領域と対向する位置にそれぞれ形成されたゲート電極を備え、
前記第1の半導体領域の前記チャネル領域は前記遮光層と対向する位置に形成され、非晶質半導体からなり、前記第2の半導体領域の前記チャネル領域は多結晶半導体からなる表示装置。 - 前記第1の半導体領域と直列に接続される容量部をさらに有する
ことを特徴とする請求項5記載の表示装置。 - 前記容量部は、前記ゲート絶縁膜上に形成される前記ゲート電極と同層の上部電極と、前記第1の半導体領域からなる下部電極と、前記上部電極と前記下部電極との間に形成される前記ゲート絶縁膜とからなる
ことを特徴とする請求項6記載の表示装置。
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JP2007104683A JP2008263059A (ja) | 2007-04-12 | 2007-04-12 | 半導体装置、その製造方法、及び表示装置 |
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