JP4872591B2 - Ｔｆｔ基板とその製法、ならびに該ｔｆｔ基板を備えた表示装置 - Google Patents
Ｔｆｔ基板とその製法、ならびに該ｔｆｔ基板を備えた表示装置 Download PDFInfo
- Publication number
- JP4872591B2 JP4872591B2 JP2006283731A JP2006283731A JP4872591B2 JP 4872591 B2 JP4872591 B2 JP 4872591B2 JP 2006283731 A JP2006283731 A JP 2006283731A JP 2006283731 A JP2006283731 A JP 2006283731A JP 4872591 B2 JP4872591 B2 JP 4872591B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- insulating film
- layer
- tft substrate
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000758 substrate Substances 0.000 title claims description 71
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000010410 layer Substances 0.000 claims description 150
- 239000010408 film Substances 0.000 claims description 147
- 239000003990 capacitor Substances 0.000 claims description 105
- 238000003860 storage Methods 0.000 claims description 49
- 239000004065 semiconductor Substances 0.000 claims description 45
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 30
- 239000011229 interlayer Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 15
- 239000010409 thin film Substances 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims 1
- 239000000463 material Substances 0.000 description 17
- 238000004380 ashing Methods 0.000 description 12
- 239000004973 liquid crystal related substance Substances 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 230000010287 polarization Effects 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
Description
本発明は、薄膜トランジスタならびに蓄積容量素子とが形成されたアクティブマトリクス型ＴＦＴ基板と、それを用いた表示装置についての構造と製法に関するものである。
通常、表示装置の表示領域には画素が形成されており、選択された画素に信号電圧を印加することにより表示がなされる。当該選択は各画素に接続する薄膜トランジスタ（以後、ＴＦＴ；Thin Film Transistorと呼称）により行われ、選択期間中は信号電圧を一定に保持するために補助容量を付加することがなされている。さらに詳しく述べると、表示装置の各画素においては、ある走査タイミングで印加された信号電圧を次の走査タイミングまで十分保持する必要があるが、所望の容量を持つ蓄積容量素子に電荷を蓄えることによって、画素における信号電圧の保持を実現している。
ＴＦＴ基板の製造において、ＴＦＴと蓄積容量素子とは別々に形成してもよいが、同時に形成した方が生産効率の点で有利である。すなわち、ＴＦＴは絶縁性基板上に形成されるシリコン膜等からなる半導体層や、ゲート電極、ソースドレイン配線、透明導電膜等の導電膜や、絶縁膜から形成されるが、ＴＦＴで用いる半導体層、導電膜、絶縁膜と同一の材料を用いることにより、あわせて蓄積容量素子も形成することがある。例えば、蓄積容量素子の下部電極、誘電絶縁層、上部電極をそれぞれＴＦＴの半導体層、ゲート絶縁膜、ゲート電極と同じ材料を用いて形成する技術が知られている。（特許文献１、２参照）さらに、蓄積容量素子の下部電極、誘電絶縁膜、上部電極をそれぞれＴＦＴのゲート電極、ゲート電極を覆う層間絶縁膜、ソース電極と同じ材料を用いて形成する技術も知られている。（特許文献３参照）
一方で、蓄積容量素子の誘電絶縁層や上部電極を構成するレイヤーとして、ＴＦＴを主に構成する導電層や絶縁層とは異なるレイヤーを別途追加した技術も知られている。（特許文献４参照）
近年、表示装置は高精細化がすすみ、各画素の遮光領域（表示できない領域）を狭くして開口率を大きくする努力がなされている。そのため、ＴＦＴ基板においても蓄積容量素子の電極面積が遮光領域の多くを占めるようになってきており、その低減が重要な課題となっている。一方、蓄積容量素子には前述の通り所望の容量を持つことが要求されるのだが、ＴＦＴと同じレイヤーを兼用するという前提のもとで電極面積を削減するには限界がある。以下、このことについて説明する。
容量電極面積を小さくしようとすると比誘電率の高い材料を使った誘電体層にするか、もしくは、できるだけ薄くして所望の容量を保持できるようにする必要がある。比誘電率が比較的高い材料としてはシリコン窒化膜（ＳｉＮｘ）が挙げられるが、膜応力が増大するために基板の反りが問題となる。また、蓄積容量素子の誘電体層の膜厚を薄くすることにより容量値を増大させることは可能であるが、例えばＴＦＴや配線間といった他の部位における層間絶縁膜と兼用されている場合、その膜厚も薄くなるため耐圧の低下や浮遊容量の増大を招いてしまうこともあった。これらの現象は、短絡不良を増大させたり、電気特性を低下させたりするといった問題も引き起こす。
すなわち、蓄積容量素子の誘電体層として、ＴＦＴの層間絶縁膜と同じ膜厚の同じ材料を使うという前提のもとでは生産効率では有利であっても、蓄積容量素子面積を小さくすることは困難であり、従って開口率の向上にも限界があることになる。また、蓄積容量素子に最適な材料や膜厚を有するレイヤーを別途追加することは当然ながら生産効率の低下を引き起こす。これらの問題の根本的な原因は前述の通り、ＴＦＴと蓄積容量素子とを形成する際に同じ材料を兼用することにより、生産効率は向上するものの設計の自由度が狭くなることにある。そこで、生産効率を低下させることなく、これらの弊害を解消するための手法が必要とされてきた。
本発明にかかるＴＦＴと蓄積容量素子とを備えたＴＦＴ基板においては、ＴＦＴで用いられる導電膜や絶縁膜とは異なる導電膜や絶縁膜を含む蓄積容量素子を得ることを特徴とする。
本発明においては、生産効率や設計の自由度を制限することなく、最適な材料や膜厚を備えた蓄積容量素子が形成されたＴＦＴ基板を得ることができる。
実施の形態１．
初めに、図１を用いて、本発明に係るＴＦＴ基板が適用されるアクティブマトリクス型の表示装置について説明する。図１は、表示装置に用いられるＴＦＴ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。
初めに、図１を用いて、本発明に係るＴＦＴ基板が適用されるアクティブマトリクス型の表示装置について説明する。図１は、表示装置に用いられるＴＦＴ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。
本発明に係る表示装置は、ＴＦＴ基板１１０を備えている。ＴＦＴ基板１１０は、例えば、ＴＦＴアレイ基板である。ＴＦＴ基板１１０には、表示領域１１１と表示領域１１１を囲むように設けられた額縁領域１１２とが設けられている。この表示領域１１１には、複数のゲート配線（走査信号線）１２１と複数のソース配線（表示信号線）１２２とが形成されている。複数のゲート配線１２１は平行に設けられている。同様に、複数のソース配線１２２は平行に設けられている。ゲート配線１２１とソース配線１２２とは、互いに交差するように形成されている。ゲート配線１２１とソース配線１２２とは直交している。そして、隣接するゲート配線１２１とソース配線１２２とで囲まれた領域が画素１１７となる。従って、ＴＦＴ基板１１０では、画素１１７がマトリクス状に配列される。さらに、ゲート配線１２１と平行に画素１１７を横断する蓄積容量配線１２３が形成されている。
更に、ＴＦＴ基板１１０の額縁領域１１２には、走査信号駆動回路１１５と表示信号駆動回路１１６とが設けられている。ゲート配線１２１は、表示領域１１１から額縁領域１１２まで延設されている。ゲート配線１２１は、ＴＦＴ基板１１０の端部で、走査信号駆動回路１１５に接続される。ソース配線１２２も同様に、表示領域１１１から額縁領域１１２まで延設されている。ソース配線１２２は、ＴＦＴ基板１１０の端部で、表示信号駆動回路１１６と接続される。走査信号駆動回路１１５の近傍には、外部配線１１８が接続されている。また、表示信号駆動回路１１６の近傍には、外部配線１１９が接続されている。外部配線１１８、１１９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
外部配線１１８、１１９を介して走査信号駆動回路１１５、及び表示信号駆動回路１１６に外部からの各種信号が供給される。走査信号駆動回路１１５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１２１に供給する。このゲート信号によって、ゲート配線１２１が順次選択されていく。表示信号駆動回路１１６は外部からの制御信号や、表示データに基づいて表示信号をソース配線１２２に供給する。これにより、表示データに応じた表示電圧を各画素１１７に供給することができる。
画素１１７内には、少なくとも１つのＴＦＴ１２０と、ＴＦＴ１２０と接続する蓄積容量素子１３０とが形成されている。ＴＦＴ１２０はソース配線１２２とゲート配線１２１の交差点近傍に配置される。例えば、このＴＦＴ１２０が画素電極に表示電圧を供給する。即ち、ゲート配線１２１からのゲート信号によって、スイッチング素子であるＴＦＴ１２０がオンする。これにより、ソース配線１２２から、ＴＦＴのドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。一方、蓄積容量素子１３０にあってはＴＦＴ１２０とだけでなく、蓄積容量配線１２３を介して対向電極とも電気的に接続されている。したがって、蓄積容量素子１３０は、画素電極と対向電極との間の容量と並列に接続されていることになる。また、ＴＦＴ基板１１０の表面には、配向膜（図示せず）が形成されている。
更に、ＴＦＴ基板１１０には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、ＴＦＴ基板１１０側に配置される場合もある。そして、ＴＦＴ基板１１０と対向基板との間に液晶層が狭持される。即ち、ＴＦＴ基板１１０と対向基板との間には液晶が注入されている。更に、ＴＦＴ基板１１０と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
画素電極と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。なお、これら一連の動作で、蓄積容量素子１３０においては画素電極と対向電極との間の電界と並列に電界を形成されることにより、表示電圧の保持に寄与する。
次に、ＴＦＴ基板１１０に設けられたＴＦＴ１２０と蓄積容量素子１３０の構成、及び製造工程について図２（ａ）と図２（ｂ）を用いて説明する。図２（ａ）は、表示装置の画素領域における１画素を見た平面図だが、ＴＦＴ１２０と蓄積容量素子１３０も記載している。図２（ａ）においてＡ−Ａで示した箇所、すなわちＴＦＴ１２０と蓄積容量素子１３０との断面図が図２（ｂ）である。以下、図２（ａ）と図２（ｂ）とを用いて本発明の実施の形態について説明を行う。基板１上にポリシリコン等からなる半導体層２が形成され、それらを覆うようにゲート絶縁膜３が形成されている。その上層には、ゲート電極４ｂと蓄積容量素子１３０の第１容量電極４ａとが形成されている。ゲート電極４ｂと第１容量電極４ａとは同一レイヤー層の導電膜からなる。ゲート電極４ｂは半導体層２と膜厚方向に対向する領域に形成され、ゲート絶縁膜３は半導体層２とゲート電極４ｂとにはさまれるように配置されて広がっている。蓄積容量素子１３０は、第１容量電極４ａの上層に形成されている誘電体層５ａとさらに上層に形成されている第２容量電極６ａとから形成されており、誘電体層５ａと第２容量電極６ａとは、ほぼ同じ形状を有するように同一パターンとして加工されている。つまり、第２容量電極６ａは誘電体層５ａを介して第１容量電極４ａと対向する領域を有する。
ゲート電極４ｂと蓄積容量素子１３０とを覆うようにして層間絶縁膜７が形成されている。さらに、層間絶縁膜７上にはソースドレイン配線８が形成されて、それらを覆うように絶縁膜９が形成され、コンタクトホール１０が開口されている。絶縁膜９、層間絶縁膜７、ゲート絶縁膜３には半導体層２の表面に到達するように第１のコンタクトホール１０ａが形成されている。また、絶縁膜９、層間絶縁膜７には蓄積容量素子１３０の第２容量電極６ａに到達するように第２のコンタクトホール１０ｂが、そして絶縁膜９にはソースドレイン配線８に到達するように第３のコンタクトホール１０ｃが形成されている。
絶縁膜９上には、第１のコンタクトホール１０ａと第３のコンタクトホール１０ｃとを介して半導体層２とソースドレイン配線８とを接続する接続電極である透明導電膜１１ｂが形成される。さらに、第１のコンタクトホール１０ａと第２のコンタクトホール１０ｂとを介して半導体層２と第２容量電極６ａとを接続する画素電極である透明導電膜１１ａが絶縁膜９の上層に形成される。
本実施の形態においては、第２容量電極６ａはソースドレイン配線８や画素電極１１ａとは別のレイヤーで形成されている。また、蓄積容量素子１３０の誘電体層５ａも、ＴＦＴ１２０を構成する層間絶縁膜７等の絶縁膜とは異なる別のレイヤーで形成されている。さらに、蓄積容量素子１３０の第２容量電極６ａと誘電体層５ａは同一パターンであるため、ＴＦＴ１２０には形成されていない。すなわち、第２容量電極６ａや誘電体層５ａについて設計上必要とされる材質、厚み等を決める際に、ＴＦＴに求められる導電膜や絶縁膜の条件とは独立して自由に設定することが可能である。さらに、本実施の形態によれば、このような構造を形成する際にも写真製版工程数の増加は不要であり、したがって生産効率を低下させることもない。この点については以下の製造方法の説明において詳細に開示する。
本実施の形態におけるＴＦＴと蓄積容量素子を備えたＴＦＴ基板の製造方法について、図３から図１０を用いて説明する。図３（ａ）は、１画素部分においてゲート絶縁膜３を形成した時点の上面図であり、Ａ−Ａで示した箇所の断面図を図３（ｂ）に示した。まず、図３（ｂ）において、ガラス、石英、プラスチック等からなる基板１上に、半導体膜として非晶質シリコン膜をＣＶＤ等により成膜する。そしてシリコン膜にエキシマレーザーを照射して半導体層２へと結晶化させる。ここで１回目の写真製版後にエッチングを行うことにより、半導体層２を図３（ａ）に示すようにパターニングする。パターニングの際には、写真製版で形成する感光性のレジスト断面形状のテーパー角度を充分低くすることにより、半導体層２のテーパー角度が３０°程度になるようにするとよい。（図示せず）
また、本実施の形態では、基板１上に直接半導体膜を形成したが、ＳｉＯ２やＳｉＮ等の無機絶縁膜を形成してから半導体膜を形成してもよい。すなわち、基板１上に無機絶縁膜と半導体膜とを連続して成膜した後、半導体膜のみ前述のようにパターニングしてもよい。この場合、無機絶縁膜があるので、基板から半導体膜へ汚染物質の浸入を阻止できるという効果がある。
その後、図３（ｂ）に示すように半導体膜２と接するようにしてゲート絶縁膜３を成膜する。ゲート絶縁膜３としてはＳｉＯ２やＳｉＮを用いることが多く、ＣＶＤ法により形成する。ゲート絶縁膜３は薄膜トランジスタの電気的特性に大きな影響を与えるため、特に膜厚については非常に精密に管理されており、通常の場合で７０〜１００ｎｍ程度である。
次に、第１メタル層４と絶縁層５と第２メタル層６とを公知の方法により成膜した後に、２回目の写真製版によりレジストマスク１２を形成する。この時点での１画素部分の上面図と断面図とをそれぞれ図４（ａ）、図４（ｂ）に示す。
ここで、第１メタル層４とは、ゲート電極４ｂ、第１容量電極４ａ、図示しないゲート配線等を形成するための導電層であり、蒸着法やスパッタ法により形成されたＭｏ、Ｃｒ、Ｗ、Ａｌを母材とする単層もしくは積層構造からなる。第１容量電極４ａの形成のためには、第１メタル層４は導電層であれば特に制約は無い。しかし、第１メタル層４は薄膜トランジスタ１２０において、半導体層２上に後で形成されるゲート電極４ｂやゲート配線等にも用いられるため、エッチング加工性や導電性等を考慮した材料に制約されることになる。
絶縁層５は、蓄積容量素子１３０の誘電体層５ａとなる絶縁層であり、ＣＶＤ法などで形成されたＳｉＯ２やＳｉＮからなる。絶縁層５の材質や膜厚については、画素開口率等を考慮した必要容量電極面積（Ａ）と、誘電体層５ａの比誘電率（ε）と、その必要膜厚（ｄ）とを最適化して、所望の容量Ｃｓを達成するようにして決定される。具体的には、以下の式から算出される。
第２メタル層６は、蓄積容量素子１３０の第２容量電極６ａを形成するための導電層であり、スパッタ法や蒸着法により成膜された金属膜である。金属膜の材料としては、エッチング加工が容易なＭｏやＣｒが望ましい。また、その膜厚については後述するゲート絶縁膜３との選択性の点からできるだけ薄い方が望ましいが、イオン注入のマスクとして機能するだけの膜厚が必要なので、適宜決定する。本実施の形態では、Ｍｏを１００ｎｍの膜厚になるように成膜した。
次に、図４（ｂ）に示したレジストマスク１２ａ、１２ｂについて説明する。ＴＦＴ１２０と蓄積容量素子１３０を示す図２（ｂ）からわかるように、最終的に少なくともゲート電極４ｂ、第１容量電極４ａ、誘電体層５ａ、第２容量電極６ａを形成する必要があるため、第２容量電極６ａを形成する領域にレジストマスク１２ａを形成し、第１容量電極４ａから延在する領域やゲート電極４ｂを形成する領域にはレジストマスク１２ｂを形成している。さらに、図４（ｂ）に示すように、ゲート電極４ｂに相当する領域のレジストマスク１２ｂよりも、第２容量電極６ａに相当する領域のレジストマスク１２ａの方が厚くなるように形成した。
このようにレジストの膜厚を場所ごとに変えるには、グレイトーンもしくはハーフトーンと呼ばれる公知の製造方法を用いることができる。すなわち、ポジ型のレジストの場合、写真製版における照射光量が低いほど残存するレジストの膜厚が厚くなるという傾向を有するため、ゲート電極４ｂに相当する領域の照射光量よりも第２容量電極６ａに相当する領域の照射光量を低くすれば、図４（ｂ）に示すようなレジストマスク１２ａ、１２ｂを形成することが可能である。なお、特に第２容量電極６ａが形成される領域におけるレジストマスク１２ａについては、後述するアッシング工程や複数のエッチング工程を経てもなおマスクとして機能することが可能な程度の膜厚が要求されるので注意が必要である。また、図示していないゲート配線や端子部についてはレジストマスク１２ｂと同様の光量を照射する。
この後、レジストマスク１２ａ、１２ｂに被覆されていない領域について第２メタル層６、絶縁層５、第１メタル層４の順に単層ごとに連続してエッチングを行う。エッチングは上記の三層を一括して行ってもよい。この時点の１画素部分の上面図と断面図とをそれぞれ図５（ａ）、図５（ｂ）に示す。なお、この時、レジストマスクのパターンは変えていないため、第１メタル層４、絶縁層５、第２メタル層６のうちレジストマスクで被覆されていない部分がエッチングされることにより、上記の三層は同一パターンに形成されることになる。
次に、図示しないが、ボロン等の導電性不純物を用いたイオン注入を行う。ボロンはゲート絶縁膜３を介して半導体層２に到達し、半導体層２においてソースドレイン領域を形成するが、ゲート電極４ｂが存在する領域の下層ではゲート電極４ｂがマスクとして機能するため、ボロンは注入されない。このようにして、ゲート電極４ｂの下方の半導体層２においてチャネル領域が形成される。なお、上述のようにボロンを注入するとＰ−ＭＯＳのＴＦＴが形成されるが、リンを注入するとＮ−ＭＯＳのＴＦＴが形成される。
次に、酸素ガスを用いたアッシングによりレジストマスク１２ａ、１２ｂを一様に薄くしていき、ゲート電極４ｂ上のレジストマスク１２ｂが消失したところでアッシングを停止する。アッシングについては、装置によって異なるが、できるだけ均一にかつアッシング量を制御しやすくするためにはアッシング速度はさほど速くない方が好ましい。我々は、酸素流量１５０ｓｃｃｍにて、６００ｎｍ／分というアッシング速度で行った。なお、本実施の形態ではアッシングのガスとして酸素のみを用いたが、窒素やフッ化系ガスを添加してもよい。
上記のアッシングを行った後の状況を図６（ａ）、図６（ｂ）に示す。ゲート電極４ｂ上のレジストマスク１２ｂは除去されて第２メタル層６が露出しているのに対し、第２容量電極６ａ上のみレジストマスク１２ａが残存したままとなっている。
その後、第２容量電極６ａ以外に露出している第２メタル層６、すなわち、ゲート電極４ｂ上に残存する第２メタル層６をエッチング除去する。さらに、絶縁層５もエッチング除去する。この時点の状況を図７（ａ）、図７（ｂ）に示す。このエッチングの際には、ゲート絶縁膜３も露出しているため、なるべくゲート絶縁膜３をエッチングしないように選択性の高いエッチングをすることが望ましい。そして、このエッチングにより、ゲート電極４ｂが露出する一方で、第２容量電極６ａは、ずっとレジストマスク１２ａにより保護されていたため、蓄積容量素子１３０もその構造を保持したままとなっている。その後、第２容量電極６ａ上のレジストマスク１２ａはアッシング等により除去される。
次に、層間絶縁膜７を形成する。層間絶縁膜７としては、ＣＶＤ法により成膜されたＳｉＯ２膜やＳｉＮ膜が好適である。また、この後で、先に半導体層２に注入したボロン等の導電性不純物を活性化するためのアニール工程を行ってもよい。
さらに、その上層に第３メタル層をスパッタ等の方法により成膜した後、３回目の写真製版によりレジストマスク１２を形成後、第３メタル層をエッチング除去してソースドレイン配線８を形成する。このときの構造の平面図と断面図をそれぞれ図８（ａ）、図８（ｂ）に示す。なお、第３のメタル層としてはアルミ膜やアルミ合金膜を有する積層構造を用いると、配線抵抗を下げる効果があるのでよい。なお、レジストマスク１２ｃはアッシング等の公知の手法により除去される。
その後、ソースドレイン配線８と層間絶縁膜７とを覆うようにして、絶縁膜９を成膜した後に、４回目の写真製版によりレジストマスク１２を形成後、コンタクトホール１０ａ、１０ｂ、１０ｃを形成する。この時点での１画素部分の上面図と断面図とをそれぞれ図９（ａ）、図９（ｂ）に示す。
絶縁膜９としては、ＣＶＤ法を用いて成膜したＳｉＮ膜を用いた。また、コンタクトホール１０の開口は、図９（ｂ）に示すような開口部を有するレジストマスク１２ｄを形成後、ＣＦ４等のフッ化系ガスを用いたドライエッチングによって行った。エッチングレートは７０ｎｍ／ｍｉｎとした。コンタクトホール１０として、半導体層２に到達する第１のコンタクトホールであるコンタクトホール１０ａ、第２容量電極６ａに到達する第２のコンタクトホールであるコンタクトホール１０ｂ、ソースドレイン配線８に到達する第３のコンタクトホールであるコンタクトホール１０ｃを図９（ｂ）に示した。コンタクトホール１０ａは、絶縁膜９、層間絶縁膜７、ゲート絶縁膜３をエッチングすることにより形成される。同様に、コンタクトホール１０ｂは絶縁膜９と層間絶縁膜７とを、コンタクトホール１０ｃは絶縁膜９をエッチングすることにより形成される。なお、その他にもゲート電極４ｂ、ゲート配線や配線端子部、第１容量電極４ａと導通を得るためのコンタクトホールについては必要に応じて適宜形成する（図示せず）。なお、コンタクトホール１０ａ、１０ｂ、１０ｃを開口後にレジストマスク１２ｄは公知の手段により除去する。
その後、透明導電膜１１を成膜した後に、５回目の写真製版によりレジストマスク１２を形成し、透明導電膜１１のエッチングを行う。この時点での１画素部分の平面図と断面図とをそれぞれ図１０（ａ）、図１０（ｂ）に示す。透明導電膜１１としては、スパッタ法や蒸着法により非晶質のＩＴＯ膜を成膜したが、ＩＺＯ膜、ＩＴＺＯ膜でもよい。
レジストマスク１２ｅは、画素電極を形成する領域とコンタクトホールを覆う領域とがつながるような形状や、コンタクトホール同士がつながるような領域を有している。そのため、ＩＴＯ膜をエッチング除去することにより形成される透明導電膜１１ａは、図２（ｂ）に示したように、コンタクトホール１０ａ、１０ｂを介して第２容量電極６ａや半導体層２と接続するように延在する画素電極としてなる。また、コンタクトホール１０ａ、１０ｃを介して半導体層２とソースドレイン配線８とを接続する接続電極として、透明導電膜１１ｂも形成される。レジストマスク１２ｅは公知の手段により除去される。以上のプロセスにより本実施の形態にかかるＴＦＴ１２０と蓄積容量素子１３０とを備えたＴＦＴ基板を形成することができる。
本実施の形態においては、２回目の写真製版において、レジストマスク１２ａ、１２ｂでのエッチングと、アッシングによりレジストマスクを一様に薄くしてレジストマスク１２ａのみ残存させた状態でのエッチングとの２回の加工を行った。この製法により、写真製版工程を追加することなく、ＴＦＴ１２０の絶縁膜とは異なる絶縁膜を蓄積容量素子１３０に形成することができた。すなわち、生産効率や設計の自由度を犠牲にすることなく、蓄積容量素子１３０に最適な材料や膜厚を備えた誘電体層５ａを形成することができる。さらに、蓄積容量素子１３０の第２容量電極６ａもＴＦＴ１２０で用いる電極配線とは異なるので、蓄積容量素子１３０に最適な材料や膜厚を選定することができる。
なお、本実施の形態で開示した形態は、記載どおりに限定されるものではなく、効果を奏する範囲で適宜変更してもよい。本実施の形態においては、図７（ｂ）に示すようにゲート電極４ｂ上の第２メタル層６だけでなく絶縁層５もエッチング除去する製法について説明したが、第２メタル層６をエッチングした時点でエッチングを停めて、ゲート電極４ｂ上に絶縁層５のみを残存させてもよい。第２容量電極６ａに被覆されていない第１メタル層４の上層も同様としてもよい。この場合、第２メタル層６のエッチングの際にゲート絶縁膜３がエッチングされてしまう可能性や、レジストマスク１２ａが消失してしまう可能性はより低くなるので、エッチング条件の選定範囲が広くなるという効果がある。このようにして形成されたＴＦＴ基板の１画素部分の平面図と断面図とをそれぞれ図１１（ａ）、図１１（ｂ）に示す。
図２（ａ）、２（ｂ）において、絶縁層５は第２容量電極６ａとほぼ同じ形状を有する誘電体層５ａとして加工されているのに対し、図１１（ａ）、図１１（ｂ）における絶縁層５は、第１容量電極４ａとほぼ同じ形状を有する誘電体層５ａやゲート電極４ｂと同じ形状を有するように加工されている点が異なる。しかし、第２容量電極６ａが誘電体層５ａを介して第１容量電極４ａと対向する領域を有する点は同じである。このような形態においても、蓄積容量素子１３０に用いるのに最適化された絶縁層５がＴＦＴ１２０全体に形成される場合に比べると、影響は大幅に少なくてすむことは同様である。
さらに、本実施の形態で開示した形態は、記載どおりに限定されるものではなく、効果を奏する範囲で適宜追加してもよい。例えば、図６（ｂ）において、第２メタル層６をエッチング除去した際に、エッチング時間や異方性等の条件を適宜調整することにより、ゲート電極４ｂと絶縁層５とを側面からエッチングさせて後退させるようにした後に、低濃度の導電性不純物を半導体層２に注入してもよい。この注入により、半導体層２において先に高濃度の注入がされたソースドレイン領域と、注入がなされていないチャネル領域との間に低濃度の注入領域が介在するＬＤＤ構造が形成されるため、ＴＦＴの信頼性が向上する効果を奏する。このＬＤＤ構造の形成についても写真製版工程の追加が不要であるのは言うまでも無い。
さらに、写真製版工程を１工程追加することにより、ＣＭＯＳ構造を備えたＴＦＴ１２０を形成することも可能である。すなわち、本実施の形態における２回目の写真製版工程において最初ＰＭＯＳを形成しておき、次にＰＭＯＳ全体をレジストで被覆した状態でＮＭＯＳを形成することによりＣＭＯＳ構造を形成することが可能である。
１ 基板、２ 半導体層、３ ゲート絶縁膜、４ 第１メタル層、
４ａ 第１容量電極、４ｂ ゲート電極、５ 絶縁層、５ａ 誘電体層、
６ 第２メタル層、６ａ 第２容量電極、
７ 層間絶縁膜、８ ソースドレイン配線、９ 絶縁膜、
１０、１０ａ、１０ｂ、１０ｃ コンタクトホール、
１１ａ、１１ｂ 透明導電膜、
１２、１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ レジストマスク、
１１０ 基板、 １１１ 表示領域、 １１２ 額縁領域、
１１５ 走査信号駆動回路、１１６ 表示信号駆動回路、
１１７ 画素、１１８、１１９ 外部配線、
１２０ ＴＦＴ、
１２１ ゲート配線、１２２ ソース配線、１２３ 蓄積容量配線、
１３０ 蓄積容量素子
４ａ 第１容量電極、４ｂ ゲート電極、５ 絶縁層、５ａ 誘電体層、
６ 第２メタル層、６ａ 第２容量電極、
７ 層間絶縁膜、８ ソースドレイン配線、９ 絶縁膜、
１０、１０ａ、１０ｂ、１０ｃ コンタクトホール、
１１ａ、１１ｂ 透明導電膜、
１２、１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ レジストマスク、
１１０ 基板、 １１１ 表示領域、 １１２ 額縁領域、
１１５ 走査信号駆動回路、１１６ 表示信号駆動回路、
１１７ 画素、１１８、１１９ 外部配線、
１２０ ＴＦＴ、
１２１ ゲート配線、１２２ ソース配線、１２３ 蓄積容量配線、
１３０ 蓄積容量素子
Claims (9)
- 薄膜トランジスタと蓄積容量素子とを備えたＴＦＴ基板において、
前記薄膜トランジスタは、
半導体層と、前記半導体層と膜厚方向に対向する領域を有するゲート電極と、
前記半導体層と前記ゲート電極にはさまれて配置されるゲート絶縁膜と、
前記半導体層と電気的に接続されるソースドレイン配線と画素電極と、を有し、
前記蓄積容量素子は、
前記ゲート電極と同一レイヤー層の導電膜からなる第１容量電極と、
前記第１容量電極上にある誘電体層と、
前記誘電体層上にあって、前記誘電体層と同じ形状を有し、前記誘電体層を介して前記第１容量電極と対向する領域を有する第２容量電極とからなり、
前記第２容量電極は、前記ソースドレイン配線、前記画素電極とは別のレイヤーで形成されていることを特徴とするＴＦＴ基板。 - 薄膜トランジスタと蓄積容量素子とを備えたＴＦＴ基板において、
前記薄膜トランジスタは、
半導体層と、前記半導体層と膜厚方向に対向する領域を有するゲート電極と、
前記半導体層と前記ゲート電極にはさまれて配置されるゲート絶縁膜と、
前記ゲート電極上にあって前記ゲート電極と同じ形状を有する絶縁層と、
前記半導体層と電気的に接続されるソースドレイン配線と画素電極と、を有し、
前記蓄積容量素子は、
前記ゲート電極と同一レイヤー層の導電膜からなる第１容量電極と、
前記第１容量電極上にあって前記第１容量電極と同じ形状を有する誘電体層と、
前記誘電体層上にあって、前記誘電体層を介して前記第１容量電極と対向する領域を有する第２容量電極とからなり、
前記第２容量電極は、前記ソースドレイン配線、前記画素電極とは別のレイヤーで形成されていることを特徴とするＴＦＴ基板。 - 前記ゲート電極よりも上層にあって前記ソースドレイン配線よりも下層にある層間絶縁膜をさらに有しているＴＦＴ基板であって、
前記誘電体層は、前記層間絶縁膜とは別のレイヤーで形成されていることを特徴とする請求項１または２に記載のＴＦＴ基板。 - 前記ソースドレイン配線と前記層間絶縁膜と、を覆うように形成されている絶縁膜と、
前記絶縁膜上に形成されている前記画素電極と接続電極と、
前記絶縁膜と前記層間絶縁膜と前記ゲート絶縁膜とに開口されて前記半導体層に接続する第１のコンタクトホールと、
前記絶縁膜と前記層間絶縁膜とに開口されて前記第２容量電極と接続する第２のコンタクトホールと、
前記層間絶縁膜に開口されて前記ソースドレイン配線と接続する第３のコンタクトホールと、
をさらに備えたＴＦＴ基板において、
前記ソースドレイン配線と前記半導体層とは、前記接続電極を介して接続されており、
前記第２容量電極と前記半導体層とは、前記画素電極を介して接続されている
ことを特徴とする請求項３に記載のＴＦＴ基板。 - 前記ゲート電極は、前記半導体層よりも上層にあることを特徴とする請求項１乃至４のいずれかに記載のＴＦＴ基板。
- 請求項１乃至５のいずれかに記載のＴＦＴ基板を備えたことを特徴とする表示装置。
- 請求項１または２に記載のＴＦＴ基板を製造する方法であって、
シリコンからなる半導体層を形成する工程と、
前記半導体層と接するようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、第１メタル層と、絶縁層と、第２メタル層とを積層して多層膜として形成する工程と、
前記多層膜をパターニングした後に、前記第２容量電極以外に露出している前記第２メタル層をエッチング除去することにより第１容量電極、誘電体層、第２容量電極、ゲート電極を形成する工程と、
前記半導体層と電気的に接続されるソースドレイン配線と画素電極とを形成する工程と、
を含むＴＦＴ基板の製造方法。 - 前記ゲート電極と、前記ゲート絶縁膜と、前記第２容量電極とを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第３メタル層を形成後にパターニングして前記ソースドレイン配線を形成する工程と、
前記ソースドレイン配線と前記層間絶縁膜とを覆うようにして絶縁膜を形成する工程と、
前記半導体層に到達する第１のコンタクトホールを前記絶縁膜と前記層間絶縁膜と前記ゲート絶縁膜とに開口し、
前記第２容量電極に到達する第２のコンタクトホールを前記絶縁膜と前記層間絶縁膜とに開口し、
前記ソースドレイン配線に到達する第３のコンタクトホールを前記絶縁膜に開口する工程と、
前記絶縁膜上に透明導電膜を成膜する工程と、
前記透明導電膜をパターニングして、前記第１のコンタクトホールと前記第３のコンタクトホールとを覆うようにして接続電極を形成するのと同時に、前記第２のコンタクトホールと前記第１のコンタクトホールとを覆うようにして前記画素電極を形成する工程と、
を含む請求項７に記載のＴＦＴ基板の製造方法。 - 前記多層膜をパターニングした後に、前記第２容量電極以外に露出している前記第２メタル層をエッチング除去することにより第１容量電極、誘電体層、第２容量電極、ゲート電極を形成する工程は、
前記ゲート電極と前記第１容量電極との形状に対応する部分にレジストマスクが残るように、かつ、前記第２容量電極に相当する領域における前記レジストマスクの厚みがその他の領域における前記レジストマスクの厚みに比べて厚くなるように前記レジストマスクを加工する工程と、
前記レジストマスクを加工後に、前記レジストマスクに被覆されていない領域における前記多層膜をエッチング除去する工程と、
前記レジストマスクを一様に薄くしていき、前記第２容量電極となる領域のみ前記レジストマスクが残るようにする工程と、
その後に露出している前記第２メタル層をエッチング除去する工程と
を含むことを特徴とする請求項７または８に記載のＴＦＴ基板の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006283731A JP4872591B2 (ja) | 2006-10-18 | 2006-10-18 | Ｔｆｔ基板とその製法、ならびに該ｔｆｔ基板を備えた表示装置 |
| TW096134820A TW200819888A (en) | 2006-10-18 | 2007-09-19 | TFT substrate and manufacturing method, and display device with the same |
| US11/868,088 US20080283841A1 (en) | 2006-10-18 | 2007-10-05 | Tft substrate and manufacturing method, and display device with the same |
| KR1020070100759A KR100882224B1 (ko) | 2006-10-18 | 2007-10-08 | Ｔｆｔ 기판과 그 제조 방법 및 상기 ｔｆｔ 기판을 구비한표시장치 |
| CNA2007101811992A CN101165908A (zh) | 2006-10-18 | 2007-10-18 | Tft衬底及其制造方法、以及具有该tft衬底的显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006283731A JP4872591B2 (ja) | 2006-10-18 | 2006-10-18 | Ｔｆｔ基板とその製法、ならびに該ｔｆｔ基板を備えた表示装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2008102262A JP2008102262A (ja) | 2008-05-01 |
| JP2008102262A5 JP2008102262A5 (ja) | 2010-11-11 |
| JP4872591B2 true JP4872591B2 (ja) | 2012-02-08 |
Family
ID=39334498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006283731A Expired - Fee Related JP4872591B2 (ja) | 2006-10-18 | 2006-10-18 | Ｔｆｔ基板とその製法、ならびに該ｔｆｔ基板を備えた表示装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20080283841A1 (ja) |
| JP (1) | JP4872591B2 (ja) |
| KR (1) | KR100882224B1 (ja) |
| CN (1) | CN101165908A (ja) |
| TW (1) | TW200819888A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI343654B (en) * | 2007-07-25 | 2011-06-11 | Au Optronics Corp | Method for fabricating pixel structures |
| CN102473362B (zh) * | 2009-07-24 | 2013-06-05 | 夏普株式会社 | 薄膜晶体管基板的制造方法 |
| KR101101087B1 (ko) * | 2009-12-09 | 2011-12-30 | 삼성모바일디스플레이주식회사 | 표시 장치 및 그의 제조 방법 |
| KR101710179B1 (ko) * | 2010-06-03 | 2017-02-27 | 삼성디스플레이 주식회사 | 평판 표시 장치 및 그 제조 방법 |
| KR101833235B1 (ko) * | 2011-07-14 | 2018-04-16 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법 |
| WO2013099697A1 (ja) * | 2011-12-28 | 2013-07-04 | シャープ株式会社 | アクティブマトリクス基板 |
| JP6225902B2 (ja) | 2012-06-15 | 2017-11-08 | ソニー株式会社 | 表示装置および半導体装置 |
| KR102015873B1 (ko) * | 2013-01-03 | 2019-10-22 | 삼성디스플레이 주식회사 | 표시장치용 백플레인 및 그의 제조 방법 |
| KR101737865B1 (ko) * | 2014-07-30 | 2017-05-22 | 엘지디스플레이 주식회사 | 유기발광표시패널 |
| KR102285384B1 (ko) * | 2014-09-15 | 2021-08-04 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판, 그 제조방법 및 표시 장치 |
| CN106206620B (zh) * | 2016-09-05 | 2019-02-15 | 昆山国显光电有限公司 | 薄膜晶体管阵列基板及其制备方法和显示器件 |
| US10976581B2 (en) * | 2017-02-06 | 2021-04-13 | Sharp Kabushiki Kaisha | Display device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4496600B2 (ja) * | 2000-04-24 | 2010-07-07 | セイコーエプソン株式会社 | 電気光学装置及びプロジェクタ |
| KR20030069347A (ko) * | 2002-02-20 | 2003-08-27 | 일진다이아몬드(주) | 액정표시장치와 그 제조방법 |
| JP5105690B2 (ja) * | 2002-03-26 | 2012-12-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6853052B2 (en) * | 2002-03-26 | 2005-02-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a buffer layer against stress |
| JP5004459B2 (ja) * | 2004-12-03 | 2012-08-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4349375B2 (ja) * | 2005-04-11 | 2009-10-21 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
-
2006
- 2006-10-18 JP JP2006283731A patent/JP4872591B2/ja not_active Expired - Fee Related
-
2007
- 2007-09-19 TW TW096134820A patent/TW200819888A/zh unknown
- 2007-10-05 US US11/868,088 patent/US20080283841A1/en not_active Abandoned
- 2007-10-08 KR KR1020070100759A patent/KR100882224B1/ko not_active IP Right Cessation
- 2007-10-18 CN CNA2007101811992A patent/CN101165908A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080035458A (ko) | 2008-04-23 |
| CN101165908A (zh) | 2008-04-23 |
| TW200819888A (en) | 2008-05-01 |
| US20080283841A1 (en) | 2008-11-20 |
| JP2008102262A (ja) | 2008-05-01 |
| KR100882224B1 (ko) | 2009-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4872591B2 (ja) | Ｔｆｔ基板とその製法、ならびに該ｔｆｔ基板を備えた表示装置 | |
| JP5044273B2 (ja) | 薄膜トランジスタアレイ基板、その製造方法、及び表示装置 | |
| JP4967631B2 (ja) | 表示装置 | |
| US20040257489A1 (en) | Active matrix substrate and display device | |
| JP5111802B2 (ja) | 薄膜トランジスタ基板、及びその製造方法 | |
| JP5384088B2 (ja) | 表示装置 | |
| JP5266645B2 (ja) | 薄膜トランジスタと該薄膜トランジスタを用いた表示装置 | |
| JP2008112136A (ja) | 表示装置及びその製造方法 | |
| JP2010206154A (ja) | 表示装置 | |
| JP2008129314A (ja) | 画像表示装置およびその製造方法 | |
| US20100200860A1 (en) | Thin Film Transistor Array Panel and Manufacturing Method Thereof | |
| JP5026019B2 (ja) | 薄膜トランジスタ基板、薄膜トランジスタの製造方法、及び表示装置 | |
| JP4578402B2 (ja) | 薄膜トランジスタ基板及びその製造方法 | |
| JP2008299070A (ja) | 表示装置の製造方法 | |
| JP5221082B2 (ja) | Ｔｆｔ基板 | |
| JP2008072018A (ja) | 表示装置及びその製造方法 | |
| JP6960807B2 (ja) | 表示装置及びその製造方法 | |
| JP2007324534A (ja) | 薄膜トランジスタ基板、及びその製造方法 | |
| JP2009210681A (ja) | 表示装置及びその製造方法 | |
| JP2008263128A (ja) | 薄膜トランジスタアレイ基板、その製造方法、及び表示装置 | |
| JP2008288269A (ja) | 薄膜トランジスタアレイ基板、その製造方法、及び表示装置 | |
| JPH10209452A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP5236370B2 (ja) | Ｔｆｔ基板の製造方法及びｔｆｔ基板 | |
| JP2008122504A (ja) | 表示装置とその製造方法 | |
| JP2009224396A (ja) | 薄膜トランジスタ基板、およびその製造方法、並びに表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091001 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091001 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100927 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111020 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111025 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111107 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141202 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4872591 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141202 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |