JP2008112136A - 表示装置及びその製造方法 - Google Patents

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Abstract

【課題】本発明による表示装置においては、生産性が高く、表示品位の優れた表示装置及びその製造方法を提供することを目的とする。
【解決手段】本発明にかかる表示装置は、基板と、基板上に設けられ、半導体層とキャパシタ電極６及びゲート電極１５を含む第１導電層との間に配置されるゲート絶縁膜５と、半導体層、第１導電層、及びゲート絶縁膜５の上層に形成された層間絶縁膜８と、層間絶縁膜８上に形成され、信号線９を含む第２導電層と、層間絶縁膜８及び第２導電層の上に形成された保護膜１０と、保護膜１０の上に形成された画素電極層１２と、を備え、画素電極層１２が、保護膜１０を貫通して第２導電層まで到達し、かつ保護膜１０、層間絶縁膜８、及びゲート絶縁膜５を貫通して半導体層まで到達することによって、半導体層と第２導電層とが画素電極層１２を介して接続されている。
【選択図】 図２

Description

本発明は、表示装置及びその製造方法に関する。
薄膜トランジスタ(Thin Film Transistor：TFT)を画素スイッチング素子として用いたアクティブマトリックス型液晶表示装置・有機EL（Electroluminescence：電界発光）等の表示デバイスにおいて、ＴＦＴのチャネル活性層として多結晶シリコンを用いた多結晶シリコン薄膜トランジスタは、移動度が高く、画素スイッチング素子として用いられた場合、高精細化が可能であり、画素スイッチング素子を駆動するための周辺回路部にも適用することができる。
従来ＴＦＴの活性層として用いている多結晶シリコン膜やゲート電極・キャパシタ電極として用いている導電膜へは、その上部に位置し信号線として用いているソースドレインメタルを介して導通していた。この場合、信号線形成前に多結晶シリコン膜及びゲート電極・キャパシタ電極へのコンタクトホールを形成し、その後信号線を形成することが一般的である。
信号線上にも絶縁膜(パッシベーション膜とも言う)を配する構造をとるのが一般的であり、信号線への導通は、信号線上の絶縁膜にもスルーホールを形成する必要があった（図１２参照）。
また、従来の表示装置のＴＦＴを含むＴＦＴアレイ部では、信号線下にコンタクトホールを有する構造であった。このため、ＴＦＴアレイ部と同時に、ＴＦＴが形成される基板上に形成される回路と表示領域とを接続するための端子部を形成するためには、端子部においても層間絶縁膜、保護膜の各々にコンタクトホールを形成し、信号線を介して端子配線と画素電極層を接続する必要があった（図１３（ａ）及び（ｂ）参照）。
特開２００１−１６８３４３号公報
従来の製造方法においては、第２配線としての信号線がその下層にある第１配線としてのゲート電極・キャパシタ電極または半導体層としてのポリシリコン膜との導通をとるために、信号線形成前に信号線下となる部分にコンタクトホールを形成する必要があった。さらに、一般的に信号線形成後に信号線上に絶縁膜（パッシベーション膜ともいう）を配するため、スルーホールを形成し、最上層との導通をとる必要があった。このため、マスク工数が多くコスト面での問題があった。また、信号線とゲート電極・キャパシタ電極がコンタクトホールで導通する部分は、導電層が重なり合うため、最上部である画素電極形成表面の凹凸が大きくなるという問題点があった。この場合、表示品位が劣化してしまう。このように、従来の液晶表示装置では、生産性が低く、表示品位が劣化するという問題点がある。
また、ＴＦＴ基板の端子部は、ＴＦＴが形成される基板の表示領域と同時に形成される。このため、画素電極層をゲート電極と同層に形成された端子配線に接続させるためには、まず画素電極層と信号線を、コンタクトホールを介して接続し、信号線と端子配線を、コンタクトホールを介して接続する必要がある。すなわち、コンタクトホールを一括して形成することができず、ＴＦＴ基板の製造工数が多かった。また、信号線と端子配線との間の絶縁膜に形成されるコンタクトホール、及び信号線と画素電極との間の絶縁膜に形成されるスルーホールを設けるための基板面積が必要となる。すなわち、端子部の面積が拡大するという問題点があった。
本発明は、このような問題を解決するためになされたものであり、生産性が高く、表示品位の優れた表示装置及びその製造方法を提供することを目的とする。
本発明の第１の態様にかかる表示装置は、基板と、前記基板上に設けられ、半導体層とキャパシタ電極及びゲート電極を含む第１導電層との間に配置されるゲート絶縁膜と、前記半導体層、前記第１導電層、及び前記ゲート絶縁膜の上層に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、信号線を含む第２導電層と、前記層間絶縁膜及び第２導電層の上に形成された保護膜と、前記保護膜の上に形成された画素電極層と、を備え、前記画素電極層が、前記保護膜を貫通して前記第２導電層まで到達し、かつ前記保護膜、前記層間絶縁膜、及び前記ゲート絶縁膜を貫通して前記半導体層まで到達することによって、前記半導体層と第２導電層とが前記画素電極層を介して接続されている。
本発明によれば、生産性が高く、表示品位の優れた表示装置及びその製造方法、提供することができる。
以下に、本発明を適用可能な実施の形態の説明をする。以下の説明は、本発明の実施形態についてのものであり、本発明は以下の実施形態に限定されるものではない。
実施例１．
始めに、図１を用いて、本発明に係るＴＦＴ基板が適用されるアクティブマトリクス型の表示装置について説明する。図１は、表示装置に用いられるＴＦＴ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。
本発明に係る液晶表示装置は、ＴＦＴ基板１１０を有している。ＴＦＴ基板１１０は、例えば、ＴＦＴアレイ基板である。ＴＦＴ基板１１０には、表示領域１１１と表示領域１１１を囲むように設けられた額縁領域１１２とが設けられている。この表示領域１１１には、後述するＴＦＴ１２０に信号を供給する複数のゲート配線（走査信号線）１８２と複数のソース配線（表示信号線）１５３とが形成されている。複数のゲート配線１８２は平行に設けられている。同様に、複数のソース配線１５３は平行に設けられている。ゲート配線１８２とソース配線１５３とは、互いに交差するように形成されている。ゲート配線１８２とソース配線１５３とは直交している。そして、隣接するゲート配線１８２とソース配線１５３とで囲まれた領域が画素１１７となる。従って、ＴＦＴ基板１１０では、画素１１７がマトリクス状に配列される。
更に、ＴＦＴ基板１１０の額縁領域１１２には、走査信号駆動回路１１５と表示信号駆動回路１１６とが設けられている。ゲート配線１８２は、表示領域１１１から額縁領域１１２まで延設されている。ＴＦＴ基板１１０の端部である額縁領域１１２において、ゲート配線１８２は引き回し配線１２１を介して走査信号駆動回路１１５に接続される。引き回し配線１２１には、配線レイヤが変化される変換部１２２が設けられている。ソース配線１５３も同様に、表示領域１１１から額縁領域１１２まで延設されている。ソース配線１５３は、ＴＦＴ基板１１０の端部である額縁領域１１２において、表示信号駆動回路１１６に引き回し配線１２１を介して接続される。引き回し配線１２１には、配線レイヤが変化される変換部１２２が設けられている。走査信号駆動回路１１５の近傍には、外部配線１１８が接続されている。また、表示信号駆動回路１１６の近傍には、外部配線１１９が接続されている。外部配線１１８、１１９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。そして、ＴＦＴ基板１１０の額縁領域１１２には、ゲート配線１８２とソース配線１５３の間の絶縁破壊、又は層が異なる引き回し配線１２１間の絶縁破壊から各配線を保護するための保護回路１２３を有する。詳細は後述する。
外部配線１１８、１１９を介して走査信号駆動回路１１５、及び表示信号駆動回路１１６に外部からの各種信号が供給される。走査信号駆動回路１１５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１８２に供給する。このゲート信号によって、ゲート配線１８２が順次選択されていく。表示信号駆動回路１１６は外部からの制御信号や、表示データに基づいて表示信号をソース配線１５３に供給する。これにより、表示データに応じた表示電圧を各画素１１７に供給することができる。
画素１１７内には、少なくとも１つのＴＦＴ１２０が形成されている。ＴＦＴ１２０はソース配線１５３とゲート配線１８２の交差点近傍に配置される。例えば、このＴＦＴ１２０が画素電極に表示電圧を供給する。即ち、ゲート配線１８２からのゲート信号によって、スイッチング素子であるＴＦＴ１２０がオンする。これにより、ソース配線１５３から、ＴＦＴのドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。なお、ＴＦＴ基板１１０の表面には、配向膜（図示せず）が形成されている。
更に、ＴＦＴ基板１１０には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、ＴＦＴ基板１１０側に配置される場合もある。そして、ＴＦＴ基板１１０と対向基板との間に液晶層が狭持される。即ち、ＴＦＴ基板１１０と対向基板との間には液晶が注入されている。更に、ＴＦＴ基板１１０と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
画素電極と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光版によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
従って、偏光状態によって、対向基板側の偏光版を通過する光量が変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
次に、ＴＦＴ基板１１０に設けられたＴＦＴ１２０の構成、及び製造工程について図２（ａ）及び（ｂ）を用いて説明する。図２（ａ）に、実施例１にかかる表示装置のＴＦＴ部及び変換部の断面図を示す。図２（ａ）の右領域は表示領域に形成されるＴＦＴ部を示し、左領域は表示領域外に形成される変換部及び保護回路部を示す。また、図２（ｂ）に、実施例１にかかる表示装置の基板上の額縁領域に形成される保護回路の平面図を示す。なお、図２（ｂ）に示す一点鎖線部の断面図が図２（ａ）に示す断面図である。まず、図２（ａ）を主に用いて本実施例の表示装置について説明する。本実施例では、トップゲート型のＴＦＴ１２０として説明する。ガラス基板１上に絶縁膜となる下地膜を設ける。まず、プラズマＣＶＤ法で下地膜である窒化シリコン膜２を５０ｎｍ形成する。この窒化シリコン膜２は、ガラス基板１からのＮａ（ナトリウム）汚染を防止するために形成される。続いて、プラズマＣＶＤ法で酸化シリコン膜３を２００ｎｍ形成する。この酸化シリコン膜３は、後ほど行われるアモルファスシリコンを結晶化させる際の補助的な役割をおこなう。窒化シリコン膜２及び酸化シリコン膜３は基板１の略全面に形成される。なお、窒化シリコン膜２又は酸化シリコン膜３以外の材料で下地膜を形成してもよい。さらに、下地膜を単層で形成してもよい。このように、下地膜を形成することによって、ＴＦＴの特性を安定させることができる。
次に、プラズマＣＶＤ法でアモルファスシリコンを５０ｎｍ形成する。熱処理をおこない、アモルファスシリコン中の水素濃度を低下させる。そして、レーザアニール法によりアモルファスシリコンを結晶化させポリシリコン膜４にする。レーザアニール法はエキシマレーザアニール法、ＹＡＧレーザアニール法などがあるが、これらに限定されるものではない。具体的には、レーザ照射によってアモルファスシリコンを溶融し、その後、冷却、固化させることによりポリシリコンとなる。そして、写真製版によりレジストパターンを形成する。レジストパターンを介してドライエッチングを行い、トランジスタを形成するためのポリシリコン膜４を所望の形状にパターニングする。そして、レジストを除去する。ポリシリコン膜４は、酸化シリコン膜３上に島状に形成される。これにより、ＴＦＴを形成する箇所に、半導体層となるポリシリコン膜４が形成される。
次に、プラズマＣＶＤ法でゲート絶縁膜５をポリシリコン膜４上に形成する。ゲート絶縁膜５としては、例えば、厚さ８０ｎｍの酸化シリコン膜を用いることができる。これにより、ポリシリコン膜４がゲート絶縁膜５によって覆われる。次に、写真製版によりレジストパターンを形成し、半導体層のキャパシタ下部電極となる領域に選択的に不純物を導入する。これにより、後に形成されるキャパシタ電極６の直下の半導体層の導電率が向上し、キャパシタの電圧依存性を低減できる。
次にスパッタ法によりゲート電極１５、及びキャパシタ電極６及び第１引き回し配線１６を含む第１導電層を形成するための金属薄膜を形成する。当該金属薄膜としては、例えばＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等や、これらに他の物質を微量に添加した合金などを用いることができる。ゲート電極１５、キャパシタ電極６、及び第１引き回し配線１６を形成するための金属薄膜を成膜後、写真製版によりレジストパターンを形成する。そして、エッチング液で金属薄膜を所望の形状にパターニングする。これにより、ゲート電極１５、キャパシタ電極６、及び表示領域外に設けられる第１引き回し配線１６が形成される。ゲート電極１５は、ポリシリコン膜４のチャネル領域の上に形成される。キャパシタ電極６は、ゲート絶縁膜５の上に直接形成される。そして、ゲート電極１５、及びキャパシタ電極６上のレジストを除去する。このゲート電極１５は、例えばゲート配線１８２等である。
次に、ゲート電極１５、及びキャパシタ電極６をマスクとして、ポリシリコン膜４に不純物を導入する。これにより、チャネル領域の両側に配置されたソースドレイン領域７に不純物が導入される。ここでは、イオン注入法や、イオンドーピング法等を用いることができる。なお。信頼性向上のため、ＬＤＤ（Lightly Doped Drain）構造にしてもよい。これにより、ＴＦＴが形成される。
次に、プラズマＣＶＤ法により層間絶縁膜８となる酸化シリコン膜をゲート絶縁膜５の上に形成する。これにより、キャパシタ電極６及びポリシリコン膜４が層間絶縁膜８によって覆われる。層間絶縁膜８は、ＴＥＯＳとＯ２を反応させた酸化シリコン膜を５００ｎｍ形成したものである。なお、層間絶縁膜８の膜厚として、５００ｎｍの例を挙げたが、これに限定されるものではない。また、層間絶縁膜８は、酸化シリコン膜に限らず、窒化シリコン膜や有機膜などでもよい。
次に、ポリシリコン膜４中に導入したＰ（リン）やＢ（ボロン）を活性化させるため、熱処理を行う。熱処理は、窒素雰囲気中で４００℃、１時間とする。
次に、スパッタ法によりソースドレインメタルよりなる信号線９及び第２引き回し配線１７を含む第２導電層を形成するための金属薄膜を成膜する。信号線９はＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料である。ここではＭｏ合金／Ａｌ合金／Ｍｏ合金の積層構造とし、膜厚はそれぞれ１００ｎｍ／３００ｎｍ／１００ｎｍとする。次に写真製版にレジストパターンを形成して、ドライエッチング法で信号線９を所望の形状にパターニングする。
これにより、層間絶縁膜８の上に複数の信号線９、及び表示領域外に設けられる第２引き回し配線１７が形成される。この信号線９は、例えば、ソース配線１５３等である。信号線９及び第２引き回し配線１７は、第１引き回し配線１６に接続されるコンタクトホール１１上、及びポリシリコン膜４のソースドレイン領域７に接続されるコンタクトホール１１上には形成されていない。このコンタクトホール１１の形成工程については、後述する。この信号線９及び第２引き回し配線１７は、層間絶縁膜８のコンタクトホール形成工程の前に形成される。すなわち、層間絶縁膜８を成膜した後、層間絶縁膜８、あるいはゲート絶縁膜５に対して形成するコンタクトホール１１のパターニングを行う前に、信号線９及び第２引き回し配線１７を形成する。
次に、プラズマＣＶＤ法により保護膜１０となる窒化シリコン膜を３００ｎｍ形成する。次に、ダメージ回復のため、熱処理を行う。熱処理は、大気中で２５０℃、１時間とする。保護膜１０は、窒化シリコン膜に限らず、酸化シリコン膜や有機膜などの絶縁膜でもよい。
保護膜１０形成後、保護膜１０を貫通して信号線９及び第２引き回し配線１７に到達するコンタクトホール１１を形成する。また、この工程で保護膜１０及び層間絶縁膜８を貫通して、第１引き回し配線１６に到達するコンタクトホール１１を形成する。さらに、この工程で、保護膜１０、層間絶縁膜８及びゲート絶縁膜５を貫通してポリシリコン膜４のソースドレイン領域に到達するコンタクトホール１１を形成する。具体的には、フォトリソグラフィー法によって保護膜１０上にレジストパターンを形成する。そして、保護膜１０、層間絶縁膜８、及びゲート絶縁膜５を順番にドライエッチングする。これにより、コンタクトホール１１が形成される。一つのフォトマスクで、保護膜１０、層間絶縁膜８、及びゲート絶縁膜５を貫通するコンタクトホール１１を形成することができる。
コンタクトホール１１形成後、画素電極層１２を成膜する。そして、画素電極層１２をフォトリソグラフィー法などによってパターニングする。画素電極層１２はＩＴＯ膜などの透明導電膜により形成することができる。あるいは、画素電極層１２をＣｒ、Ｍｏ、Ａｌ、Ｔａ、Ｔｉなどのメタルもしくはこれらのメタルを主成分とする合金によって形成することも可能である。この画素電極層１２には、液晶を駆動するための駆動電圧（表示電圧）が印加される画素電極が含まれている。例えば、液晶表示装置の場合、画素電極は、ＴＦＴのドレインと接続される。この画素電極層１２は、コンタクトホール１１に埋設される。コンタクトホール１１に埋設された画素電極層１２を介して表示領域内のＴＦＴ部において、ポリシリコン膜４のソース領域と信号線９とが物理的・電気的に接続される。また、ＴＦＴ基板１１０上の表示領域に形成されるゲート配線及びソース配線と駆動回路とが引き回し配線を介して接続される。この引き回し配線は、第１の引き回し配線１６及び第２の引き回し配線１７を含み、配線レイヤが変化される変換部１２２が設けられている。そして、変換部１２２では、コンタクトホール１１に埋設された画素電極層１２を介して第１引き回し配線１６と第２引き回し配線１７が物理的・電気的に接続される。ポリシリコン膜４と信号線９との間には相互に直接接続はなく、画素電極層１２を介してのみ間接的に電気的接続がされている。同様に、第１引き回し配線１６と第２引き回し配線１７との間には、相互に直接接続はなく、画素電極層１２を介してのみ間接的に電気的接続がされている。
すなわち、表示領域外の変換部１２２において、第２引き回し配線１７とゲートレイヤにて形成される第１引き回し配線１６とは、画素電極層１２を介して接続される。また、表示領域内のＴＦＴ部において、信号線９とポリシリコン膜４とは、画素電極層１２を介して接続される。このように、信号線９は画素電極層１２を介してＴＦＴのポリシリコン膜４と接続される。したがって、層間絶縁膜８にコンタクトホールを形成するマスク工程を従来より少なくすることができ、かつ、画素表面上の平坦性が向上する。
すなわち、信号線９及び第２引き回し配線１７の直下にコンタクトホールを形成しないため、層間絶縁膜８成膜後、信号線９の形成前の、層間絶縁膜８をパターニングする写真製版工程を省くことができる。よって、写真製版工程に用いられるマスク数を削減することができる。これにより、生産性を向上させることができる。
この場合、ポリシリコン膜４には、信号線９からの信号が画素電極層１２を介して供給される。また、ポリシリコン膜４から直接画素電極に信号を供給することができる。このように、全ての信号線レイヤが、ポリシリコン膜４、ゲートレイヤと直接接続されていない。
なお、信号線９の直下では、層間絶縁膜８が除去されていない。そのため、信号線レイヤの直下には、必ず層間絶縁膜８が形成されている。換言すると、信号線レイヤの全てが層間絶縁膜８が形成された領域上に配置される。すなわち、信号線レイヤが形成された領域の全てにおいて、信号線レイヤ直下に層間絶縁膜８が配置される。さらに、画素電極層１２に含まれる画素電極の直下に信号線レイヤやそれにつながるコンタクトホールが配置されない構成とすることができる。よって、画素電極直下の層間絶縁膜８の平坦性を向上することができる。これにより、表示品位を向上することができる。
また、図２（ｂ）を用いて、表示装置のＴＦＴ基板１１０上の額縁領域１１２に形成される保護回路１２３について説明する。保護回路１２３は、第１の半導体素子及び第２の半導体素子を有している。これらの半導体素子は、それぞれの抵抗値が非線形で変化する整流素子であり、例えば第１の半導体素子がｎ型のトランジスタ（ｎ−Ｔｒ）であり、他方の第２の半導体素子が異なる導電型であるｐ型のトランジスタ（ｐ−Ｔｒ）である。この導電型は逆の関係であってもよく、具体的にはソースドレイン領域７に不純物を注入する際のイオン種によって作り分けられる。なお、これら第１の半導体素子と第２の半導体素子とは適宜置き換えても効果は同じである。
第１の半導体素子のゲート電極及びドレイン電極が第１のショートリング（図示せず）に接続されていて、ソース電極がソース配線１５３又はゲート配線１８２に接続されている。すなわち、第１の半導体素子は、ＴＦＴ１２０のゲートを、当該ＴＦＴ１２０のソース又はドレインに接続した２端子素子からなる。また、第２の半導体素子のゲート電極及びドレイン電極が第２のショートリング（図示せず）に接続されていて、ソース電極がソース配線１５３又はゲート配線１８２に接続されている。すなわち、第２の半導体素子は、ＴＦＴ１２０のゲートを、当該ＴＦＴ１２０のソース又はドレインに接続した２端子素子からなる。なお、例えば、第１の半導体素子と第２の半導体素子は並列に接続される。第１の半導体素子が第１のショートリングに接続され、第２の半導体素子が第２のショートリングに接続されている。
そして、これらショートリング間に電位差が生じた場合に応じて、第１の半導体素子と第２の半導体素子のどちらか一方が開いて瞬間的に同電位となる。ここで、開くというのは、第１の半導体素子と第２の半導体素子のいずれか一方がＯＮとなることであって、電位差はＯＮとなった半導体素子を介して電荷が流れることにより解消されることになる。図２（ｂ）においては、信号線９及び画素電極１２を同電位とする場合を示している。例えば、信号線９の電位が画素電極１２の電位より高い場合、ｐＴｒがＯＮし、信号線９から画素電極１２にキャリアである正孔が移動する。一方、信号線９の電位が画素電極１２の電位より低い場合、ｎＴｒがＯＮし、画素電極１２から信号線９にキャリアである電子が移動する。さらに、例えば、画素電極層１２がゲート電極１５に接続されていれば、ＯＮとなった半導体素子を介して信号線９とゲート電極１５が接続され、信号線９とゲート電極１５の電位差を解消することができる。以上のように、導電型が互いに異なる半導体素子を組み合わせることにより、第１のショートリング又は第２のショートリングを介して、ソース配線１５３及びゲート配線１８２等に蓄積される静電気を逃がすことが可能である。なお、保護回路１２３は、ＴＦＴ基板１１０の額縁領域１１２に形成され、第１の導電層と第２の導電層の間の絶縁破壊を防止する。これにより、ソース配線１５３及びゲート配線１８２を保護する。
保護回路１２３の形成方法は上述の表示装置のＴＦＴ部及び変換部と同様である。ただし、図２（ａ）に示すように、保護膜１０形成後、保護膜１０及び層間絶縁膜８を貫通してゲート電極１５に到達するコンタクトホール１１を形成する。また、この工程で保護膜１０、層間絶縁膜８、及びゲート絶縁膜５を貫通して、ポリシリコン膜４に到達するコンタクトホール１１を形成する。その後、保護膜１０上に画素電極層１２を成膜する。画素電極層１２は、コンタクトホール１１に埋設される。そして、ＴＦＴ基板１１０の額縁領域１１２に形成される保護回路１２３では、コンタクトホール１１に埋設された画素電極層１２を介してポリシリコン膜４とゲート電極１５とが物理的・電気的に接続される。
上述のように形成したＴＦＴ基板は、対向電極を備えた対向基板と貼り合わせ、その間に液晶を注入する。バックライトユニットである面状光源装置を背面側に載置し、液晶表示装置を製造する。また、本実施形態においては液晶表示装置に限定されるものではなく、有機ＥＬディスプレイ等の表示装置や各種電子機器全般についても適用可能である。
実施例２．
本発明の実施例２にかかるＴＦＴ基板について図３を参照して説明する。図３は、本実施例にかかるＴＦＴ基板を示す断面図である。本実施例において、実施例１と異なる点は、画素電極層１２の構造のみであるため、詳細な説明は省略する。
図３は、画素電極を二層以上の導電膜で形成した構造である。画素電極層１２はＩＴＯ膜などの透明導電膜、及びＣｒ、Ｍｏ、Ａｌ、Ｔａ、Ｔｉなどのメタルもしくはこれらのメタルを主成分とする金属膜を有している。すなわち、本実施例では、画素電極層１２が、下層導電膜１２ａと、上層導電層１２ｂとを有する積層構造になっている。ここで、上層導電層１２ｂは、メタル又はメタルを主成分とする合金によって形成され、下層導電膜１２ａは透明導電膜によって形成される。これにより、実施例１と同様に、生産性を向上することができ、かつ表示品位を向上することができる。さらに、積層構造とすることによって、第１引き回し配線１６と第２引き回し配線１７、及びポリシリコン膜４と信号線９との間の画素電極層１２の抵抗を低減することができる。これにより、表示品位を向上することができる。画素電極層１２を積層構造とすることにより、例えば、半透過型液晶表示装置を形成することができる。すなわち、画素内において、透過部では透明導電膜のみで画素電極を形成し、反射部では、メタル又は合金で画素電極を形成する。
また、実施例２においては、上層導電層１２ｂがメタル又はメタルを主成分とする合金であり、下層導電膜１２ａが透明導電膜である構造について説明したが、この反対の構造であってもよい。すなわち、上層導電層１２ｂは透明導電膜であり、下層導電膜１２ａがメタル又はメタルを主成分とする合金であってもよい。さらに、このメタルはＣｒ、Ｍｏ、Ｔａ、Ｔｉ等の高融点金属であってもよい。このような構造を用いることにより、上述の生産性向上や抵抗低減に加えてさらなる効果を奏するが、以下、この効果について詳細に説明する。
一般に、画素電極層に用いられるＩＴＯとポリシリコン膜のような半導体薄膜を直接コンタクトさせる構造においては、実質上ｎ型半導体であるＩＴＯと半導体薄膜とのコンタクトとなることから、非オーミック性接触となり、接触抵抗も高抵抗値を示すという問題があった。そのため、上記の構造を適用できるのは、例えば画素コンタクト部のようにデバイス性能上の影響が小さい箇所でしかなかった。ここで、上記のようにＩＴＯと半導体薄膜との間にＣｒ、Ｍｏ、Ｔａ、Ｔｉ等のメタルを介在させることにより、透明導電膜であるＩＴＯ／メタル／半導体薄膜という構造が得られ、ＩＴＯと半導体薄膜間でオーミック性接触かつ接触抵抗が低抵抗となる効果が得られるのである。すなわち、画素電極層１２とポリシリコン膜４との間の接触抵抗を低減するという効果が得られるのである。
実施例３．
本発明の実施例３にかかるＴＦＴ基板について図４を参照して説明する。図４は、本実施例にかかるＴＦＴ基板を示す断面図である。本実施例において、実施例１と異なる点は、画素電極がＩＴＯ等の透明導電膜のときにコンタクトホール１１にバリアメタル２０を形成する点である。したがって、実施例１と共通する内容については説明を省略する。また、バリアメタル２０については、実施例２のメタルと同様、本実施例３においてもＩＴＯと半導体薄膜との接触抵抗を低減させる効果があるが、これについても説明を省略する。ここで、バリアメタル２０は、例えば、コンタクトホール１１に埋設されている。よって、バリアメタル２０を介して、画素電極層１２とポリシリコン膜４のソースドレイン領域７が接続されている。また、バリアメタル２０を介して、画素電極層１２と第１引き回し配線１６が接続されている。さらに、バリアメタル２０を介して、画素電極層１２、信号線９、及び第２引き回し配線１７が接続されている。この場合、バリアメタル２０を形成することによって、ＩＴＯとその下層の信号線レイヤ、ゲートレイヤ又はポリシリコン膜４との接触抵抗を低減することができる。よって、表示品位をさらに向上させることができる。
なお、本実施例と実施例２とを組み合わせてもよい。また、バリアメタル２０は保護膜１０の形成後にコンタクトホール１１を開口した後に形成され、また、バリアメタル２０にはＭｏ、Ｔｉ、Ｃｒ、Ｗ等を用いることができる。また、図４において、信号線９に接続されるバリアメタル２０と、ソースドレイン領域７に接続されるバリアメタル２０とは分離しているが、バリアメタル２０を成膜後に両方がつながるようパターニングすることにより、信号線９とソースドレイン領域７とをバリアメタル２０も介して接続してもよい。接続抵抗が低減し、特性が向上する効果が得られる。第１引き回し配線１６と第２引き回し配線１７との間についても同様である。
実施例４．
本発明の実施例４にかかるＴＦＴ基板について図５を参照して説明する。図５は、本実施例にかかるＴＦＴ基板を示す断面図である。本実施例において、実施例１と異なる点は、画素電極形成前に少なくとも画素電極層１２とポリシリコン膜４との接触部にシリサイド２１を形成することである。したがって、実施例１と共通する内容については説明を省略する。シリサイド２１は、ポリシリコン膜４のソースドレイン領域７の表面に形成されている。ここで、画素電極層１２がＩＴＯ等の透明導電膜により構成されているとする。あるいは、画素電極層１２の下層導電膜が透明導電膜により形成されているとする。この場合、シリサイド２１を介して画素電極層１２と、ポリシリコン膜４のソースドレイン領域７とが接続される。したがって、接続抵抗を低減することができ、表示品位をさらに向上させることができる。
実施例５．
本発明の実施例５にかかるＴＦＴ基板について図６を参照して説明する。図６は、本実施例にかかるＴＦＴ基板を示す断面図である。本実施例において、実施例１と異なる点は、信号線９及び第２引き回し配線１７が下地膜としての窒化シリコン膜２及び酸化シリコン膜３より下層に形成されていることである。したがって、実施例１と共通する内容については説明を省略する。
ここで窒化シリコン膜２の下には、信号線９及び第２引き回し配線１７が形成されている。ここで、信号線９及び第２引き回し配線１７のパターンの上では、窒化シリコン膜２、酸化シリコン膜３、ゲート絶縁膜５、層間絶縁膜８、及び保護膜１０にコンタクトホール１１が形成されている。このコンタクトホール１１を介して、信号線９及び第２引き回し配線１７と画素電極層１２とが接続される。窒化シリコン膜２、及び酸化シリコン膜３を貫通して信号線９及び第２引き回し配線１７まで到達するコンタクトホール１１は、保護膜１０の形成後に形成される。よって、１枚のフォトマスクで、窒化シリコン膜２、酸化シリコン膜３、ゲート絶縁膜５、層間絶縁膜８、及び保護膜１０を貫通するコンタクトホール１１が形成される。これにより、上記の実施例と同様の効果を得ることができる。なお、本実施例では、ガラス基板１上に、信号線９及び第２引き回し配線１７、窒化シリコン膜２、酸化シリコン膜３を順次形成する。窒化シリコン膜２を形成する工程は、実施例１と同様であるため、説明を省略する。なお、本実施例では、信号線９及び第２引き回し配線１７が窒化シリコン膜２の下に形成されるため、層間絶縁膜８形成工程と、保護膜１０形成工程との間に、信号線９及び第２引き回し配線１７を形成する工程を設ける必要が無い。また、下地膜には窒化シリコン膜２、酸化シリコン膜３以外の材料を用いてもよく、単層構造でもよい。
実施例６．
本発明の実施例６にかかるＴＦＴ基板について図７を参照して説明する。図７は、ＴＦＴ基板にボトムゲート型のＴＦＴが形成されている。すなわち、ポリシリコン膜４の下層にゲート絶縁膜５及びキャパシタ電極が形成される。さらに、ゲート絶縁膜５の下層に、ゲート電極１５、キャパシタ電極６、及び第１引き回し配線１６が形成される。そして、ゲート電極１５は、ポリシリコン膜４の下に配置される。この場合、ガラス基板１上に、ゲート電極１５、ゲート絶縁膜５、及びポリシリコン膜４の順番で形成される。なお、これらの形成工程については、実施例１と同様であるため説明を省略する。
実施例７．
本発明の実施例７にかかるＴＦＴ基板について図８を参照して説明する。実施例７では、信号線９及び第２引き回し配線１７が形成されていない構成を有している。すなわち、層間絶縁膜８の形成後、保護膜１０の形成前、あるいは、窒化シリコン膜２の形成前に信号線９及び第２引き回し配線１７を形成していない。したがって、層間絶縁膜８と保護膜１０との間、及び、窒化シリコン膜２の下に、信号線９及び第２引き回し配線１７が配置されていない。この工程では、信号線９及び第２引き回し配線１７形成工程を省略することができるため、より生産性を向上することができる。
実施例８．
本発明の実施例８にかかるＴＦＴ基板について図９（ａ）、（ｂ）を参照して説明する。実施例８では、図１に示す基板１１０の額縁領域１１２に形成され、走査信号駆動回路１１５又は表示信号駆動回路１１６のパッドと接続される端子部の構造について説明する。ここで、図９（ａ）は実施例８にかかるＴＦＴ基板の端子部を示す断面図である。また、図９（ｂ）は実施例８にかかるＴＦＴ基板の端子部を示す平面図である。ここでは、複数の端子部のうち１つの端子部の構成について示す。また、図９（ａ）及び（ｂ）に示す実施例８において、実施例１と同一の構成要素についてはその説明を省略する。
図９（ａ）に示すように、ガラス基板１上にプラズマＣＶＤ法で下地膜となる窒化シリコン膜２及び酸化シリコン膜３を形成する。次に、ＴＦＴ１２０では半導体層となるポリシリコン膜４を形成するが、実施例８にかかる端子部においては、このポリシリコン膜４はエッチングにより除去される。そして、酸化シリコン膜３上にプラズマＣＶＤ法を用いてゲート絶縁膜５を形成する。次に、スパッタ法により、例えば、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、又はＷ等や、これらに他の物質を微量に添加した合金などを用いて端子配線２２となる金属薄膜を形成する。この金属薄膜上に写真製版法を用いてレジストパターンを形成する。そして、エッチング液で金属薄膜を所望の形状にパターニングし、金属薄膜上のレジストを除去する。これにより、端子配線２２が形成される。ここで、ＴＦＴ１２０では、端子配線２２と同層にゲート電極１５、キャパシタ電極６、及び第１引き回し配線１６が形成される。また、ゲート電極１５、及びキャパシタ電極６をマスクにして、酸化シリコン膜３上に形成されたポリシリコン膜４に不純物が導入される。
プラズマＣＶＤ法により端子配線２２上に層間絶縁膜８となる酸化シリコン膜を形成する。これにより、端子配線２２が層間絶縁膜８で覆われる。この層間絶縁膜８は、ＴＥＯＳとＯ２を反応させた酸化シリコン膜を膜厚５００ｎｍ形成したものである。なお、層間絶縁膜８の膜厚は５００ｎｍとしたが、これに限定されるものではない。また、層間絶縁膜８は、酸化シリコン膜に限らず、窒化シリコン膜又は有機膜等でもよい。
ここで、ＴＦＴ１２０では、ポリシリコン膜４中に導入したＰ（リン）やＢ（ボロン）を活性化させるため、熱処理を行う。次に、ＴＦＴ１２０では、スパッタ法によりソースドレインメタルよりなる信号線９、及び変換部等では第２引き回し配線１７を形成するが、端子部の構成である本実施例においては、信号線９は形成されない。
次に、層間絶縁膜８上にプラズマＣＶＤ法により保護膜１０となる窒化シリコン膜を３００ｎｍ形成する。この保護膜１０は、端子配線２２の上方に配置される。また、保護膜１０は、窒化シリコン膜に限らず、酸化シリコン膜や有機膜などの絶縁膜でもよい。ここで、ＴＦＴ１２０におけるポリシリコン膜４のダメージ回復のため、熱処理を行う。
保護膜１０形成後、保護膜１０及び層間絶縁膜８を貫通して端子配線２２に到達するコンタクトホール１１を形成する。このとき、変換部等では、保護膜１０及び層間絶縁膜８を貫通して、第１引き回し配線１６に到達するコンタクトホール１１が形成される。さらに、ＴＦＴ１２０では、保護膜１０、層間絶縁膜８、及びゲート絶縁膜５を貫通してポリシリコン膜４のソースドレイン領域７に到達するコンタクトホール１１が形成される。具体的には、フォトリソグラフィー法によって保護膜１０上にレジストパターンを形成する。そして、保護膜１０、層間絶縁膜８、及びゲート絶縁膜５を順番にドライエッチングする。これにより、コンタクトホール１１が形成される。一つのフォトマスクで、保護膜１０、層間絶縁膜８、及びゲート絶縁膜５を貫通するコンタクトホール１１を形成することができる。ここでは、１つの端子部に４つのコンタクトホール１１が形成される。
コンタクトホール１１形成後、画素電極層１２を成膜する。そして、画素電極層１２をフォトリソグラフィー法などによってパターニングする。画素電極層１２はＩＴＯ膜などの透明導電膜により形成することができる。あるいは、画素電極層１２をＣｒ、Ｍｏ、Ａｌ、Ｔａ、Ｔｉなどのメタルもしくはこれらのメタルを主成分とする合金によって形成することも可能である。この画素電極層１２はＩＴＯ膜などの透明導電膜により形成することができる。あるいは、画素電極層１２をＣｒ、Ｍｏ、Ａｌ、Ｔａ、Ｔｉなどのメタル、もしくはこれらのメタルを主成分とする合金によって形成することも可能である。この画素電極層１２はコンタクトホール１１に埋設される。これにより、端子配線２２と画素電極層１２とが物理的・電気的に接続される。このとき、ＴＦＴ１２０では、液晶を駆動するための駆動電圧（表示電圧）が印加される画素電極などが形成される。
実施例８において、端子配線２２と画素電極層１２は１回のコンタクトホール形成により接続することが可能となる。すなわち、従来コンタクトホール１１は、層間絶縁膜８、保護膜１０の各々に対して形成工程を有し、各々のコンタクトホールは基板表面上の異なる位置に形成されていたが、本実施例においては層間絶縁膜８及び保護膜１０の各々に形成されるコンタクトホール１１を一括して形成する。これにより、コンタクトホール１１を基板表面上に配置する領域を縮小することが可能となる。よって、額縁領域１１２の面積を縮小することが可能となる。
実施例９．
本発明の実施例９にかかるＴＦＴ基板について図１０を参照して説明する。実施例１０では、実施例２に示したＴＦＴ１２０と同一基板上に形成された端子部の構造について説明する。図１０は、本実施例にかかるＴＦＴ基板の端子部を示す断面図である。また、本実施例において、実施例８で示した端子部と異なる点は、画素電極層１２の構造のみであるため、詳細な説明は省略する。
図１０は、画素電極を二層以上の導電膜で形成した構造である。画素電極層１２はＩＴＯ膜などの透明導電膜、及びＣｒ、Ｍｏ、Ａｌ、Ｔａ、Ｔｉなどのメタルもしくはこれらのメタルを主成分とする金属膜を有している。すなわち、本実施例では、画素電極層１２が下層導電膜１２ａと、上層導電層１２ｂとを有する積層構造となっている。ここで、上層導電層１２ｂは、メタル又はメタルを主成分とする合金によって形成され、下層導電膜１２ａは透明導電膜によって形成される。これにより、生産性を向上することができ、かつ表示品位を向上することができる。上記の構成は、透過型液晶表示装置及び反射型液晶表示装置に好適である。
実施例１０．
本発明の実施例１０にかかるＴＦＴ基板について図１１を参照して説明する。実施例１０では、実施例３に示したＴＦＴ１２０と同一基板上に形成された端子部の構造について説明する。図１１は、本実施例にかかるＴＦＴ基板を示す断面図である。また、本実施例において、実施例８と異なる点は、画素電極がＩＴＯ等の透明導電膜のときにコンタクトホール１１にバリアメタル２０を形成する点である。したがって、実施例８と共通する内容については説明を省略する。
ここで、バリアメタル２０は、例えば、コンタクトホール１１に埋設されている。よって、バリアメタル２０を介して画素電極層１２と端子配線２２が接続されている。この場合、バリアメタル２０を形成することによって、例えば、ＴＦＴ１２０ではＩＴＯとその下層の信号線レイヤ、ゲートレイヤ、又はポリシリコン膜４との接触抵抗を低減することができる。また、変換部ではＩＴＯとその下層の信号線レイヤ、ゲートレイヤ、又はポリシリコン膜４との接触抵抗を低減することができる。よって、表示品位をさらに向上させることができる。
なお、本実施例を実施例９と組み合わせてもよい。また、バリアメタル２０は保護膜１０の形成後にコンタクトホール１１を開口した後に形成され、また、バリアメタル２０には、Ｍｏ、Ｔｉ、Ｃｒ、Ｗ等を用いることができる。
実施例１１．
本発明の実施例１１にかかるＴＦＴ基板について説明する。実施例１１は、実施例４に示したＴＦＴ１２０と同一基板上に形成された端子部の構造について説明する。本実施例において、実施例８と異なる点は、ＴＦＴ１２０において画素電極形成前に画素電極層１２とポリシリコン膜４との少なくとも接触部においてシリサイド２１を形成することである。したがって、端子部に限っては実施例８と同じ構造となるため、詳細な説明を省略する。すなわち、実施例１１において、実施例４に示したＴＦＴ１２０と、実施例８に示した端子部を有する。
実施例１２．
本発明の実施例１２にかかるＴＦＴ基板について説明する。実施例１２は、実施例５に示したＴＦＴ１２０と同一基板上に形成された端子部の構造について説明する。本実施例において、実施例８と異なる点は、信号線９及び第２引き回し配線１７が下地膜としての窒化シリコン膜２及び酸化シリコン膜３より下層に形成されていることである。したがって、端子部に限っては実施例８と同じ構造となるため、詳細な説明を省略する。すなわち、実施例１２において、実施例３に示したＴＦＴ１２０と、実施例８に示した端子部を有する。
上記実施例の製造方法で作成されたＴＦＴ基板は、１回の工程でコンタクトホールを形成することができ、マスク工数を少なくとも一回減らすことができる。この場合、信号線下にはコンタクトホールが形成されず、最上部の画素電極表面の平坦性が向上する。なお、上記の実施例１〜１２では、キャパシタ電極６をゲート電極１５と同じ導電層によって形成したが、信号線９と同じ層で形成することも可能である。さらに、実施例１〜１２を適宜組み合わせてもよい。
本発明の実施の形態１〜１２で示されたＴＦＴアレイ基板は生産性が高く、表示装置に用いるのに好適である。より具体的には、表示装置の表示領域内において信号配線と走査線とが交差し、その交差付近にＴＦＴを配置してなるアクティブマトリクス型アレイ基板を備えた表示装置に用いることが可能である。
たとえば、アレイ基板とカラーフィルタとをシール材を介して貼りあわせ、その内部に液晶材料を封入することにより形成される液晶表示装置に適用することが可能である。また、表示領域だけでなく表示領域の周辺に位置する駆動回路のＴＦＴにも適用してもよく、その場合は表示領域内のＴＦＴと同時に形成することができる。その他、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
ＴＦＴ基板の構成を示す平面図である。 （ａ）実施例１にかかるＴＦＴ基板のＴＦＴ部及び変換部の構成を示す断面図である。（ｂ）実施例１にかかるＴＦＴ基板の保護回路の構成を示す平面図である。 実施例２にかかるＴＦＴ基板の構成を示す断面図である。 実施例３にかかるＴＦＴ基板の構成を示す断面図である。 実施例４にかかるＴＦＴ基板の構成を示す断面図である。 実施例５にかかるＴＦＴ基板の構成を示す断面図である。 実施例６にかかるＴＦＴ基板の構成を示す断面図である。 実施例７にかかるＴＦＴ基板の構成を示す断面図である。 （ａ）実施例８にかかるＴＦＴ基板の構成を示す断面図である。（ｂ）実施例８にかかるＴＦＴ基板の構成を示す平面図である。 実施例９にかかるＴＦＴ基板の構成を示す断面図である。 実施例１０にかかるＴＦＴ基板の構成を示す断面図である。 従来のＴＦＴ基板の構成を示す断面図である。 （ａ）従来のＴＦＴ基板の構成を示す断面図である。（ｂ）従来のＴＦＴ基板の構成を示す平面図である。
符号の説明
１ ガラス基板、２ 窒化シリコン膜、３ 酸化シリコン膜、
４ ポリシリコン膜、５ ゲート絶縁膜、６ キヤパシタ電極、
７ ソースドレイン領域、８ 層間絶縁膜、９ 信号線、
１０ 保護膜、１１ コンタクトホール、１２ 画素電極層、
１２ａ 下層導電膜、 １２ｂ 上層導電層、 １３ スルーホール、
１５ ゲート電極、１６ 第１引き回し配線、１７ 第２引き回し配線、
２０ バリアメタル、 ２１ シリサイド、 ２２ 端子配線
１１０ 基板、 １１１ 表示領域、 １１２ 額縁領域、
１１５ 走査信号駆動回路、 １１６ 表示信号駆動回路、
１１７ 画素、 １１８、１１９ 外部配線、
１２０ ＴＦＴ、１２１ 引き回し配線、１２２ 変換部、１２３ 保護回路、
１５３ ソース配線、 １８２ ゲート配線

Claims (18)

  1. 基板と、
    前記基板上に設けられ、半導体層とキャパシタ電極及びゲート電極を含む第１導電層との間に配置されるゲート絶縁膜と、
    前記半導体層、前記第１導電層、及び前記ゲート絶縁膜の上層に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成され、信号線を含む第２導電層と、
    前記層間絶縁膜及び前記第２導電層の上に形成された保護膜と、
    前記保護膜の上に形成された画素電極層と、を備え、
    前記画素電極層が、前記保護膜を貫通して前記第２導電層まで到達し、かつ前記保護膜、前記層間絶縁膜、及び前記ゲート絶縁膜を貫通して前記半導体層まで到達することによって、前記半導体層と第２導電層とが前記画素電極層を介して接続されている表示装置。
  2. 前記画素電極層が、前記保護膜を貫通して前記第２導電層まで到達し、かつ前記保護膜及び前記層間絶縁膜を貫通して前記第１導電層まで到達することによって、前記第１導電層と前記第２導電層とが前記画素電極層を介して接続されている請求項１記載の表示装置。
  3. 前記画素電極層が、前記保護膜及び前記層間絶縁膜を貫通して前記第１導電層まで到達し、かつ前記保護膜、前記層間絶縁膜、及び前記ゲート絶縁膜を貫通して前記半導体層まで到達することによって、前記第１導電層と前記半導体層とが前記画素電極層を介して接続されている請求項１又は２記載の表示装置。
  4. 前記基板上の表示領域に形成されるゲート配線及びソース配線と、
    前記ゲート配線又は前記ソース配線に信号を供給する駆動回路と、
    前記基板上の表示領域外の額縁領域に形成され、前記駆動回路と前記ゲート配線及び前記ソース配線とを接続する、第１引き回し配線又は第２引き回し配線とを有し、
    前記第１導電層は前記第１引き回し配線を含み、
    前記第２導電層は前記第２引き回し配線を含み、
    前記画素電極層が、前記保護膜を貫通して前記第２引き回し配線まで到達し、かつ前記保護膜及び前記層間絶縁膜を貫通して前記第１引き回し配線まで到達することによって、前記第１引き回し配線と前記第２引き回し配線とが前記画素電極層を介して接続されている請求項２記載の表示装置。
  5. 前記基板上の表示領域に形成されるゲート配線及びソース配線と、
    前記ゲート配線又は前記ソース配線に信号を供給する駆動回路と、
    前記基板上の表示領域外の額縁領域に形成され、前記駆動回路と前記ゲート配線及び前記ソース配線とを接続する、第１引き回し配線又は第２引き回し配線と、
    前記基板上の前記表示領域外の額縁領域に形成され、前記ゲート配線と前記ソース配線の間の絶縁破壊、又は前記第１引き回し配線と前記第２引き回し配線の間の絶縁破壊から各配線を保護する保護回路とを有し、
    前記保護回路では、前記画素電極層が、前記保護膜及び前記層間絶縁膜を貫通して前記ゲート電極まで到達し、かつ前記保護膜、前記層間絶縁膜、及び前記ゲート絶縁膜を貫通して前記半導体層まで到達することによって、前記ゲート電極と前記半導体層とが前記画素電極層を介して接続されている請求項３記載の表示装置。
  6. 前記第２導電層が設けられた全領域において、前記第２導電層直下にはコンタクトホールを有しない請求項１乃至５のいずれかに記載の表示装置。
  7. 一回のエッチング工程で形成される前記半導体層まで到達するコンタクトホールと、前記第２導電層まで到達するコンタクトホールと、を有する請求項１乃至６のいずれかに記載の表示装置。
  8. 一回のエッチング工程で形成される前記半導体層まで到達するコンタクトホールと、前記第１導電層まで到達するコンタクトホールと、前記第２導電層まで到達するコンタクトホールと、を有する請求項１乃至７のいずれかに記載の表示装置。
  9. 前記画素電極層が透明導電膜を含んでいる請求項１乃至８のいずれかに記載の表示装置。
  10. 前記画素電極層と前記半導体層がバリアメタルを介して接続される請求項９に記載の表示装置。
  11. 前記画素電極層がメタルまたはメタルを主成分とする合金を含んでいる請求項１乃至１０のいずれかに記載の表示装置。
  12. 前記画素電極層が、上層導電膜と下層導電膜とを有する積層構造である請求項１乃至１１のいずれかに記載の表示装置。
  13. 前記基板上の表示領域外に設けられ、前記層間絶縁膜の下に形成された端子配線を備え、
    前記画素電極層が、前記保護膜及び前記層間絶縁膜を貫通して前記端子配線まで到達することによって、前記端子配線と前記画素電極層とが接続されている請求項１乃至１２のいずれかに記載の表示装置。
  14. 基板上に、半導体層、キャパシタ電極及びゲート電極を含む第１導電層、並びに前記半導体層と前記第１導電層との間に配置されるゲート絶縁膜を形成する工程と、
    前記半導体層、前記第１導電層、及び前記ゲート絶縁膜の上層に層間絶縁膜を成膜する工程と、
    前記層間絶縁膜上に信号線を含む第２導電層を形成する工程と、
    前記層間絶縁膜及び前記第２導電層の上層に保護膜を形成する工程と、
    前記保護膜形成後、前記保護膜を貫通して前記第２導電層まで到達するコンタクトホールと、前記保護膜及び前記層間絶縁膜を貫通して前記第１導電層まで到達するコンタクトホールと、前記保護膜、前記層間絶縁膜及び前記ゲート絶縁膜を貫通して前記半導体層まで到達するコンタクトホールと、を形成するコンタクトホール形成工程と、
    前記コンタクトホール形成後、前記保護膜上に画素電極層を形成する工程と、を有する表示装置の製造方法。
  15. 前記半導体層まで到達するコンタクトホールと、前記第２導電層まで到達するコンタクトホールと、が１回のエッチング工程で形成される請求項１４に記載の表示装置の製造方法。
  16. 前記半導体層まで到達するコンタクトホールと、前記第１導電層まで到達するコンタクトホールと、前記第２導電層まで到達するコンタクトホールと、が１回のエッチング工程で形成される請求項１４又は１５に記載の表示装置の製造方法。
  17. 前記基板上に、前記半導体層、前記第１導電層、及び前記ゲート絶縁膜を形成する工程において、前記基板上の前記表示領域外に前記端子配線が形成され、
    前記コンタクトホール形成工程において、前記端子配線まで到達するコンタクトホールが形成される請求項１４乃至１６のいずれか１項に記載の表示装置の製造方法。
  18. 前記第２導電層まで到達するコンタクトホールと、前記端子配線まで到達する前記コンタクトホールと、が１回のエッチング工程で形成される請求項１７に記載の表示装置の製造方法。
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