KR100882224B1 - Ｔｆｔ 기판과 그 제조 방법 및 상기 ｔｆｔ 기판을 구비한표시장치 - Google Patents

Ｔｆｔ 기판과 그 제조 방법 및 상기 ｔｆｔ 기판을 구비한표시장치 Download PDF

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Abstract

TFT와 축적 용량 소자를 형성할 경우, TFT와 축적 용량 소자를 구성하는 도전막이나 절연막을 서로 겸용하는 것은 생산 효율의 향상에 기여하지만, TFT와 독립하여 최적화된 축적 용량 소자를 얻는 것은 곤란하다. 본 발명에 따른 TFT와 축적 용량 소자를 구비한 TFT기판에 있어서는, TFT에서 이용되는 전극이나 절연막과는 다른 도전막이나 절연막을 포함하는 축적 용량 소자를 얻는 것을 특징으로 한다. 또한 이러한 구조를 얻기 위해 사진제판공정의 추가를 필요로 하지 않고, 설계의 자유도와 생산 효율을 양립시킨 TFT기판의 제조 방법을 제공한다.
축적 용량 소자, TFT, 비유전율, 도전막, 절연막

Description

ＴＦＴ 기판과 그 제조 방법 및 상기 ＴＦＴ 기판을 구비한 표시장치{TFT Substrate and Manufacturing Method, and Display Device with the Same}
본 발명은, 박막트랜지스터 및 축적 용량 소자가 형성된 액티브 매트릭스형 TFT기판과, 그것을 사용한 표시장치에 관한 구조와 제조 방법에 관한 것이다.
통상, 표시장치의 표시 영역에는 화소가 형성되어 있고, 선택된 화소에 신호 전압을 인가함으로써 표시가 행해지고 있다. 이 선택은 각 화소에 접속하는 박막트랜지스터(이후, TFT;Thin Film Transistor라 칭함)에 의해 행해지고, 선택기간 동안은 신호 전압을 일정하게 유지하기 위해 보조 용량을 부가하는 것이 행해지고 있다. 더욱 자세히 설명하면, 표시장치의 각 화소에 있어서는, 어떤 주사 타이밍으로 인가된 신호 전압을 다음 주사 타이밍까지 충분히 유지할 필요가 있지만, 원하는 용량을 가지는 축적 용량 소자에 전하를 축적하는 것으로, 화소에 있어서의 신호 전압의 유지를 실현하고 있다.
TFT기판의 제조에 있어서, TFT와 축적 용량 소자는 각각 형성해도 좋지만, 동시에 형성한 쪽이 생산 효율의 면에서 유리하다. 즉, TFT는 절연성 기판 위에 형 성되는 실리콘 막 등으로 이루어지는 반도체층이나, 게이트 전극, 소스 드레인 배선, 투명도전막 등의 도전막이나, 절연막으로 형성되지만, TFT에서 이용하는 반도체층, 도전막, 절연막과 동일한 재료를 사용함으로써, 아울러 축적 용량 소자도 형성하는 경우가 있다. 예를 들면 축적 용량 소자의 하부전극, 유전 절연층, 상부전극을 각각 TFT의 반도체층, 게이트 절연막, 게이트 전극과 동일 재료를 사용하여 형성하는 기술이 알려져 있다.(특허문헌 1, 2참조) 또한, 축적 용량 소자의 하부전극, 유전 절연막, 상부전극을 각각 TFT의 게이트 전극, 게이트 전극을 덮는 층간 절연막, 소스 전극과 같은 재료를 사용하여 형성하는 기술도 알려져 있다.(특허문헌 3참조)
한편, 축적 용량 소자의 유전 절연층이나 상부전극을 구성하는 레이어로서, TFT를 주로 구성하는 도전층이나 절연층과는 다른 레이어를 별도로 추가한 기술도 알려져 있다.(특허문헌 4참조)
[특허문헌 1] 일본국 공개특허공보 특개 2001-296550호(도 5)
[특허문헌 2] 일본국 공개특허공보 특개평 6-235939호(도 1)
[특허문헌 3] 일본국 공개특허공보 특개 2004-241750호(도 1)
[특허문헌 4] 일본국 공개특허공보 특개 2001-305581호(도 4)
최근, 표시장치는 고선명화가 진행함에 따라, 각 화소의 차광 영역(표시할 수 없는 영역)을 좁게하여 개구율을 크게 하는 노력이 행해지고 있다. 그 때문에 TFT기판에 있어서도 축적 용량 소자의 전극면적이 차광 영역의 대부분을 차지하도록 되어 있으며, 그 저감이 중요한 과제가 되고 있다. 한편, 축적 용량 소자에는 상기한 바와 같이 원하는 용량을 가지는 것이 요구되지만, TFT와 같은 레이어를 겸용하는 전제를 기초로 전극 면적을 삭감하는 데에는 한계가 있다. 이하, 이것에 관하여 설명한다.
용량전극면적을 작게 하고자 하면 비유전율이 높은 재료를 사용한 유전체층으로 하거나 혹은, 가능한 한 얇게 하여 원하는 용량을 유지할 수 있도록 할 필요가 있다. 비유전율이 비교적 높은 재료로서는 실리콘 질화막(SiNx)을 들 수 있지만, 막응력이 증대하므로 기판의 휘어짐이 문제가 된다. 또한 축적 용량 소자의 유전체층의 막두께를 얇게함으로써 용량값을 증대시키는 것은 가능하지만, 예를 들면 TFT나 배선 사이라는 다른 부위에 있어서의 층간 절연막과 겸용되고 있는 경우, 그 막두께도 얇아지므로 내압의 저하나 부유 용량의 증대를 초래하는 경우도 있었다. 이들의 현상은, 단락 불량을 증대시키거나, 전기 특성을 저하시키는 문제도 일으킨다.
즉, 축적 용량 소자의 유전체층으로서, TFT의 층간 절연막과 같은 막두께의 같은 재료를 사용한다는 전제로 생산 효율에서는 유리해도, 축적 용량 소자 면적을 작게 하는 것은 곤란하며, 따라서 개구율의 향상에도 한계가 있게 된다. 또한 축적 용량 소자에 최적인 재료나 막두께를 가지는 레이어를 별도 추가하는 것은 당연하면서 생산 효율의 저하를 일으킨다. 이들 문제의 근본적인 원인은 상기한 바와 같이, TFT와 축적 용량 소자를 형성할 때 같은 재료를 겸용함으로써, 생산 효율은 향상하지만 설계의 자유도가 좁아지는 데에 있다. 그래서, 생산 효율을 저하시키지 않고, 이것들의 폐해를 해소하기 위한 방법이 필요하게 되었다.
본 발명에 따른 TFT와 축적 용량 소자를 구비한 TFT기판에 있어서는, TFT에서 이용되는 도전막이나 절연막과는 다른 도전막이나 절연막을 포함하는 축적 용량 소자를 얻는 것을 특징으로 한다.
본 발명에 있어서는, 생산 효율이나 설계의 자유도를 제한하지 않고, 최적인 재료나 막두께를 구비한 축적 용량 소자가 형성된 TFT기판을 얻을 수 있다.
[실시예 1]
처음에, 도 1을 사용하여, 본 발명에 따른 TFT기판이 적용되는 액티브 매트릭스형의 표시장치에 관하여 설명한다. 도 1은, 표시장치에 이용되는 TFT기판의 구성을 나타내는 정면도이다. 본 발명에 따른 표시장치는, 액정표시장치를 예로서 설명하지만, 어디까지나 예시적인 것이며, 유기 EL표시장치 등의 평면형 표시장치(플랫 패널 디스플레이)등을 사용하는 것도 가능하다.
본 발명에 따른 표시장치는, TFT기판(110)을 구비하고 있다. TFT기판(110)은, 예를 들면 TFT어레이 기판이다. TFT기판(110)에는, 표시 영역(111)과 표시 영역(111)을 둘러싸도록 설치된 액틀 영역(112)이 설치된다. 이 표시 영역(111)에는, 복수의 게이트 배선(주사 신호 선)(121)과 복수의 소스 배선(표시 신호 선)(122)이 형성되어 있다. 복수의 게이트 배선(121)은 평행하게 설치된다. 마찬가지로, 복수의 소스 배선(122)은 평행하게 설치된다. 게이트 배선(121)과 소스 배선(122)은, 서로 교차하도록 형성되어 있다. 게이트 배선(121)과 소스 배선(122)은 직교하고 있다. 그리고, 인접하는 게이트 배선(121)과 소스 배선(122)으로 둘러싸인 영역이 화소(117)가 된다. 따라서, TFT기판(110)에서는, 화소(117)가 매트릭스 모양으로 배열된다. 또한, 게이트 배선(121)과 평행하게 화소(117)를 횡단하는 축적 용량 배선(123)이 형성되어 있다.
또한 TFT기판(110)의 액틀 영역(112)에는, 주사신호 구동회로(115)와 표시신호 구동회로(116)가 설치된다. 게이트 배선(121)은, 표시 영역(111)으로부터 액틀 영역(112)까지 연장하여 설치되어 있다. 게이트 배선(121)은, TFT기판(110)의 단부에서, 주사신호 구동회로(115)에 접속된다. 소스 배선(122)도 마찬가지로, 표시 영역(111)으로부터 액틀 영역(112)까지 연장하여 설치되어 있다. 소스 배선(122)은, TFT기판(110)의 단부에서, 표시신호 구동회로(116)와 접속된다. 주사신호 구동회로(115)의 근방에는, 외부 배선 118이 접속되어 있다. 또한 표시신호 구동회로(116)의 근방에는, 외부 배선 119가 접속되어 있다. 외부 배선 118, 119는, 예를 들면 FPC(Flexible Printed Circuit)등의 배선 기판이다.
외부 배선(118, 119)을 통해 주사신호 구동회로(115) 및 표시신호 구동회로(116)에 외부로부터의 각종 신호가 공급된다. 주사신호 구동회로(115)는 외부로부터의 제어신호에 의거하여 게이트 신호(주사 신호)를 게이트 배선(121)에 공급한다. 이 게이트 신호에 의해, 게이트 배선(121)이 순차 선택되어 간다. 표시신호 구동회로(116)는 외부로부터의 제어신호나, 표시 데이터에 의거하여 표시 신호를 소스 배선(122)에 공급한다. 이에 따라 표시 데이터에 따른 표시 전압을 각 화소(117)에 공급할 수 있다.
화소(117)안에는, 적어도 하나의 TFT(120)와, TFT(120)와 접속하는 축적 용량 소자(130)가 형성되어 있다. TFT(120)는 소스 배선(122)과 게이트 배선(121)의 교차점 근방에 배치된다. 예를 들면 이 TFT(120)가 화소 전극에 표시 전압을 공급한다. 즉, 게이트 배선(121)으로부터의 게이트 신호에 의해, 스위칭소자인 TFT(120)가 온 한다. 이에 따라 소스 배선(122)으로부터, TFT의 드레인 전극에 접속된 화소 전극에 표시 전압이 인가된다. 그리고, 화소 전극과 대향 전극 사이에, 표시 전압에 따른 전계가 생긴다. 한편, 축적 용량 소자(130)에 있어서는 TFT(120)뿐만아니라, 축적 용량 배선(123)을 통해 대향 전극과도 전기적으로 접속되어 있다. 따라서, 축적 용량 소자(130)는, 화소 전극과 대향 전극 사이의 용량과 병렬로 접속되게 된다. 또한 TFT기판(110)의 표면에는, 배향막(도시 생략)이 형성되어 있다.
또한 TFT기판(110)에는, 대향 기판이 대향하여 배치되어 있다. 대향 기판은, 예를 들면 칼라필터 기판이며, 시인측에 배치된다. 대향 기판에는, 칼라필터, 블랙 매트릭스(BM), 대향 전극 및 배향막 등이 형성되어 있다. 또한, 대향 전극은, TFT기판(110)측에 배치되는 경우도 있다. 그리고, TFT기판(110)과 대향 기판 사이에 액정층이 끼워진다. 즉, TFT기판(110)과 대향 기판 사이에는 액정이 주입되어 있다. 또한 TFT기판(110)과 대향 기판의 외측의 면에는, 편광판 및 위상차판 등이 설치된다. 또한 액정표시 패널의 반시인측에는, 백라이트 유닛 등이 설치된다.
화소 전극과 대향 전극 사이의 전계에 의해, 액정이 구동된다. 즉, 기판간의 액정의 배향방향이 변화된다. 이에 따라 액정층을 통과하는 빛의 편광상태가 변화된다. 즉, 편광판을 통과하여 직선편광이 된 빛은 액정층에 의해, 편광상태가 변화된다. 구체적으로는, 백라이트 유닛으로부터의 빛은, 어레이 기판측의 편광판에 의해 직선편광이 된다. 그리고, 이 직선편광이 액정층을 통과함으로써, 편광상태가 변화된다.
따라서, 편광 상태에 따라, 대향 기판측의 편광판을 통과하는 광량이 변화된다. 즉, 백라이트 유닛으로부터 액정표시 패널을 투과하는 투과광 중, 시인측의 편광판을 통과하는 빛의 광량이 변화된다. 액정의 배향방향은, 인가되는 표시 전압에 의해 변화된다. 따라서, 표시 전압을 제어함으로써, 시인측의 편광판을 통과하는 광량을 변화시킬 수 있다. 즉, 화소마다 표시 전압을 바꿈으로써, 원하는 화상을 표시 할 수 있다. 또한, 이들 일련의 동작으로, 축적 용량 소자(130)에 있어서는 화소 전극과 대향 전극 사이의 전계와 병렬로 전계를 형성함으로써, 표시 전압의 유지에 기여한다.
다음에 TFT기판(110)에 설치된 TFT(120)와 축적 용량 소자(130)의 구성 및 제조 공정에 대하여 도 2a와 도 2b를 사용하여 설명한다. 도 2a는, 표시장치의 화소영역에 있어서의 1화소를 본 평면도이지만, TFT(120)와 축적 용량 소자(130)도 기재하고 있다. 도 2a에 있어서 A-A에서 나타낸 개소, 즉 TFT(120)와 축적 용량 소자(130)의 단면도가 도 2b이다. 이하, 도 2a와 도 2b를 사용하여 본 발명의 실시예에 관하여 설명을 행한다. 기판(1)위에 폴리 실리콘 등으로 이루어지는 반도체층(2)이 형성되고, 그것들을 덮도록 게이트 절연막(3)이 형성되어 있다. 그 상층에는, 게이트 전극(4b)과 축적 용량 소자(130)의 제1용량전극(4a)이 형성되어 있다. 게이트 전극(4b)과 제1용량전극(4a)은 동일 레이어층의 도전막으로 이루어진다. 게이트 전극(4b)은 반도체층(2)과 막두께 방향에 대향하는 영역에 형성되고, 게이트 절연막(3)은 반도체층(2)과 게이트 전극(4b)에 끼워지도록 배치되어 있다. 축적 용량 소자(130)는, 제1용량전극(4a)의 상층에 형성되어 있는 유전체층(5a)과 또한 상층에 형성되어 있는 제2용량전극(6a)으로 형성되어 있고, 유전체층(5a)과 제2용량전극(6a)은, 거의 같은 형상을 가지도록 동일 패턴으로 가공되어 있다. 즉, 제2용량전극(6a)은 유전체층(5a)을 통해 제1용량전극(4a)과 대향하는 영역을 가진다.
게이트 전극(4b)과 축적 용량 소자(130)를 덮도록 하여 층간 절연막(7)이 형성되어 있다. 또한, 층간 절연막(7)위에는 소스 드레인 배선(8)이 형성되고, 그것들을 덮도록 절연막(9)이 형성되며, 콘택홀(10)이 개구되고 있다. 절연막(9), 층간 절연막(7), 게이트 절연막(3)에는 반도체층(2)의 표면에 도달하도록 제1의 콘택홀(10a)이 형성되어 있다. 또한 절연막(9), 층간 절연막(7)에는 축적 용량 소자(130)의 제2용량전극(6a)에 도달하도록 제2의 콘택홀(10b)이, 그리고 절연막(9) 에는 소스 드레인 배선(8)에 도달하도록 제3의 콘택홀(10c)이 형성되어 있다.
절연막(9)위에는, 제1의 콘택홀(10a)과 제3의 콘택홀(10c)을 통해 반도체층(2)과 소스 드레인 배선(8)을 접속하는 접속 전극인 투명도전막(11b)이 형성된다. 또한, 제1의 콘택홀(10a)과 제2의 콘택홀(10b)을 통해 반도체층(2)과 제2용량전극(6a)을 접속하는 화소 전극인 투명도전막(11a)이 절연막(9)의 상층에 형성된다.
본 실시예에 있어서는, 제2용량전극(6a)은 소스 드레인 배선(8)이나 화소 전극(11a)과 다른 레이어로 형성되어 있다. 또한 축적 용량 소자(130)의 유전체층(5a)도, TFT(120)를 구성하는 층간 절연막(7)등의 절연막과는 다른 별도의 레이어로 형성되어 있다. 또한, 축적 용량 소자(130)의 제2용량전극(6a)과 유전체층(5a)은 동일 패턴이기 때문에, TFT(120)에는 형성되지 않는다. 즉, 제2용량전극(6a)이나 유전체층(5a)에 대해 설계상 필요한 재질, 두께 등을 결정할 때, TFT에 요구되는 도전막이나 절연막의 조건과는 독립하여 자유롭게 설정하는 것이 가능하다. 또한, 본 실시예에 의하면, 이러한 구조를 형성할 때에도 사진제판 공정수의 증가는 불필요하기 때문에, 생산 효율을 저하시키지 않는다. 이 점에 관해서는 이하의 제조 방법의 설명에 있어서 상세하게 개시한다.
본 실시예에 있어서의 TFT와 축적 용량 소자를 구비한 TFT기판의 제조 방법에 대해, 도 3부터 도 10을 사용하여 설명한다. 도 3a는, 1화소 부분에 있어서 게이트 절연막(3)을 형성한 시점의 상면도이며, A-A로 나타낸 개소의 단면도를 도 3b에 나타냈다. 우선 도 3b에 있어서, 유리, 석영, 플라스틱 등으로 이루어지는 기 판(1)위에, 반도체막으로서 비정질 실리콘 막을 CVD등에 의해 성막한다. 그리고 실리콘 막에 엑시머레이저를 조사하여 반도체층(2)에 결정화시킨다. 여기에서 1회째의 사진제판 후에 에칭을 함으로써, 반도체층(2)을 도 3a에 나타내는 바와 같이 패터닝한다. 패터닝 시에는, 사진제판으로 형성하는 감광성의 레지스트 단면형상의 테이퍼 각도를 충분 낮게 함으로써, 반도체층(2)의 테이퍼 각도가 30°정도가 되도록 하면 된다.(도시 생략)
또한 본 실시예에서는, 기판(1)위에 직접 반도체막을 형성했지만, SiO2나 SiN등의 무기절연막을 형성하고나서 반도체막을 형성해도 좋다. 즉, 기판(1)위에 무기절연막과 반도체막을 연속하여 성막한 후, 반도체막만 상기한 바와 같이 패터닝 해도 된다. 이 경우, 무기절연막이 있기 때문에, 기판으로부터 반도체막으로 오염물질의 침입을 저지할 수 있다는 효과가 있다.
그 후에 도 3b에 나타내는 바와 같이, 반도체막(2)과 접하도록 하여 게이트 절연막(3)을 성막한다. 게이트 절연막(3)으로서는 SiO2나 SiN을 사용하는 경우가 많으며, CVD법에 의해 형성한다. 게이트 절연막(3)은 박막트랜지스터의 전기적 특성에 큰 영향을 주기 때문에, 특히 막두께에 대해서는 매우 정밀하게 관리되고 있으며, 일반적인 경우에서 70∼100nm정도이다.
다음에 제1메탈층(4)과 절연층(5)과 제2메탈층(6)을 공지한 방법에 의해 성막한 후에, 2회째의 사진제판에 의해 레지스트 마스크(12)를 형성한다. 이 시점에서의 1화소 부분의 상면도와 단면도를 각각 도 4a, 도 4b에 나타낸다.
여기에서, 제1메탈층(4)은, 게이트 전극(4b), 제1용량전극(4a), 도시하지 않은 게이트 배선 등을 형성하기 위한 도전층으로, 증착법이나 스퍼터링법에 의해 형성된 Mo, Cr, W, Al을 모재로 하는 단층 혹은 적층구조로 이루어진다. 제1용량전극(4a)을 형성하기 위해서는, 제1메탈층(4)은 도전층이면 특별히 제약은 없다. 그러나, 제1메탈층(4)은 박막트랜지스터(120)에 있어서, 반도체층(2)위에 나중에 형성되는 게이트 전극(4b)이나 게이트 배선 등에도 사용되기 때문에, 에칭 가공성이나 도전성 등을 고려한 재료에 제약되게 된다.
절연층(5)은, 축적 용량 소자(130)의 유전체층(5a)이 되는 절연층이며, CVD법 등으로 형성된 SiO2나 SiN으로 이루어진다. 절연층(5)의 재질이나 막두께에 대해서는, 화소 개구율 등을 고려한 필요용량 전극면적(A)과, 유전체층(5a)의 비유전율(ε)과, 그 필요막 두께(d)를 최적화하고, 원하는 용량 Cs를 달성하도록 하여 결정된다. 구체적으로는, 이하의 식으로부터 산출된다.
[수 1]
Cs=ε × A/d
상기에서 설명한 SiO2의 비유전율은 3.9, SiN의 비유전율은 6.7이지만, 절연층(5)의 재질은 이들에 한정되는 것은 아니다. 예를 들면 에칭 가공성에서 문제가 없다면, 양극 산화법에 의해 제1메탈층(4)의 표면에 10∼50nm정도의 매우 얇은 산화 절연막을 형성하여 절연층(5)으로서, 그 후에 제2메탈층(6)을 적층 해도 좋다. 산화 절연막으로서는 알루미나라도 된다.
제2메탈층(6)은, 축적 용량 소자(130)의 제2용량전극(6a)을 형성하기 위한 도전층이며, 스퍼터링법이나 증착법에 의해 성막된 금속막이다. 금속막의 재료로서는, 에칭 가공이 용이한 Mo이나 Cr이 바람직하다. 또한 그 막두께에 관해서는 후술하는 게이트 절연막(3)과의 선택성의 면에서 가능한 한 얇은 것이 바람직하지만, 이온주입의 마스크로서 기능만 하는 막두께가 필요하므로, 적절히 결정한다. 본 실시예에서는, Mo를 100nm의 막두께가 되도록 성막했다.
다음에 도 4b에 나타낸 레지스트 마스크(12a, 12b)에 관하여 설명한다. TFT(120)와 축적 용량 소자(130)를 도시한 도 2b에서 알 수 있는 바와 같이, 최종적으로 적어도 게이트 전극(4b), 제1용량전극(4a), 유전체층(5a), 제2용량전극(6a)을 형성할 필요가 있기 때문에, 제2용량전극(6a)을 형성하는 영역에 레지스트 마스크(12a)를 형성하고, 제1용량전극(4a)으로부터 연장하는 영역이나 게이트 전극(4b)을 형성하는 영역에는 레지스트 마스크(12b)를 형성하고 있다. 또한, 도 4b에 나타내는 바와 같이, 게이트 전극(4b)에 해당하는 영역의 레지스트 마스크(12b)보다도, 제2용량전극(6a)에 해당하는 영역의 레지스트 마스크(12a)쪽이 두꺼워지도록 형성했다.
이와 같이 레지스트의 막두께를 개소마다 바꾸기 위해서는, 그레이 톤 혹은 하프 톤이라 불리우는 공지한 제조 방법을 사용할 수 있다. 즉, 포지티브형의 레지스트의 경우, 사진제판에 있어서의 조사 광량이 낮은 만큼 잔존하는 레지스트의 막두께가 두꺼워지는 경향을 가지기 때문에, 게이트 전극(4b)에 해당하는 영역의 조사 광량보다도 제2용량전극(6a)에 해당하는 영역의 조사 광량을 낮게 하면, 도 4b 에 나타내는 바와 같은 레지스트 마스크(12a, 12b)를 형성하는 것이 가능하다. 또한, 특히 제2용량전극(6a)이 형성되는 영역에 있어서의 레지스트 마스크(12a)에 대해서는, 후술하는 애싱 공정이나 복수의 에칭 공정을 거쳐도 또한 마스크로서 기능하는 것이 가능한 정도의 막두께가 요구되므로 주의가 필요하다. 또한 도시하지 않은 게이트 배선이나 단자부에 대해서는 레지스트 마스크(12b)와 같은 광량을 조사한다.
이 후, 레지스트 마스크(12a, 12b)에 피복되지 않은 영역에 대해서 제2메탈층(6), 절연층(5), 제1메탈층(4)의 순서로 단층마다 연속해서 에칭을 행한다. 에칭은 상기의 3층을 일괄하여 행해도 된다. 이 시점의 1화소 부분의 상면도와 단면도를 각각 도 5a, 도 5b에 나타낸다. 또한, 이 때, 레지스트 마스크의 패턴은 바꾸지 않기 때문에, 제1메탈층(4), 절연층(5), 제2메탈층(6) 중 레지스트 마스크로 피복되지 않은 부분이 에칭됨으로써, 상기의 3층은 동일 패턴으로 형성되게 된다.
다음에 도시하지 않지만, 붕소 등의 도전성 불순물을 사용한 이온주입을 행한다. 붕소는 게이트 절연막(3)을 통해 반도체층(2)에 도달하고, 반도체층(2)에 있어서 소스 드레인 영역을 형성하지만, 게이트 전극(4b)이 존재하는 영역의 하층에서는 게이트 전극(4b)이 마스크로서 기능하므로, 붕소는 주입되지 않는다. 이렇게 하여, 게이트 전극(4b) 아래쪽의 반도체층(2)에 있어서 채널 영역이 형성된다. 또한, 전술한 바와 같이 붕소를 주입하면 P-MOS의 TFT가 형성되지만, 인을 주입하면 N-MOS의 TFT가 형성된다.
다음에 산소 가스를 사용한 애싱에 의해 레지스트 마스크(12a, 12b)를 균일 하게 얇게 하고, 게이트 전극(4b)위의 레지스트 마스크(12b)가 소실한 곳에서 애싱을 정지한다. 애싱에 대해서는, 장치에 따라 다르지만, 가능한 한 균일하게, 또한 애싱량을 제어하기 쉽도록 하기 위해서는 애싱 속도는 그다지 빠르지 않은 것이 바람직하다. 본 실시예에서는, 산소유량 150sccm에서, 600nm/분이라는 애싱 속도로 행했다. 또한, 본 실시예에서는 애싱의 가스로서 산소만을 사용했지만, 질소나 불화계 가스를 첨가해도 좋다.
상기의 애싱을 행한 후의 상황을 도 6a, 도 6b에 나타낸다. 게이트 전극(4b)상의 레지스트 마스크(12b)는 제거되어 제2메탈층(6)이 노출하고 있는 데 대해, 제2용량전극(6a)위만 레지스트 마스크(12a)가 잔존한 상태로 되어 있다.
그 후에 제2용량전극(6a) 이외에 노출하고 있는 제2메탈층(6), 즉, 게이트 전극(4b)위에 잔존하는 제2메탈층(6)을 에칭으로 제거한다. 또한 절연층(5)도 에칭 제거한다. 이 시점의 상황을 도 7a, 도 7b에 나타낸다. 이 에칭 시에는, 게이트 절연막(3)도 노출하고 있기 때문에, 될수 있는 한 게이트 절연막(3)을 에칭하지 않도록 선택성이 높은 에칭을 하는 것이 바람직하다. 그리고, 이 에칭에 의해, 게이트 전극(4b)이 노출하는 한편, 제2용량전극(6a)은, 계속 레지스트 마스크(12a)에 의해 보호되고 있기 때문에, 축적 용량 소자(130)도 그 구조를 유지한 상태로 되어 있다. 그 후에 제2용량전극(6a)상의 레지스트 마스크(12a)는 애싱 등에 의해 제거된다.
다음에 층간 절연막(7)을 형성한다. 층간 절연막(7)으로서는, CVD법에 의하 여 성막된 SiO2막이나 SiN막이 적합하다. 또한 이 후에, 먼저 반도체층(2)에 주입한 붕소 등의 도전성 불순물을 활성화하기 위한 어닐 공정을 행해도 된다.
또한, 그 상층에 제3메탈층을 스퍼터 등의 방법에 의해 성막한 후, 3회째의 사진제판에 의해 레지스트 마스크(12)를 형성 후, 제3메탈층을 에칭 제거하여 소스 드레인 배선(8)을 형성한다. 이 때의 구조의 평면도와 단면도를 각각 도 8a, 도 8b에 나타낸다. 또한, 제3의 금속층으로서는 알루미늄 막이나 알루미늄 합금막을 가지는 적층 구조를 사용하면, 배선 저항을 낮추는 효과가 있기 때문에 좋다. 또한, 레지스트 마스크(12c)는 애싱 등의 공지한 방법에 의해 제거된다.
그 후에 소스 드레인 배선(8)과 층간 절연막(7)을 덮기 위해, 절연막(9)을 성막한 후에, 4회째의 사진제판에 의해 레지스트 마스크(12)를 형성 후, 콘택홀(10a, 10b, 10c)을 형성한다. 이 시점에서의 1화소 부분의 평면도와 단면도를 각각 도 9a, 도 9b에 나타낸다.
절연막(9)으로서는, CVD법을 사용하여 성막한 SiN막을 사용했다. 또한 콘택홀(10)의 개구는, 도 9b에 나타내는 바와 같은 개구부를 가지는 레지스트 마스크(12d)를 형성후, CF4등의 불화계 가스를 사용한 드라이 에칭에 의해 행했다. 에칭 레이트는 70nm/min으로 했다. 콘택홀(10)로서, 반도체층(2)에 도달하는 제1의 콘택홀인 콘택홀(10a), 제2용량전극(6a)에 도달하는 제2의 콘택홀인 콘택홀(10b), 소스 드레인 배선(8)에 도달하는 제3의 콘택홀인 콘택홀(10c)을 도 9b에 나타냈다. 콘택홀(10a)은, 절연막(9), 층간 절연막(7), 게이트 절연막(3)을 에칭함으로써 형성된 다. 마찬가지로, 콘택홀(10b)은 절연막(9)과 층간 절연막(7)을 콘택홀(10c)은 절연막(9)을 에칭함으로써 형성된다. 또한, 그 밖에도 게이트 전극(4b), 게이트 배선이나 배선 단자부, 제1용량전극(4a)과 전도를 얻기 위한 콘택홀에 관해서는 필요에 따라 적절히 형성한다(도시 생략). 또한, 콘택홀(10a, 10b, 10c)을 개구한 후, 레지스트 마스크(12d)는 공지한 수단에 의해 제거한다.
그 후에 투명도전막(11)을 성막한 후에, 5회째의 사진제판에 의해 레지스트 마스크(12)를 형성하고, 투명도전막(11)의 에칭을 행한다. 이 시점에서의 1화소부분의 평면도와 단면도를 각각 도 10a, 도 10b에 나타낸다. 투명도전막(11)으로서는, 스퍼터링법이나 증착법에 의해 비정질의 ITO막을 성막했지만, IZO막, ITZO막이어도 된다.
레지스트 마스크(12e)는, 화소 전극을 형성하는 영역과 콘택홀을 덮는 영역이 연결되는 형상이나, 콘택홀끼리가 연결되는 영역으로 가지고 있다. 그 때문에 ITO막을 에칭 제거함으로써 형성되는 투명도전막(11a)은, 도 2b에 나타내는 바와 같이, 콘택홀(10a, 10b)을 통해 제2용량전극(6a)이나 반도체층(2)과 접속하도록 연장하는 화소 전극으로서 이루어진다. 또한 콘택홀(10a, 10c)을 통해 반도체층(2)과 소스 드레인 배선(8)을 접속하는 접속 전극으로서, 투명도전막(11b)도 형성된다. 레지스트 마스크(12e)는 공지한 수단에 의해 제거된다. 이상의 프로세스에 의해 본 실시예에 따른 TFT(120)와 축적 용량 소자(130)를 구비한 TFT기판을 형성할 수 있다.
본 실시예에 있어서는, 2회째의 사진제판에 있어서, 레지스트 마스크(12a, 12b)에서의 에칭과, 애싱에 의해 레지스트 마스크를 일정하게 얇게 하여 레지스트 마스크(12a)만 잔존시킨 상태에서의 에칭과의 2회의 가공을 행했다. 이 제조 방법에 의해, 사진제판공정을 추가하지 않고, TFT(120)의 절연막과는 다른 절연막을 축적 용량 소자(130)에 형성할 수 있었다. 즉, 생산 효율이나 설계의 자유도를 희생하지 않고, 축적 용량 소자(130)에 적합한 재료나 막두께를 구비한 유전체층(5a)을 형성 할 수 있다. 또한, 축적 용량 소자(130)의 제2용량전극(6a)도 TFT(120)에서 사용하는 전극배선과는 다르기 때문에, 축적 용량 소자(130)에 최적인 재료나 막두께를 선정할 수 있다.
또한, 본 실시예에서 개시한 형태는, 기재한 바와 같이 한정되는 것은 아니고, 효과를 나타내는 범위에서 적절히 변경해도 좋다. 본 실시예에 있어서는, 도 7b에 나타내는 바와 같이, 게이트 전극(4b)위의 제2메탈층(6)뿐만아니라 절연층(5)도 에칭 제거하는 제조 방법에 관하여 설명했지만, 제2메탈층(6)을 에칭한 시점에서 에칭을 정지시키고, 게이트 전극(4b)위에 절연층(5)만을 잔존시켜도 된다. 제2용량전극(6a)으로 피복되지 않은 제1메탈층(4)의 상층도 동일하게 해도 된다. 이 경우, 제2메탈층(6)의 에칭 시에 게이트 절연막(3)이 에칭되어버릴 가능성이나, 레지스트 마스크(12a)가 소실하게 될 가능성은 보다 낮아지므로, 에칭 조건의 선정 범위가 넓어진다는 효과가 있다. 이렇게 하여 형성된 TFT기판의 1화소부분의 평면도와 단면도를 각각 도 11a, 도 11b에 나타낸다.
도 2a, 도 2b에 있어서, 절연층(5)은 제2용량전극(6a)과 거의 같은 형상을 가지는 유전체층(5a)으로서 가공되어 있는 데 반해, 도 11a, 도 11b에 있어서의 절 연층(5)은, 제1용량전극(4a)와 거의 같은 형상을 가지는 유전체층(5a)이나 게이트 전극(4b)과 같은 형상을 가지도록 가공되어 있는 점이 다르다. 그러나, 제2용량전극(6a)이 유전체층(5a)을 통해 제1용량전극(4a)과 대향하는 영역을 가지는 점은 동일하다. 이러한 형태에 있어서도, 축적 용량 소자(130)에 사용하는데 최적화된 절연층(5)이 TFT(120) 전체에 형성되는 경우에 비하면, 영향은 대폭 적어지는 것은 동일하다.
또한, 본 실시예에서 개시한 형태는, 기재한 바와 같이 한정되는 것은 아니고, 효과를 나타내는 범위에서 적절히 추가해도 된다. 예를 들면 도 6b에 있어서, 제2메탈층(6)을 에칭 제거했을 때, 에칭 시간이나 이방성 등의 조건을 적절히 조정함으로써, 게이트 전극(4b)과 절연층(5)을 측면에서 에칭시켜서 후퇴시키도록 한 후에, 저농도의 도전성 불순물을 반도체층(2)에 주입해도 된다. 이 주입에 의해, 반도체층(2)에 있어서 먼저 고농도의 주입이 행해진 소스 드레인 영역과, 주입이 행해지지 않은 채널 영역 사이에 저농도의 주입 영역이 개재하는 LDD구조가 형성되므로, TFT의 신뢰성이 향상하는 효과를 나타낸다. 이 LDD구조의 형성에 관해서도 사진제판공정의 추가가 불필요한 것은 물론이다.
또한, 사진제판공정을 1공정 추가함으로써, CMOS구조를 구비한 TFT(120)를 형성하는 것도 가능하다. 즉, 본 실시예에 있어서의 2회째의 사진제판공정에 있어서 최초 PMOS를 형성해 두고, 다음에 PMOS전체를 레지스트로 피복한 상태에서 NMOS를 형성함으로써 CMOS구조를 형성하는 것이 가능하다.
도 1은 실시예 1에 따른 TFT기판의 구성을 나타내는 평면도이다.
도 2는 실시예 1에 따른 TFT기판의 1화소에 있어서의 구성을 나타내는 평면도와 단면도이다.
도 3은 실시예 1에 따른 TFT기판의 1화소에 있어서 1회째의 사진제판을 행한 후의 구성을 나타내는 평면도와 단면도이다.
도 4는 실시예 1에 따른 TFT기판의 1화소에 있어서 2회째의 사진제판을 행한 후의 구성을 나타내는 평면도와 단면도이다.
도 5는 실시예 1에 따른 TFT기판의 1화소에 있어서 3층 에칭후의 구성을 나타내는 평면도와 단면도이다.
도 6은 실시예 1에 따른 TFT기판의 1화소에 있어서 레지스트 마스크를 일정하게 얇게 했을 때의 구성을 나타내는 평면도와 단면도이다.
도 7은 실시예 1에 따른 TFT기판의 1화소에 있어서 게이트 전극을 형성했을 때의 구조를 나타내는 평면도와 단면도이다.
도 8은 실시예 1에 따른 TFT기판의 1화소에 있어서 3회째의 사진제판을 행한 후에 에칭을 행했을 때의 구조를 나타내는 평면도와 단면도이다.
도 9는 실시예 1에 따른 TFT기판의 1화소에 있어서 4회째의 사진제판을 행한 후에 에칭을 행한 후에 콘택 개구를 행했을 때의 구조를 나타내는 평면도와 단면도이다.
도 10은 실시예 1에 따른 TFT기판의 1화소에 있어서 5회째의 사진제판을 행 한 후에 투명도전막을 에칭했을 때의 구조를 나타내는 평면도와 단면도이다.
도 11은 다른 실시예에 따른 TFT기판의 1화소에 있어서의 구성을 나타내는 평면도와 단면도이다.
[부호의 설명]
1 : 기판 2 : 반도체층
3 : 게이트 절연막 4 : 제1메탈층
4a : 제1용량전극 4b : 게이트 전극
5 : 절연층 5a : 유전체층
6 : 제2메탈층 6a : 제2용량전극
7 : 층간 절연막 8 : 소스 드레인 배선
9 : 절연막 10, 10a, 10b, 10c : 콘택홀
11a, 11b : 투명도전막
12, 12a, 12b, 12c, 12d, 12e : 레지스트 마스크
110 : 기판 111 : 표시 영역
112 : 액틀 영역 115 : 주사신호 구동회로
116 : 표시신호 구동회로 117 : 화소
118, 119 : 외부 배선 120 : TFT
121 : 게이트 배선 122 : 소스 배선
123 : 축적 용량 배선 130 : 축적 용량 소자

Claims (10)

  1. 박막트랜지스터와 축적 용량 소자를 구비한 TFT기판에 있어서,
    상기 박막트랜지스터는,
    반도체층과,
    상기 반도체층과 막두께 방향에 대향하는 게이트 전극과,
    상기 반도체층과 상기 게이트 전극에 끼워져서 배치되는 게이트 절연막과,
    상기 반도체층과 전기적으로 접속되는 소스 드레인 배선과 화소 전극과,
    상기 소스 드레인 배선 보다 하층에 있고 상기 게이트 전극과 게이트 절연막 위를 덮는 층간 절연막을 가지고,
    상기 축적 용량 소자는,
    상기 게이트 전극과 동일 레이어층의 도전막으로 이루어지는 제1용량전극과,
    상기 제1용량전극 위에 있는 유전체층과,
    상기 유전체층 위에 있고, 상기 유전체층과 같은 형상을 가지고, 상기 유전체층을 통해 상기 제1용량전극과 대향하는 제2용량전극으로 이루어지고,
    상기 제2용량전극은, 상기 소스 드레인 배선, 상기 화소 전극과는 다른 레이어로 형성되어 있고, 상기 축적 용량 소자는, 상기 게이트 전극과 함께, 상기 게이트 절연막과 상기 층간 절연막 사이에 형성되어 있는 것을 특징으로 하는 TFT기판.
  2. 박막트랜지스터와 축적 용량 소자를 구비한 TFT기판에 있어서,
    상기 박막트랜지스터는,
    반도체층과, 상기 반도체층과 막두께 방향에 대향하는 영역을 가지는 게이트 전극과,
    상기 반도체층과 상기 게이트 전극에 끼워져서 배치되는 게이트 절연막과,
    상기 게이트 전극 위에 있고 상기 게이트 전극과 같은 형상을 가지는 절연층과,
    상기 반도체층과 전기적으로 접속되는 소스 드레인 배선과 화소 전극과,
    상기 소스 드레인 배선 보다 하층에 있고 상기 게이트 전극과 게이트 절연막 위를 덮는 층간 절연막을 가지고,
    상기 축적 용량 소자는,
    상기 게이트 전극과 동일 레이어층의 도전막으로 이루어지는 제1용량전극과,
    상기 제1용량전극 위에 있고 상기 제1용량전극과 같은 형상을 가지는 유전체층과,
    상기 유전체층 위에 있고, 상기 유전체층을 통해 상기 제1용량전극과 대향하는 제2용량전극으로 이루어지고,
    상기 제2용량전극은, 상기 소스 드레인 배선, 상기 화소 전극과는 다른 레이어로 형성되어 있고, 상기 축적 용량 소자는, 상기 게이트 전극과 함께, 상기 게이트 절연막과 상기 층간 절연막 사이에 형성되어 있는 것을 특징으로 하는 TFT기판.
  3. 제 1항에 있어서,
    상기 제1용량전극과 상기 유전체층이 동일 형상을 가지는 것을 특징으로 하는 TFT기판.
  4. 제 3항에 있어서,
    상기 소스 드레인 배선과 상기 층간 절연막을 덮도록 형성되어 있는 절연막과,
    상기 절연막 위에 형성되어 있는 상기 화소 전극과 접속 전극과,
    상기 절연막과 상기 층간 절연막과 상기 게이트 절연막에 개구되어 상기 반도체층에 달하는 복수의 제1의 콘택홀과,
    상기 절연막과 상기 층간절연막에 개구되어 상기 제2용량전극에 달하는 제2의 콘택홀과,
    상기 층간 절연막에 개구되어 상기 소스 드레인 배선에 이르는 제3의 콘택홀을 더 구비하고,
    상기 소스 드레인 배선과 상기 반도체층은, 상기 제1의 콘택홀의 한쪽 및 상기 제3의 콘택홀을 통해 상기 접속 전극에 의해 전기적으로 접속되어 있고,
    상기 제2용량전극과 상기 반도체층은, 상기 제1의 콘택홀의 다른 쪽 및 상기 제2의 콘택홀을 통해 상기 화소 전극에 의해 전기적으로 접속되어 있는 것을 특징으로 하는 TFT기판.
  5. 박막트랜지스터와 축적 용량 소자를 구비한 TFT기판을 가지는 표시장치에 있어서,
    상기 박막트랜지스터는,
    반도체층과, 상기 반도체층과 막두께 방향에 대향하는 게이트 전극과,
    상기 반도체층과 상기 게이트 전극에 끼워져서 배치되는 게이트 절연막과,
    상기 반도체층과 전기적으로 접속되는 소스 드레인 배선과 화소 전극과,
    상기 소스 드레인 배선 보다 하층에 있고 상기 게이트 전극과 게이트 절연막 위를 덮는 층간 절연막을 가지고,
    상기 축적 용량 소자는,
    상기 게이트 전극과 동일 레이어층의 도전막으로 이루어지는 제1용량전극과,
    상기 제1용량전극 위에 있는 유전체층과,
    상기 유전체층 위에 있고, 상기 유전체층과 같은 형상을 가지고, 상기 유전체층을 통해 상기 제1용량전극과 대향하는 제2용량전극으로 이루어지고,
    상기 제2용량전극은, 상기 소스 드레인 배선, 상기 화소 전극과는 다른 레이어로 형성되어 있고, 상기 축적 용량 소자는, 상기 게이트 전극과 함께, 상기 게이트 절연막과 상기 층간 절연막 사이에 형성되어 있는 TFT기판을 가지는 것을 특징으로 하는 표시장치.
  6. 제 5항에 있어서,
    상기 게이트 전극보다도 상층에 있고 상기 소스 드레인 배선보다도 하층에 있는 층간 절연막을 더 가지고 있는 TFT기판을 구비한 표시장치로서,
    상기 유전체층은, 상기 층간 절연막과는 다른 레이어로 형성되어 있는 것을 특징으로 하는 표시장치.
  7. 제 6항에 있어서,
    상기 소스 드레인 배선과 상기 층간 절연막을 덮도록 형성되어 있는 절연막과,
    상기 절연막 위에 형성되어 있는 상기 화소 전극 및 접속 전극과,
    상기 절연막과 상기 층간 절연막과 상기 게이트 절연막에 개구되어 상기 반도체층에 달하는 복수의 제1의 콘택홀과,
    상기 절연막과 상기 층간 절연막에 개구되어 상기 제2용량전극에 달하는 제2의 콘택홀과,
    상기 층간 절연막에 개구되어 상기 소스 드레인 배선에 이르는 제3의 콘택홀을 더 구비하고,
    상기 소스 드레인 배선과 상기 반도체층은, 상기 제1의 콘택홀의 한쪽 및 상기 제3의 콘택홀을 통해 상기 접속 전극에 의해 전기적으로 접속되어 있고,
    상기 제2용량전극과 상기 반도체층은, 상기 제1의 콘택홀의 다른 쪽 및 상기 제2의 콘택홀을 통해 상기 화소 전극에 의해 전기적으로 접속되어 있는 것을 특징으로 하는 표시장치.
  8. 실리콘으로 이루어지는 반도체층을 형성하는 공정과,
    상기 반도체층과 접하도록 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 위에, 제1메탈층과, 절연층과, 제2메탈층을 적층하여 다층막으로서 형성하는 공정과,
    상기 다층막을 패터닝 한 후에, 제2용량전극 이외에 노출하고 있는 상기 제2메탈층을 에칭 제거함으로써 제1용량전극, 유전체층, 제2용량전극, 게이트 전극을 형성하는 공정과,
    상기 게이트 전극과, 상기 게이트 절연막과, 상기 제2용량전극을 덮도록 층간 절연막을 형성하는 공정과,
    상기 층간 절연막을 형성한후, 상기 반도체층과 전기적으로 접속되는 소스 드레인 배선과 화소 전극을 형성하는 공정을 포함하고,
    상기 제2용량전극은, 상기 소스 드레인 배선, 상기 화소 전극과는 다른 레이어로 형성되어 있는 것을 특징으로 하는 TFT기판의 제조 방법.
  9. 제 8항에 있어서,
    상기 층간 절연막 위에 제3메탈층을 형성 후에 패터닝하여 상기 소스 드레인 배선을 형성하는 공정과,
    상기 소스 드레인 배선과 상기 층간 절연막을 덮도록 하여 절연막을 형성하는 공정과,
    상기 반도체층에 도달하는 제1의 콘택홀을 상기 절연막과 상기 층간 절연막과 상기 게이트 절연막에 개구하고,
    상기 제2용량전극에 도달하는 제2의 콘택홀을 상기 절연막과 상기 층간 절연막에 개구하고,
    상기 소스 드레인 배선에 도달하는 제3의 콘택홀을 상기 절연막에 개구하는 공정과,
    상기 절연막 위에 투명도전막을 성막하는 공정과,
    상기 투명도전막을 패터닝 하고, 상기 제1의 콘택홀의 한쪽과 상기 제3의 콘택홀을 덮도록 하여 접속 전극을 형성하는 공정을 포함하고,
    상기 화소 전극이, 상기 접속 전극을 형성하는 공정과 동시에, 상기 제2의 콘택홀과 상기 제1의 콘택홀의 다른 쪽을 덮도록 하여 형성되는 것을 특징으로 하는 TFT기판의 제조 방법.
  10. 제 9항에 있어서,
    상기 다층막을 패터닝 한 후에, 상기 제2용량전극 이외에 노출하고 있는 상기 제2메탈층을 에칭 제거함으로써 제1용량전극, 유전체층, 제2용량전극, 게이트 전극을 형성하는 공정은,
    상기 게이트 전극과 상기 제1용량전극에 대응하는 영역에 레지스트 마스크가 남도록, 상기 제2용량전극에 해당하는 영역에 있어서의 상기 레지스트 마스크의 두께가 그 밖의 영역에 있어서의 상기 레지스트 마스크의 두께에 비해 두꺼워지도록 상기 레지스트 마스크를 가공하는 공정과,
    상기 레지스트 마스크를 가공 후에, 상기 레지스트 마스크에 피복되지 않는 영역에 있어서의 상기 다층막을 에칭 제거하는 공정과,
    상기 레지스트 마스크를 일정하게 얇게 하고, 상기 제2용량전극이 되는 영역만 상기 레지스트 마스크가 남도록 하는 공정과,
    그 후에 노출하고 있는 상기 제2금속층을 에칭 제거하는 공정을 포함하는 것을 특징으로 하는 TFT기판의 제조 방법.
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