JP2009054836A - Tft基板及びその製造方法 - Google Patents
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Abstract
【解決手段】本発明にかかるTFT基板100は、ソース領域4a及びドレイン領域4bを有する半導体膜4と、ソース領域4aに電気的に接続され、透明導電膜21によってソース領域4a上に形成されるソース電極11と、ドレイン領域4bに電気的に接続され、透明導電膜21によってドレイン領域4b上に形成されるドレイン電極12と、ドレイン電極12から延在し、半導体膜4からはみ出すように形成される画素電極13と、ソース電極11に電気的に接続され、ソース電極11上において、ソース電極11からはみ出さないように、上部導電膜22によって形成された配線14とを有するものである。
【選択図】図2
Description
液晶表示装置に備えられるTFT基板100の要部の構成について図2を用いて説明する。図2は、本実施の形態にかかるTFT基板100の要部の構成を示す断面図である。具体的には、図2は、図1に示されたTFT基板100のTFT108及び画素電極の構成を示す断面図である。ここでは、TFT108の一例として、低温p−Si TFT(LTPS−TFT)について説明する。LTPS−TFTは、例えば相補型MOS(C/MOS)構造で、トップゲート型となっている。なお、以下で参照する図においては、C/MOS構造を構成する2つのTFTのうち、一方のTFTのみを示す。
実施の形態1では、ソース電極11及びソース配線111に相当する領域は、透明導電膜21と上部導電膜22との積層構造としたが、本実施の形態では、上部導電膜22上にさらに絶縁膜を形成する。なお、それ以外の構成、製造方法等は実施の形態1と同様なので、説明を省略する。ここで、本実施の形態にかかるTFT基板100の要部の構成について図8を用いて説明する。図8は、TFT基板100の要部の構成を示す断面図である。
実施の形態1では、ソース電極11及びソース配線111に相当する領域は透明導電膜21と上部導電膜22との積層構造とし、ドレイン電極12及び画素電極13に相当する領域では透明導電膜21のみとした。これに対して、本実施の形態では、ドレイン電極12及び画素電極13に相当する領域も、透明導電膜21と上部導電膜22との積層構造とする。すなわち、ソース電極11の上のみでなく、ドレイン電極12や画素電極13の上にも上部導電膜22からなる上部電極31を形成する。なお、それ以外の構成、製造方法等は実施の形態1と同様なので、説明を省略する。ここで、本実施の形態にかかるTFT基板100の要部の構成について図9を用いて説明する。図9は、TFT基板100の要部の構成を示す断面図である。
4b ドレイン領域、4c チャネル領域、5 下部導電膜、6 ゲート絶縁膜、
7 ゲート電極、8 層間絶縁膜、9 コンタクトホール、10 コンタクトホール、
11 ソース電極、12 ドレイン電極、13 画素電極、14 配線、
20 フォトレジスト、21 透明導電膜、22 上部導電膜、
30 絶縁膜、31 上部電極、
100 TFT基板、101 表示領域、102 額縁領域、
103 走査信号駆動回路、104 表示信号駆動回路、105 画素、
106 外部配線、107 外部配線、108 TFT、109 保持容量、
110 ゲート配線、111 ソース配線
Claims (13)
- ソース領域及びドレイン領域を有する半導体膜と、
前記ソース領域に電気的に接続され、透明導電膜によって前記ソース領域上に形成されるソース電極と、
前記ドレイン領域に電気的に接続され、前記透明導電膜によって前記ドレイン領域上に形成されるドレイン電極と、
前記ドレイン電極から延在し、前記半導体膜からはみ出すように形成される延在電極と、
前記ソース電極に電気的に接続され、前記ソース電極上において、前記ソース電極からはみ出さないように、上部導電膜によって形成された配線とを有するTFT基板。 - 前記配線上に形成される絶縁膜をさらに有する請求項1に記載のTFT基板。
- 前記絶縁膜は、SiN膜又はSiOX膜からなる請求項2に記載のTFT基板。
- 前記ドレイン電極又は/及び前記延在電極上に、前記上部導電膜によって形成された上部電極をさらに有する請求項1乃至3のいずれか1項に記載のTFT基板。
- 前記延在電極、又は前記延在電極と前記上部電極との積層体が画素電極として機能する請求項1乃至4のいずれか1項に記載のTFT基板。
- 前記配線が表示信号を伝送する配線として機能する請求項1乃至5のいずれか1項に記載のTFT基板。
- 前記透明導電膜は、ITO、IZO、ITZO、InO、ITSO、又はSnOからなる請求項1乃至6のいずれか1項に記載のTFT基板。
- 前記上部導電膜は、Cr、Mo、W、Ta、Alやこれらを主成分とする合金膜もしくはこれら積層膜からなる請求項1乃至7のいずれか1項に記載のTFT基板。
- ソース領域及びドレイン領域を有する半導体膜を形成する工程と、
前記半導体膜上に透明導電膜を成膜する工程と、
前記透明導電膜上に上部導電膜を成膜する工程と、
前記上部導電膜をパターニングすることにより、前記透明導電膜上に配線を形成する工程と、
前記透明導電膜をパターニングすることにより、前記ソース領域に電気的に接続するソース電極、前記ドレイン領域に電気的に接続するドレイン電極、及び前記ドレイン電極から延在する延在電極を形成する工程とを有するTFT基板の製造方法。 - 前記上部導電膜を成膜する工程後に、1回の写真製版工程によって膜厚差を有するフォトレジストを前記上部導電膜上に形成する工程を有し、
前記配線を形成する工程と、前記ソース電極、前記ドレイン電極、及び前記延在電極を形成する工程では、前記フォトレジスト上からエッチングすることにより、前記上部導電膜及び前記透明導電膜をパターニングし、
前記ソース電極、前記ドレイン電極、及び前記延在電極を形成する工程後に、膜厚の薄い部分の前記フォトレジストを除去する工程と、
膜厚の薄い部分が除去された前記フォトレジストを介して、前記上部導電膜をエッチング除去する工程を有する請求項9に記載のTFT基板の製造方法。 - 前記半導体膜を形成する工程前に、前記半導体膜を成膜する工程と、
前記半導体膜上に下部導電膜を成膜する工程と、
1回の写真製版工程によって膜厚差を有するフォトレジストを前記下部導電膜上に形成する工程と、
前記フォトレジストを介してエッチングすることにより、前記下部導電膜及び前記半導体膜をパターニングする工程と、
膜厚の薄い部分の前記フォトレジストを除去する工程と、
膜厚の薄い部分が除去された前記フォトレジストを介して、前記下部導電膜をエッチング除去する工程とを有する請求項9又は10に記載のTFT基板の製造方法。 - 前記下部導電膜はCr、Mo、W、Taやこれらを主成分とする合金膜からなる請求項11に記載のTFT基板の製造方法。
- 前記下部導電膜の膜厚は、25nm以下である請求項11又は12に記載のTFT基板の製造方法。
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