KR20090023107A - Ｔｆｔ 기판 및 그 제조 방법 - Google Patents
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Abstract
생산성을 향상시킬 수 있는 TFT 기판 및 그 제조 방법을 제공하는 것. 본 발명에 따른 TFT 기판(100)은, 소스 영역(4a) 및 드레인 영역(4b)을 가지는 반도체막(4)과, 소스 영역(4a)에 전기적으로 접속되고, 투명도전막(21)에 의해 소스 영역(4a) 위에 형성되는 소스 전극(11)과, 드레인 영역(4b)에 전기적으로 접속되고, 투명도전막(21)에 의해 드레인 영역(4b) 위에 형성되는 드레인 전극(12)과, 드레인 전극(12)로부터 연장하고, 반도체막(4)으로부터 비어져 나오도록 형성되는 화소 전극(13)과, 소스 전극(11)에 전기적으로 접속되고, 소스 전극(11) 위에 있어서, 소스 전극(11)로부터 비어져 나오지 않도록, 상부 도전막(22)에 의해 형성된 배선(14)을 가지는 것이다.
TFT 기판, 소스 영역, 드레인 영역, 반도체, 전극, 배선
Description
본 발명은 TFT 기판 및 그 제조 방법에 관한 것으로서, 예를 들면 액티브 매트릭스(active matrix)형 표시장치 등의 TFT 기판 및 그 제조 방법에 관한 것이다.
액티브 매트릭스형 표시장치에는, 화소 영역에 박막 트랜지스터(transistor)(TFT) 등의 스위칭(switching) 소자가 형성된 TFT 기판이 사용된다. 주로 사용되는 TFT로서는, 반도체막을 사용한 MOS 구조를 들 수 있다. 또한 TFT의 종류에는, 역 스태거(staggered)형이나 톱 게이트(top gate)형 등이 있다. 또한, 반도체막으로서 비정질 반도체막을 사용한 TFT나 다결정 반도체막을 사용한 TFT가 있다. 이것들은 표시장치의 용도나 성능에 따라 적절히 선택된다. 중형이나 대형의 패널(panel)에 있어서는, 비정질 반도체막인 비정질 실리콘(silicon)막을 사용한 TFT(a-Si TFT)가 사용된다. 한편, 소형의 패널에 있어서는, 다결정 반도체막인 다결정 실리콘막을 사용한 TFT(p-Si TFT)가 사용된다. p-Si TFT로서는, 예를 들면 저온 p-Si TFT(LTPS-TFT)를 들 수 있다.
이 LTPS-TFT를 표시 영역에 사용함으로써, 각 화소의 스위칭 트랜지스터의 용량이 작아질 뿐만 아니라, 드레인측에 접속하는 저장용량의 면적도 축소할 수 있다. 이에 따라 고해상도이면서 고개구율의 표시장치를 실현할 수 있다. 또한, LTPS-TFT를 표시 영역뿐만 아니라, 표시장치 주변의 회로로서 사용함으로써, IC 및 IC 장착 기판을 삭감할 수 있다. 즉, 표시장치의 주변을 간략화할 수 있어, 프레임 사이즈가 작고 신뢰성이 높은 표시장치를 실현할 수 있다. 이 때문에, 휴대전화용 정도의 소형 패널이면서 QVGA(화소수:240×320)나 VGA(화소수:480×640)의 고해상도 액정표시장치에는, LTPS-TFT가 주도적인 역할을 하고 있다. 이렇게, LTPS-TFT는 a-Si TFT와 비교하여, 성능면에서 큰 우위점이 있고, 이후 더욱 고화질화가 진행될 것으로 예상된다.
LTPS-TFT에서 사용되는 다결정 반도체막의 제조 방법으로서는, 비정질 반도체막을 형성한 후, 레이저광을 조사함으로써 다결정화하는 방법이 알려져 있다. 또한 다결정 반도체막을 제조한 후에 TFT를 제조하는 방법도 알려져 있다(예를 들면 특허문헌 1). 여기에서, 일반적인 TFT의 제조 방법을 설명한다. 우선, 기판 위에 산화 실리콘막 등으로 이루어진 하지막을 형성한다. 하지막 위에, 비정질 실리콘막을 성막한다. 그리고 비정질 실리콘막에 레이저광을 조사함으로써 다결정화하여, 다결정 실리콘막을 형성한다. 그리고 다결정 실리콘막 위에 도전막을 성막하고, 도전막 및 다결정 실리콘막을 패턴(pattern) 형성한다.
다음에 다결정 실리콘막 위에 산화 실리콘막 등으로 이루어진 게이트(gate) 절연막을 성막한다. 게이트 절연막을 사이에 두고 다결정 실리콘막 위에 게이트 전 극을 형성한다. 그 후에 게이트 전극을 마스크(mask)로 삼아서, 게이트 절연막을 통해 다결정 실리콘막에 인(Phosphorus)이나 붕소(Boron) 등의 불순물을 도입함으로써 소스 드레인 영역을 형성한다. 다음에 게이트 전극이나 게이트 절연막을 덮도록 제1 층간 절연막을 성막하고, 소스 드레인 영역에 도달하는 콘택홀(contact hole)을 제1 층간 절연막 및 게이트 절연막에 형성한다. 제1 층간 절연막 위에 금속막을 성막하고, 콘택홀을 통해서 소스 영역에 접속하는 소스 전극과, 콘택홀을 통해서 드레인 영역에 접속하는 드레인 전극을 패턴 형성한다.
그 후에 소스 드레인 전극을 덮도록 제2 층간 절연막을 성막한 후, 드레인 전극에 도달하는 콘택홀을 제2 층간 절연막에 형성한다. 그리고 드레인 전극에 접속되도록 화소 전극을 형성함으로써, 액티브 매트릭스형 표시장치의 TFT 기판이 형성된다.
[특허문헌 1] 일본국 공개특허공보 특개 평11-261076호
LTPS-TFT는, a-Si TFT와 비교해서 성능면에서 큰 우위점이 있지만, a-Si TFT와 비교해서 제조 공정수가 많다. 즉, LTPS-TFT가 사용되는 TFT 기판은 제조 공정수가 많다. 제조 공정수는, TFT 기판의 생산성에 크게 영향을 주고, 일반적으로 공정수가 많을수록 생산 코스트(cost)가 높아져, 제품 경쟁력이 저하된다. 이 때문에, 공정수를 삭감해서 생산성을 향상시키는 것이 요구된다.
본 발명은 상기와 같은 문제를 해결하기 위한 것으로, 생산성을 향상시킬 수 있는 TFT 기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 TFT 기판은, 소스 영역 및 드레인 영역을 가지는 반도체막과, 상기 소스 영역에 전기적으로 접속되고, 투명도전막에 의해 상기 소스 영역 위에 형성된 소스 전극과, 상기 드레인 영역에 전기적으로 접속되고, 상기 투명도전막에 의해 상기 드레인 영역 위에 형성된 드레인 전극과, 상기 드레인 전극으로부터 연장하고, 상기 반도체막으로부터 비어져 나오도록 형성되는 연장 전극과, 상기 소스 전극에 전기적으로 접속되고, 상기 소스 전극 상에 있어서, 상기 소스 전극으로부터 비어져 나오지 않도록, 상부 도전막에 의해 형성된 배선을 가지는 것이다.
본 발명에 따른 TFT 기판의 제조 방법은, 소스 영역 및 드레인 영역을 가지는 반도체막을 형성하는 공정과, 상기 반도체막 위에 투명도전막을 성막하는 공정과, 상기 투명도전막 위에 상부 도전막을 성막하는 공정과, 상기 상부 도전막을 패 터닝함으로써, 상기 투명도전막 위에 배선을 형성하는 공정과, 상기 투명도전막을 패터닝함으로써, 상기 소스 영역에 전기적으로 접속하는 상기 소스 전극, 상기 드레인 영역에 전기적으로 접속하는 드레인 전극, 및 상기 드레인 전극으로부터 연장하는 연장 전극을 형성하는 공정을 가지는 방법이다.
본 발명에 의하면, 생산성을 향상시킬 수 있는 TFT 기판 및 그 제조 방법을 제공할 수 있다.
처음에, 본 발명에 따른 TFT 기판이 사용되는 액정표시장치에 대해서 도 1을 사용하여 설명한다. 도 1은 TFT 기판의 구성을 나타내는 정면도다. TFT 기판은 반도체장치에 사용된다. 여기에서는, 액정표시장치를 예로 설명하지만, 어디까지나 예시적인 것이며, 유기EL표시장치 등의 평면형 표시장치(flat-panel display(flat-panel display)) 등에 사용하는 것도 가능하다. 물론, 표시장치 이외의 반도체장치에 사용하는 것도 가능하다.
액정표시장치는 TFT 기판(100)을 가지고 있다. TFT 기판(100)은, 예를 들면 박막 트랜지스터(TFT)(108)가 어레이 모양으로 배열된 TFT 어레이(array) 기판이다. TFT 기판(100)에는, 표시 영역(101)과 표시 영역(101)을 둘러싸도록 설치된 프레임 영역(102)이 설치된다. 이 표시 영역(101)에는, 복수의 게이트 배선(주사 신호선)(110), 복수의 저장용량배선(도시 생략), 및 복수의 소스 배선(표시 신호선)(111)이 형성되어 있다. 복수의 게이트 배선(110) 및 복수의 저장용량배선(축적 용량배선)은 평행하게 설치된다. 저장용량배선은, 인접하는 게이트 배선(110) 사이에 각각 설치된다. 즉, 게이트 배선(110)과 저장용량배선은, 교대로 배치되어 있다. 그리고 복수의 소스 배선(111)은 평행하게 설치된다. 게이트 배선(110) 및 저장용량배선과, 소스 배선(111)은, 서로 교차하도록 형성되어 있다. 게이트 배선(110) 및 저장용량배선과, 소스 배선(111)은 직교하고 있다. 그리고 인접하는 게이트 배선(110)과 소스 배선(111)으로 둘러싸인 영역이 화소(105)가 된다. 즉, 저장용량배선은 화소(105)를 횡단하도록 형성되어 있다. TFT 기판(100)에서는, 화소(105)가 매트릭스 모양으로 배열된다.
또한, TFT 기판(100)의 프레임 영역(102)에는, 주사 신호 구동회로(103)와 표시 신호 구동회로(104)가 설치된다. 게이트 배선(110)은 표시 영역(101)으로부터 프레임 영역(102)까지 연장하여 설치되어 있다. 그리고 게이트 배선(110)은 TFT 기판(100)의 단부에서, 주사 신호 구동회로(103)에 접속된다. 소스 배선(111)도 마찬가지로 표시 영역(101)으로부터 프레임 영역(102)까지 연장하여 설치되어 있다. 그리고 소스 배선(111)은 TFT 기판(100)의 단부에서, 표시 신호 구동회로(104)와 접속된다. 주사 신호 구동회로(103)의 근방에는, 외부배선(106)이 접속되어 있다. 또한 표시 신호 구동회로(104)의 근방에는, 외부배선(107)이 접속되어 있다. 외부배선(106, 107)은, 예를 들면 FPC(Flexible Printed Circuit) 등의 배선 기판이다.
외부배선(106, 107)을 통해 주사 신호 구동회로(103), 및 표시 신호 구동회로(104)에 외부로부터의 각종 신호가 공급된다. 주사 신호 구동회로(103)는 외부로부터의 제어신호에 의거하여 게이트 신호(주사 신호)를 게이트 배선(110)에 공급한 다. 이 게이트 신호에 의해, 게이트 배선(110)이 순차 선택되어 간다. 표시 신호 구동회로(104)는 외부로부터의 제어신호나, 표시 데이터(data)에 의거하여 표시 신호를 소스 배선(111)에 공급한다. 이에 따라 표시 데이터에 따른 표시 전압을 각 화소(105)에 공급할 수 있다. 이 때 주사 신호 구동회로(103)와 표시 신호 구동회로(104)는, TFT 기판(100) 위에 배치되는 구성에 한정되는 것이 아니다. 예를 들면 TCP(Tape Carrier Package)에 의해 구동회로를 접속해도 좋다.
화소(105) 내에는, 적어도 1개의 TFT(108)와, 저장용량(109)이 형성되어 있다. 그리고 화소(105) 내에 있어서, TFT(108)와 저장용량(109)은 직렬로 접속되어 있다. TFT(108)는 소스 배선(111)과 게이트 배선(110)의 교차점 근방에 배치된다. 예를 들면 TFT(108)가 화소 전극에 표시 전압을 공급한다. 스위칭소자인 TFT(108)의 게이트 전극은 게이트 배선(110)에 접속되어, 게이트 단자로부터 입력되는 게이트 신호에 의해 TFT(108)의 ON과 OFF를 제어하고 있다. TFT(108)의 소스 전극은 소스 배선(111)에 접속되어 있다. 게이트 전극에 전압이 인가되어, TFT(108)가 ON 되면, 소스 배선(111)으로부터 전류가 흐르게 된다. 이에 따라 소스 배선(111)으로부터, TFT(108)의 드레인 전극에 접속된 화소 전극에 표시 전압이 인가된다. 그리고 화소 전극과 대향전극의 사이에, 표시 전압에 따른 전계가 발생한다.
한편, 저장용량(109)은, TFT(108)뿐만 아니라, 저장용량배선을 통해 대향전극과도 전기적으로 접속되어 있다. 따라서 저장용량(109)은 화소 전극과 대향전극의 사이의 용량과 병렬 접속되어 있는 것이 된다. 저장용량(109)은 대향 배치되는 전극 간에 유도체 절연막을 형성해서 구성된다. 그리고 저장용량(109)에 의해 화소 전극에 인가되는 전압을 일정 시간 유지할 수 있다. TFT 기판(100)의 표면에는, 배향막(도시 생략)이 형성된다. TFT 기판(100)은 이상과 같이 구성된다.
또한, 액정표시장치의 경우, TFT 기판(100)에는, 대향기판이 대향해서 배치되어 있다. 대향기판은, 예를 들면 컬러필터(color filter) 기판이며, 시인측에 배치된다. 대향기판에는, 컬러필터, 블랙 매트릭스(black matrix)(BM), 대향전극, 및 배향막 등이 형성되어 있다. 이 때 예를 들면, IPS방식의 액정표시장치의 경우, 대향전극은, TFT 기판(100)측에 배치된다. 그리고, TFT 기판(100)과 대향기판의 사이에 액정층이 끼워진다. 즉, TFT 기판(100)과 대향기판의 사이에는 액정이 주입되어 있다. 또한, TFT 기판(100)과 대향기판의 외측의 면에는, 편광판, 및 위상차판 등이 설치된다. 또한 액정표시패널의 시인측의 반대측에는, 백라이트 유닛(backlight unit) 등이 설치된다.
화소 전극과 대향전극의 사이의 전계에 의해 액정이 구동된다. 즉, 기판 간의 액정의 배향 방향이 변화한다. 이에 따라 액정층을 통과하는 빛의 편광 상태가 변화한다. 즉, 편광판을 통과해서 직선 편광이 된 빛은 액정층에 의해, 편광 상태가 변화된다. 구체적으로는, 백라이트 유닛으로부터의 빛 및 외부에서 입사한 외광은, 편광판에 의해 직선 편광이 된다. 그리고, 이 직선 편광이 액정층을 통과함으로써, 편광 상태가 변화된다.
따라서, 편광 상태에 따라서, 대향기판 측의 편광판을 통과하는 광량이 변화된다. 즉, 백라이트 유닛으로부터 액정표시패널을 투과하는 투과광 중, 시인측의 편광판을 통과하는 빛의 광량이 변화된다. 액정의 배향 방향은, 인가되는 표시 전 압에 의해 변화된다. 따라서, 표시 전압을 제어함으로써, 시인측의 편광판을 통과하는 광량을 변화시킬 수 있다. 즉, 화소마다 표시 전압을 변화시킴으로써, 원하는 화상을 표시할 수 있다. 이 때 이들 일련의 동작으로, 저장용량(109)에 있어서는 화소 전극과 대향전극의 사이의 전계와 병렬로 전계를 형성시킴으로써, 표시 전압의 유지에 기여한다.
실시예 1
액정표시장치에 구비되는 TFT 기판(100)의 주요부의 구성에 대해서 도 2를 사용하여 설명한다. 도 2는 본 실시예에 따른 TFT 기판(100)의 주요부의 구성을 나타내는 단면도다. 구체적으로는, 도 2는 도 1에 나타낸 TFT 기판(100)의 TFT(108) 및 화소 전극의 구성을 나타내는 단면도다. 여기에서는, TFT(108)의 일례로서, 저온 p-Si TFT(LTPS-TFT)에 관하여 설명한다. LTPS-TFT는, 예를 들면 상보형 MOS(C/MOS) 구조로, 톱 게이트형으로 되어 있다. 이 때 이하에 참조하는 도면에 있어서는, C/MOS 구조를 구성하는 2개의 TFT 중, 한쪽의 TFT만을 나타낸다.
유리 기판 등의 절연성 기판(1) 위에, 투과성 무기절연막인 실리콘 질화막(SiN막)(2), 실리콘 산화막(SiO2막)(3)이 순차 형성된다. 이것들은, 하지막으로서 형성되어, 예를 들면 유리(glass) 기판으로부터의 Na 등의 가동 이온(ion)이 후술하는 반도체막(4)에 확산하는 것을 방지할 목적으로 설치된다. 즉, 불순물 확산을 차단하는 배리어(barrier)층이다. 절연성 기판(1)으로서는, 유리나 석영기판 등의 투명절연성 기판을 사용할 수 있다. 그리고 SiO2막(3) 위에는, 섬 형상의 반도체 막(4)이 형성된다. 반도체막(4)으로서는, 다결정 실리콘(p-Si)막을 사용할 수 있다. 반도체막(4)에는, 불순물을 포함한 도전성 영역이 있는데, 이것이 소스 영역(4a), 드레인 영역(4b)이다. 소스 드레인 영역은, 반도체막(4)의 양단에 형성되고, 소스 드레인 영역에 끼워지는 영역이 채널(channel)영역(4c)이다. 소스 드레인 영역은, 채널 영역(4c)보다 저저항으로 되어 있다.
소스 영역(4a) 상의 일부에는, 하부 도전막(5)이 형성된다. 마찬가지로, 드레인 영역(4b) 상의 일부에도, 하부 도전막(5)이 형성된다. 이 때 하부 도전막(5)은, 반도체막(4)의 패턴으로부터 비어져 나오지 않도록 형성된다. 그리고, 반도체막(4), 하부 도전막(5), 및 SiO2막(3)을 덮도록, 게이트 절연막(6)이 형성된다. 게이트 절연막(6)은, 예를 들면 SiO2막에 의해 형성된다. 그리고 채널 영역(4c)과 대향하여, 게이트 절연막(6) 위에 게이트 전극(7)이 형성된다. 게이트 전극(7)은, 게이트 배선(110)으로부터 반도체막(4)의 상부까지 연장하여 설치되어 있다. 그리고, 게이트 배선(110)을 통해, 게이트 전극(7)에 게이트 신호가 입력되어, TFT(108)의 ON과 OFF를 제어하고 있다.
게이트 전극(7)을 덮도록, 층간 절연막(8)이 형성된다. 하부 도전막(5) 위의 게이트 절연막(6) 및 층간 절연막(8)에는, 콘택홀(9, 10)이 형성된다. 그리고 소스 전극(11) 및 드레인 전극(12)은, 층간 절연막(8) 위에 형성된다. 환언하면, 소스 전극(11)은, 층간 절연막(8) 등을 사이에 두고, 소스 영역(4a) 위에 형성된다. 그리고, 드레인 전극(12)은, 층간 절연막(8) 등을 사이에 두고, 드레인 영역(4b) 위 에 형성된다.
소스 전극(11)은, 콘택홀(9)에 충전되고, 하부 도전막(5)을 개재시켜서 소스 영역(4a)와 전기적으로 접속된다. 즉, 콘택홀(9)을 통해서, 소스 전극(11)과 소스 영역(4a)이 전기적으로 접속된다. 또한 드레인 전극(12)은, 콘택홀(10)에 충전되고, 하부 도전막(5)을 개재시켜서 드레인 영역(4b)과 전기적으로 접속된다. 즉, 콘택홀(10)을 통해서, 드레인 전극(12)과 드레인 영역(4b)이 전기적으로 접속된다. 이렇게, 소스 전극(11) 및 드레인 전극(12)과, 소스 영역(4a) 및 드레인 전극(4b)의 접속부(콘택부)에 하부 도전막(5)이 형성된다. 이에 따라 콘택(contact) 저항이 낮아져, 고속 동작이 가능해 진다.
그리고 드레인 전극(12)으로부터 연장해서 반도체막(4)으로부터 비어져 나오도록, 연장 전극으로서의 화소 전극(13)이 형성된다. 즉, 드레인 전극(12) 및 화소 전극(13)은, 일체로 형성된다. 소스 전극(11), 드레인 전극(12), 및 화소 전극(13)은, ITO, IZO, ITZO, InO, ITSO, SnO 등의 투명도전막에 의해 형성된다. 그리고, 소스 전극(11) 위에는, 상부 도전막으로 형성되는 배선(14)이 형성된다. 이에 따라 소스 전극(11)과 배선(14)이 전기적으로 접속한다. 또한 배선(14)은, 소스 영역(4a) 위에 형성된다. 여기에서는, 배선(14)은, 표시 신호를 전송하는 배선, 즉 소스 배선(111)으로서 기능한다. 즉, 도 1에 나타내는 소스 배선(111)은, 소스 영역(4a) 위에 형성된다. 배선(14)은, 복수의 화소(105)에 배치되는 각각의 TFT(108)에 표시 신호를 전송한다. 환언하면, 배선(14)은, 복수의 화소(105)에 걸쳐서 형성된다. 또한 배선(14)의 단부는, 표시 신호 구동회로(104)에 접속되어 있다.
또한 배선(14)은, 소스 전극(11)의 패턴으로부터 비어져 나오지 않도록 형성된다. 환언하면, 배선(14)은, 소스 전극(11)의 패턴에 내포되도록 형성된다. 여기에서는, 배선(14) 및 소스 전극(11)을 대략 같은 형상으로 한다. 이렇게, 배선(14)의 형성 영역에서는, 투명도전막 및 상부 도전막의 적층 구조로 되어 있다. 배선(14)을 형성하는 상부 도전막으로서는, 예를 들면 배선 저항을 저감시키기 위해서 저저항의 도전 재료를 사용할 수 있다. 구체적으로는, 상부 도전막은, Cr, Mo, W, Ta, Al이나 이것들을 주성분으로 하는 합금막 혹은 이들 적층막으로 이루어진다. 이에 따라 게이트 전극(7)에 전압이 인가되어, TFT(108)가 ON일 때에, 소스 배선(111), 즉 배선(14)으로부터의 전류가 드레인 전극(12)을 통해서 화소 전극(13)에 흐른다. 그리고 화소 전극(13)에 의해, 액정이나 자발광 재료 등의 전기광학재료에 전압이 인가됨으로써 표시가 이루어진다. 본 실시예에 따른 TFT 기판(100)의 TFT(108) 및 화소 전극(13)은, 이상과 같은 구성이다.
이러한 구성의 TFT 기판(100)을 사용함으로써, 종래와 비교하여, 사진제판공정을 적게 할 수 있다. 그리고, 작업 효율성, 수율 등이 개선되어, 생산성이 향상된다. 또한, 생산 비용을 절감할 수 있다. 이렇게, 본 실시예에 의하면, 생산성이 우수한 TFT 기판(100)을 제조할 수 있다. 즉, 본 실시예에 따른 TFT 기판(100)을 사용함으로써, 생산성이 우수한 액정표시장치 등의 반도체장치를 제조할 수 있다.
다음에 상기의 TFT 기판(100)의 제조 방법에 대해서 도 3 및 도 4를 사용하여 설명한다. 도 3 및 도 4는, TFT 기판(100)의 제조 방법을 나타내는 단면도다. 상기와 같이 TFT(108)의 일례로서, 상보형 MOS(C/MOS) 구조이고, 톱 게이트형인 LTPS-TFT에 관하여 설명한다.
우선, 유리 기판이나 석영기판 등의 광 투과성을 가지는 절연성 기판(1) 위에, CVD법을 사용하여, 광 투과성의 무기절연막인 SiN막(2), SiO2막(3)을 순차 성막한다. 이것들은, 후의 공정에서 형성하는 반도체막(4)의 하지막으로서 형성된다. 본 실시예에서는, 절연성 기판(1)으로서의 유리 기판 위에, SiN막(2)을 40∼60nm의 막 두께로 성막한다. 그리고 SiN막(2) 위에 SiO2막(3)을 180∼220nm의 막 두께로 성막한다. 이렇게, 하지막을 SiN막(2), SiO2막(3)의 2층 구조로 한다. 하지막은, 유리 기판으로부터의 Na 등의 가동 이온이 반도체막에 확산하는 것을 방지할 목적으로 설치한 것이며, 상기 막 구성, 막 두께에 한정되는 것이 아니다.
다음에 하지막 위에 비정질 반도체막을 CVD법에 의해 성막한다. 구체적으로는, SiO2막(3) 위에 비정질 반도체막을 CVD법에 의해 성막한다. 본 실시예에서는, 비정질 반도체막으로서 비정질 실리콘(a-Si)막을 사용하고, 30∼100nm, 바람직하게는 60∼80nm의 막 두께로 성막한다. 이들 하지막 및 비정질 반도체막은, 동일 장치 혹은 동일 챔버(cbamtler) 내에서 연속적으로 성막하는 것이 바람직하다. 이에 따라 대기분위기 중에 존재하는 붕소 등의 오염물질이 각 막의 계면에 들어오는 것을 억제할 수 있다. 이 때 비정질 반도체막의 성막 후에, 고온중에서 어닐(anneal)을 행하는 것이 바람직하다. 이것은, CVD법에 의해 성막된 비정질 반도체막의 막 중에, 다량으로 함유된 수소를 저감하기 위해서 행한다. 본 실시예에서는, 질소분위기의 저진공 상태에서 유지한 챔버 내를 480℃ 정도로 가열하고, 비정질 반도체막 을 성막한 기판을 45분간 유지한다. 이러한 처리를 행해 두는 것에 의해, 비정질 반도체를 결정화할 때에, 온도가 상승해도 수소의 급격한 탈리가 발생하지 않는다. 그리고, 비정질 반도체막 표면의 거칠기를 억제할 수 있다.
다음에 비정질 반도체막 표면에 형성된 자연 산화막을 불산(hydrogen fluoride) 등으로 에칭 제거한다. 그리고 비정질 반도체막에 대하여 질소 등의 가스(gas)를 뿜어내면서, 비정질 반도체막 상에서 레이저광을 조사한다. 레이저광은, 소정의 광학계를 통과시켜서 선상의 빔(beam) 형상으로 변환된 후, 비정질 반도체막에 조사된다. 이에 따라 비정질 반도체막이 다결정 반도체막으로 변환된다. 즉, 하지막 위에 반도체막(4)으로서의 다결정 반도체막이 성막된 상태가 된다. 본 실시예에서는, 비정질 반도체막으로서 a-Si막을 사용하고 있으므로, 다결정 실리콘(p-Si)막으로 변환된다. 즉, 반도체막(4)으로서 다결정 실리콘(p-Si)막이 형성된다. 본 실시예에서는, 레이저광으로서 YAG레이저의 제2 고조파(발진 파장:532nm)를 사용했지만, YAG 레이저의 제2 고조파 대신에 엑시머 레이저(excimer laser)을 사용할 수도 있다. 여기에서, 질소를 뿜어내면서 비정질 반도체막에 레이저광을 조사함으로써, 결정립계 부분에 발생하는 융기 높이를 억제할 수 있다. 이에 따라 다결정화 후의 표면 요철이 저감하고, 반도체막(4)의 표면 거칠기가 충분히 작아진다. 본 실시예에서는, 반도체막(4)의 결정 표면의 평균 거칠기를 3nm 이하로 한다.
다음에 반도체막(4) 위에, 소스 드레인 영역과 소스 드레인 전극과의 접속부를 형성하기 위해서, 하부 도전막(5)을 성막한다. 하부 도전막(5)은, Cr, Mo, W, Ta나 이것들을 주성분으로 하는 합금막이면 된다. 본 실시예에서는, Mo 합금막을 약 20nm의 막 두께로 DC 마그네트론(magnetron)을 사용한 스퍼터링(sputtering)법에 의해 성막한다. 여기에서, 하부 도전막(5)의 막 두께를 20nm로 했지만, 25nm 이하면 된다. 하부 도전막(5)의 막 두께를 25nm 이하로 함으로써, 이 후에 행하는 불순물 이온 도핑(ion doping) 시에, 하부 도전막(5)의 하층의 반도체막(4)에까지 불순물 이온이 도달한다. 이 때문에, 하부 도전막(5)과 반도체막(4)과의 양호한 오믹(ohmic)성 콘택을 얻을 수 있는 효과를 나타낸다. 이상의 공정에 의해, 도 3a에 나타내는 구성이 된다.
그리고 성막된 하부 도전막(5) 위에 감광성 수지인 포토레지스트를 스핀 코트(spin coating)에 의해 도포하고, 도포한 포토레지스트를 마스크(mask) 위에서 노광·감광하고, 현상하는 공지의 사진제판공정을 행한다. 이에 따라 원하는 형상으로 포토레지스트가 패터닝 된다. 이 포토레지스트 패턴 위에서 하부 도전막(5)을 에칭하여, 하부 도전막(5)을 원하는 형상으로 패턴 형성한다. 이에 따라 후의 공정에서 형성되는 반도체막(4)의 소스 드레인 영역 위에, 하부 도전막(5)이 각각 형성된다. 여기에서는, 초산과 인산을 혼합한 약액을 사용한 웨트(wet) 에칭법에 의해 에칭을 행한다. 이상의 공정에 의해, 도 3b에 나타내는 구성이 된다.
다음에 하부 도전막(5) 하층의 반도체막(4)을 상기의 사진제판공정 및 에칭에 의해 섬 형상으로 패턴 형성한다. 반도체막(4)의 에칭에는, CF4과 02를 혼합한 가스를 사용한 드라이(dry) 에칭법을 사용할 수 있다. 또한 에칭 가스에 02를 혼합하고 있기 때문에, 사진제판공정에 의해 형성한 포토레지스트의 패턴 단부를 후퇴 시키면서 에칭할 수 있다. 따라서, 반도체막(4)은 단부에 테이퍼 형상을 가지는 구조로 할 수 있다. 이상의 공정에 의해, 도 3c에 나타내는 구성이 된다.
또한 상기의 반도체막(4) 및 그 위에 접하는 하부 도전막(5)의 패터닝에는, 공지의 다계조 마스크를 사용할 수 있다. 이에 따라 반도체막(4) 및 하부 도전막(5)을 1회의 사진제판공정으로 형성할 수 있다. 즉, 상기한 바와 같이, 포토레지스트를 2회 형성할 필요가 없고, 1회 형성하면 된다. 다계조 마스크에는, 그레이톤 마스크(graytone mask)와 하프톤 마스크(halftone mask)가 있다. 이러한 다계조 마스크 상에서 포토레지스트를 노광함으로써, 예를 들면 노광 영역, 중간 노광 영역, 미노광 영역의 3단계의 노광 레벨(1evel)을 실현할 수 있고, 하프(half) 노광이 가능해 진다. 그리고 다계조 마스크를 사용함으로써, 막 두께차를 가지는 포토레지스트를 형성할 수 있다.
여기에서, 다계조 마스크를 사용하여, 1회의 사진제판공정에 의해 반도체막(4) 및 하부 도전막(5)을 패터닝하는 방법을 도 5를 사용하여 설명한다. 도 5는 반도체막(4) 및 하부 도전막(5)을 패터닝하는 다른 방법을 나타내는 단면도다. 도 5a는 하부 도전막(5)을 성막한 후의 단면도이며, 도 3a와 동일하다.
우선, 하부 도전막(5) 위에 포토레지스트(20)를 스핀 코트에 의해 도포하고, 도포한 포토레지스트(20)를 다계조 마스크 상에서 노광·감광하고, 현상하는 사진제판공정을 행한다. 그리고 반도체막(4)의 형성 영역 내에서 하부 도전막(5)의 형성 영역 이외의 영역(영역 A라고 한다)에 포토레지스트(20)를 얇게 형성하고, 하부 도전막(5)의 형성 영역(영역 B라고 한다)에 포토레지스트(20)를 두껍게 형성한다. 환언하면, 반도체막(4)의 채널 영역(4c)에 대응하는 영역에서는, 포토레지스트를 얇게 형성하고, 반도체막(4)의 소스 드레인 영역에 대응하는 영역의 일부에서는, 포토레지스트를 두껍게 형성한다. 또한 영역 A 및 영역 B 이외의 영역(영역 C라고 한다)에는, 포토레지스트를 형성하지 않는다. 즉, 반도체막(4)의 형성 영역 이외의 영역에는, 포토레지스트를 형성하지 않는다. 이에 따라 하부 도전막(5) 위에 막 두께차를 가지는 포토레지스트가 형성된다.
여기에서의 포토레지스트는, 반도체막(4)의 채널 영역(4c)에 대응하는 영역, 및 소스 드레인 영역과 소스 드레인 전극이 접속하는 영역에 대응하는 영역의 포토레지스트를 포함한다. 또한 상기의 반도체막(4)이나 하부 도전막(5)의 형성 영역은, 이것들이 도 5a에 나타난 바와 같이 성막된 영역이 아니고, 후의 공정에서 패턴 형성되는 영역이다. 이 때, 영역 A∼C는, 최종적으로 반도체막(4)이나 하부 도전막(5)이 형성되는 영역이라는 의미이며, 가공에 따르는 패턴의 축소 등이 생기는 경우에는, 그것들을 예상한 영역이 필요한 것은 말할 필요도 없다. 포토레지스트(20)도 마찬가지다.
여기에서는, 포토레지스트(20)로서 포지티브(positive)형 레지스트를 사용한다. 포지티브형 레지스트는, 광가용화(분해)하기 때문에, 노광량이 많을수록, 현상 후에 잔존하는 포지티브형 레지스트의 막 두께가 얇아진다. 따라서, 영역 A에의 노광량(조사 광량)이, 영역 B에의 노광량보다 많고, 영역 C에의 노광보다 적도록, 다계조 마스크에 의해 노광한다. 이렇게, 노광 부위마다 노광량이 조정되도록, 투과 광량이 적어도 2단계에서 다른 영역을 가지는 다계조 마스크를 사용해서 노광을 행 한다. 이러한 다계조 마스크를 사용함으로써, 노광 횟수를 1회로 행할 수 있다.
본 실시예에서는, 상기한 바와 같이, 노광 횟수를 1회로 해서, 포지티브형 레지스트를 패턴 형성했지만 이것에 한정되지 않는다. 예를 들면 영역 A에 약한 광량으로 조사를 행하는 노광 공정과, 영역 C에 강한 광량으로 조사를 행하는 노광 공정으로 나누어도 좋다. 이 경우, 노광 공정이 2회 필요하지만, 투과 광량이 적어도 2단계에서 다른 다계조 마스크는 필요로 하지 않아서, 일반적인 포토마스크를 사용할 수 있다. 또한 본 실시예에서는, 포지티브형 레지스트를 사용했지만, 네거티브(negative)형 레지스트를 사용해도 된다. 이 경우, 노광시의 노광량의 대소 관계는 반대가 된다. 이상의 공정에 의해, 도 5b에 나타내는 구성이 된다.
그리고 도 5b에 나타내는 포토레지스트(20)를 마스크로 삼아서, 하부 도전막(5)을 에칭한 후에, 반도체막(4)을 에칭해서 하부 도전막(5) 및 반도체막(4)을 섬 형상으로 패터닝 한다. 이에 따라 영역 C의 하부 도전막(5) 및 반도체막(4)이 제거되어, 영역 A 및 영역 B에 하부 도전막(5) 및 반도체막(4)이 형성된다. 본 실시예에서는, 하부 도전막(5)으로서 Mo 합금막을 사용했기 때문에, CF4과 02의 혼합 가스를 사용한 드라이 에칭을 행한다. 또한 에칭 가스에 02를 혼합하고 있기 때문에, 사진제판공정에 의해 형성한 포토레지스트(20)의 패턴 단부를 후퇴시키면서 에칭할 수 있다. 따라서, 반도체막(4) 및 하부 도전막(5)은 단부에 테이퍼(taper) 형상을 가지는 구조로 할 수 있다. 이상의 공정에 의해, 도 5c에 나타내는 구성이 된다.
다음에 포토레지스트 막 두께를 미리 두껍게 형성한 부분, 즉 영역 B에만 포토레지스트(20)가 잔존할 때까지 포토레지스트(20)의 막 두께를 감한다. 구체적으로는, 애싱(ashing) 처리에 의해, 포토레지스트 막 두께를 미리 얇게 형성한 부분, 즉 영역 A의 포토레지스트(20)를 제거하고, 하부 도전막(5)을 노출한다. 그리고, 영역 B의 포토레지스트(20)만을 잔존시킨다. 본 실시예에서는, 02가스를 사용한 애싱 처리에 의해, 포토레지스트(20)의 막 두께를 동일하게 감소시킨다. 이 때 애싱 시간은 미리 정해 두어도 좋고, 하부 도전막(5)이 애싱시의 플라즈마(plasma)에 노출되었을 때에 나타나는 발광 현상을 모니터(monitor)해서 정해도 좋다. 이상의 공정에 의해, 도 5d에 나타내는 구성이 된다. 또한, 여기에서는 하부 도전막(5)과 반도체막(4)을 에칭한 후에, 포토레지스트(20)의 막 두께를 감했지만, 이 2개의 공정을 동시에 행해도 된다. 즉, 에칭되는 막의 막 두께나 에칭 속도의 비율을 고려한 에칭에 의해, 도 5b에 나타내는 상태로부터 갑자기 도 5d에 나타내는 상태로 이행해도 좋다.
그리고 남긴 포토레지스트(20)를 마스크로 삼아서, 포토레지스트(20) 위에서 다시 하부 도전막(5)을 에칭한다. 이에 따라 영역 A의 불필요한 하부 도전막(5)이 제거되어, 영역 B에만 하부 도전막(5)이 형성된다. 여기에서, 하부 도전막(5)의 하층의 반도체막(4)을 에칭하지 않는 선택성을 가진 에칭이 바람직하지만, 하부 도전막(5)과 반도체막(4)의 계면에 생기는 반응층도 에칭 제거해도 좋다. 본 실시예에 있어서는, 하부 도전막(5)으로서 Mo 합금막을 사용했으므로 인산과 초산을 혼합한 약액을 사용한 습식 에칭에 의해 하부 도전막(5)을 에칭 제거한다. 이상의 공정에 의해, 도 5e에 나타내는 구성이 된다.
그리고 남은 포토레지스트(20)를 제거하여, 도 3c에 나타낸 바와 같은 구성이 된다. 이렇게, 1회의 사진제판공정에 의해 도 3c에 나타낸 바와 같은 구성, 즉 하부 도전막(5)의 패턴이 반도체막(4)의 패턴 내에 있어서 원하는 위치에 배치되는 구성을 얻을 수 있다. 바꾸어 말하면, 하부 도전막(5)의 형성 영역은 반도체막(4)의 형성 영역의 내부에 있다. 또한 이러한 구성을 취하는 것에 의해, 제조 방법에 있어서도, 하부 도전막(5)과 반도체막(4)을 각각 패터닝하는 것보다 사진제판공정을 1회 감소시킬 수 있어, 생산성을 향상시킬 수 있다.
그리고 도 3c와 같이, 반도체막(4) 및 하부 도전막(5)을 패터닝한 후, 게이트 절연막(6)을 기판 표면 전체를 덮도록 성막한다. 즉, 반도체막(4) 및 하부 도전막(5) 위에 게이트 절연막(6)을 성막한다. 게이트 절연막(6)으로서는, SiN막, SiO2막 등을 사용할 수 있다. 본 실시예에서는, 게이트 절연막(6)으로서 SiO2막을 사용하고, CVD 법으로 80∼100nm의 막 두께로 성막한다. 또한 반도체막(4)의 표면 거칠기를 3nm 이하로 해서 게이트 전극(7)과 교차하는 패턴의 단부를 테이퍼 형상으로 하고 있다. 이 때문에, 게이트 절연막(6)의 피복성이 높아져, 초기 고장을 대폭 저감할 수 있다.
다음에 게이트 절연막(6) 위에 게이트 전극(7) 및 게이트 배선(110)을 형성하기 위한 도전막을 성막한다. 도전막으로서는, Cr, Mo, W, Ta나 이것들을 주성분 으로 하는 합금막을 사용할 수 있다. 본 실시예에서는, DC 마그네트론을 사용한 스퍼터링법에 의해, Mo를 주성분으로 하는 합금막을 200nm∼400nm의 막 두께로 성막한다. 다음에 성막한 도전막을 공지의 사진제판공정 및 에칭에 의해, 원하는 형상으로 패터닝하여, 게이트 전극(7) 및 게이트 배선(110)을 형성한다. 본 실시예에서는, 도전막의 에칭은, 인산과 초산을 혼합한 약액을 사용한 습식 에칭법에 의해 행한다.
그리고 형성된 게이트 전극(7)을 마스크로 삼아서, 게이트 절연막(6)을 통해 반도체막(4)에 불순물원소를 도입한다. 여기에서 도입하는 불순물원소로서는, 인(P), 붕소(B)를 사용할 수 있다. P를 도입하면 n형의 TFT(108)을 형성할 수 있고, B를 도입하면 p형의 TFT(108)을 형성할 수 있다. 또한 게이트 전극(7)의 가공을 n형 TFT용 게이트 전극과 p형 TFT용 게이트 전극의 2회로 나누어서 행하면, n형과 p형의 TFT를 동일 기판 위에 나누어 제조할 수 있다. 즉, C/MOS 구조를 형성할 수 있다. 여기에서, P나 B의 불순물의 도입에는 이온 도핑법을 사용해서 행한다. 이 이온 도핑법에 있어서는, 절연성 기판(1)의 표면과 수직 방향에서 이온을 조사하는 공지의 방법을 사용해도 되지만, 경사 방향에서 이온을 조사해도 된다.
이와 같이, 불순물이 도입된 반도체막(4)의 영역이 소스 영역(4a) 또는 드레인 영역(4b)이 되고, 소스 드레인 영역에 끼워지는 영역이 채널 영역(4c)이 된다. 즉, 불순물이 도입된 소스 드레인 영역이 형성됨과 동시에, 게이트 전극(7)에 의해 마스크 되어 불순물이 도입되지 않는 채널 영역(4c)도 형성된다. 또한 소스 드레인 영역 위에는, 하부 도전막(5)이 형성되어 있지만, 상기한 바와 같이 하부 도전 막(5)의 막 두께는 25nm 이하로 얇다. 따라서, 하부 도전막(5) 하층의 반도체막(4)에도 불순물이 도입되어, 하부 도전막(5)과 반도체막(4)의 사이에 오믹성 콘택을 얻을 수 있다. 이상의 공정에 의해, 도 3d에 나타내는 구성이 된다.
다음에 층간 절연막(8)을 기판 표면 전체를 덮도록 성막한다. 즉, 게이트 전극(7) 위에 층간 절연막(8)을 성막한다. 본 실시예에서는, 층간 절연막(8)을 SiO2막 및 SiN막의 적층 구조로 한다. 우선, SiO2막을 CVD법에 의해 500∼700nm의 막 두께로 성막한다. 또한, SiO2막 위에, SiN막을 CVD법에 의해 300nm의 막 두께로 성막한다. 그리고 질소분위기 중에서 450℃로 가열한 어닐(anneal)로에 1시간 정도 유지한다. 이것은, 반도체막(4)의 소스 드레인 영역에 도입한 불순물원소를 활성화시키기 위해서 행한다.
그리고 성막한 게이트 절연막(6) 및 층간 절연막(8)을 공지의 사진제판공정, 에칭에 의해 원하는 형상으로 패터닝 한다. 여기에서는, 반도체막(4)의 소스 영역(4a), 드레인 영역(4b) 위의 하부 도전막(5)에 도달하는 콘택홀(9, 10)을 형성한다. 즉, 콘택홀(9, 10)에서는, 게이트 절연막(6) 및 층간 절연막(8)이 제거되어, 반도체막(4)의 소스 드레인 영역 위에 적층한 하부 도전막(5)이 노출된다. 본 실시예에서는, 콘택홀(9, 10)의 에칭은, CHF3, 02과 Ar의 혼합한 가스를 사용한 드라이 에칭법에 의해 행한다. 이상의 공정에 의해, 도 3e에 나타내는 구성이 된다.
그리고 층간 절연막(8) 위에, 소스 드레인 전극과 화소 전극(13)을 형성하기 위한 투명도전막(21), 및 배선(14)을 형성하기 위한 상부 도전막(22)을 순차 성막 한다. 이에 따라 콘택홀(9, 10)에서는, 투명도전막(21)이 매설되어, 투명도전막(21)과 하부 도전막(5)이 접속한다. 투명도전막(21)으로서는, ITO, IZO, ITZO, InO, ITSO, SnO를 사용할 수 있다. 본 실시예에서는, 투명도전막(21)으로서 IZO막을 사용하고, DC 마그네트론을 사용한 스퍼터링법에 의해 약 100nm의 막 두께로 성막한다. 또한 상부 도전막(22)으로서는, Cr, Mo, W, Ta, Al이나 이것들을 주성분으로 하는 합금막 혹은 이것들의 적층막을 사용할 수 있다. 본 실시예에서는, 상부 도전막(22)을 Mo막 및 Al막의 적층 구조로 한다. 우선, Mo막을 DC 마그네트론을 사용한 스퍼터링법에 의해 100nm의 막 두께로 성막한다. 또한, Mo막 위에, Al막을 DC 마그네트론을 사용한 스퍼터링법에 의해 300nm의 막 두께로 성막한다. 이상의 공정에 의해, 도 4f에 나타내는 구성이 된다.
그리고 성막한 상부 도전막(22)을 공지의 사진제판공정, 에칭에 의해 원하는 형상으로 패터닝하여, 배선(14)을 형성한다. 본 실시예에서는, 상부 도전막(22)의 에칭은 초산과 인산을 혼합한 약액을 사용한 습식 에칭법에 의해 행한다. 또한 배선(14)은, 소스 배선(111)의 기능을 가지는 영역에 형성한다. 즉, 배선(14)은, 소스 배선(111)으로서 기능한다. 이상의 공정에 의해, 도 4g에 나타내는 구성이 된다.
다음에 투명도전막(21)을 공지의 사진제판공정, 에칭에 의해 원하는 형상으로 패터닝 한다. 이에 따라 소스 전극(11), 드레인 전극(12), 및 드레인 전극(12)으로부터 연장하는 화소 전극(13)이 형성된다. 본 실시예에서는, 투명도전막(21)의 에칭은 옥살산을 주성분으로 하는 약액을 사용한 습식 에칭법에 의해 행한다. 소스 전극(11)은, 콘택홀(9)에 의해 소스 영역(4a) 위의 하부 도전막(5)에 접속된다. 드레인 전극(12)은, 콘택홀(10)에 의해 드레인 영역(4b) 위의 하부 도전막(5)에 접속된다. 이렇게, 소스 드레인 영역과 투명도전막(21), 상세하게는 투명도전성 산화막이 콘택 하는 부분에는 하부 도전막(5)이 형성되어 있다. 이 때문에, 콘택홀(9, 10)을 통해, 투명도전성 산화막을 접속한 경우에도, 반도체막(4)이 산화될 일은 없다. 이에 따라 양호한 콘택 저항을 얻을 수 있는 효과가 있다. 이상의 공정에 의해, 도 4h에 나타내는 구성이 된다. 이렇게 하여, TFT 기판(100)이 제조된다.
또한 상기의 투명도전막(21) 및 그 위에 접하는 상부 도전막(22)의 패터닝에는, 공지의 다계조 마스크를 사용할 수 있다. 이에 따라 투명도전막(21) 및 상부 도전막(22)를 1회의 사진제판공정으로 패터닝 할 수 있다. 여기에서, 다계조 마스크를 사용하여, 1회의 사진제판공정에 의해 투명도전막(21) 및 상부 도전막(22)를 패터닝 하는 공정을 도 6 및 도 7을 사용하여 설명한다. 도 6 및 도 7은, 투명도전막(21) 및 상부 도전막(22)을 패터닝 하는 다른 방법을 나타내는 단면도다. 도 6a는 상부 도전막(22)을 성막한 후의 단면도이며, 도 4f와 동일하다.
우선, 상부 도전막(22) 위에 포토레지스트(20)를 스핀 코트에 의해 도포하고, 도포한 포토레지스트(20)를 다계조 마스크 상에서 노광·감광하고, 현상하는 사진제판공정을 행한다. 그리고 투명도전막(21)의 형성 영역 내에서 상부 도전막(22)의 형성 영역 이외의 영역(영역 D라고 한다)에 포토레지스트(20)를 얇게 형성하고, 상부 도전막(22)의 형성 영역(영역 E라고 한다)에 포토레지스트(20)를 두껍게 형성한다. 또한 영역 D 및 영역 E 이외의 영역(영역 F라고 한다)에는, 포토레 지스트를 형성하지 않는다. 즉, 투명도전막(21)의 형성 영역 이외의 영역에는, 포토레지스트를 형성하지 않는다. 이에 따라 상부 도전막(22) 위에 막 두께차를 가지는 포토레지스트가 형성된다.
여기에서의 포토레지스트는, 드레인 전극(12)과 화소 전극(13)에 대응하는 영역, 및 배선(14)에 대응하는 영역의 포토레지스트를 포함한다. 또한 상기의 투명도전막(21)이나 상부 도전막(22)의 형성 영역은, 이것들이 도 6a에 나타낸 바와 같이 성막된 영역이 아니고, 후의 공정에서 패턴 형성되는 영역이다. 즉, 투명도전막(21)의 형성 영역은, 소스 전극(11), 드레인 전극(12), 및 화소 전극(13)이 형성되는 영역이다. 그리고, 상부 도전막(22)의 형성 영역은, 배선(14)이 형성되는 영역이다. 이 때 영역 D∼F는, 최종적으로 투명도전막(21)이나 상부 도전막(22)이 형성되는 영역이라는 의미이며, 가공에 따르는 패턴의 축소 등이 발생하는 경우에는, 그것들을 예상한 영역이 필요한 것은 말할 필요도 없다. 포토레지스트(20)도 마찬가지다.
여기에서는, 포토레지스트로서 포지티브형 레지스트를 사용한다. 따라서, 영역 D에의 노광량(조사 광량)이, 영역 E에의 노광량보다 많고, 영역 F에의 노광보다 작아지도록, 다계조 마스크에 의해 노광한다. 이렇게, 노광 부위마다 노광량이 조정되도록, 투과 광량이 적어도 2단계에서 다른 영역을 가지는 다계조 마스크를 사용해서 노광을 행한다. 이러한 다계조 마스크를 사용함으로써, 노광 횟수를 1회로 행할 수 있다.
본 실시예에서는, 상기한 바와 같이, 노광 횟수를 1회로 해서, 포지티브형 레지스트를 형성했지만 이에 한정되지 않는다. 예를 들면 영역 D에 약한 광량으로 조사를 행하는 노광 공정과, 영역 F에 강한 광량으로 조사를 행하는 노광 공정으로 나누어도 좋다. 또한 본 실시예에서는 포지티브형 레지스트를 사용했지만, 네거티브형 레지스트를 사용해도 된다. 이상의 공정에 의해, 도 6b에 나타내는 구성이 된다.
그리고 도 6b에 나타내는 포토레지스트(20)를 마스크로 삼아서, 상부 도전막(22)을 에칭한 후에, 투명도전막(21)을 에칭해서 상부 도전막(22) 및 투명도전막(21)을 원하는 형상으로 패터닝 한다. 이에 따라 영역 F의 상부 도전막(22) 및 투명도전막(21)이 제거되어, 영역 D 및 영역 E에 상부 도전막(22) 및 투명도전막(21)이 형성된다. 구체적으로는 영역 D 또는 영역 E에, 소스 전극(11), 드레인 전극(12), 화소 전극(13), 및 배선(14)이 형성된다. 이상의 공정에 의해, 도 6c에 나타내는 구성이 된다.
다음에 포토레지스트 막 두께를 미리 두껍게 형성한 부분, 즉 영역 E에만 포토레지스트(20)이 잔존할 때까지 포토레지스트(20)의 막 두께를 감한다. 구체적으로는, 애싱 처리에 의해, 포토레지스트 막 두께를 미리 얇게 형성한 부분, 즉 영역 D의 포토레지스트(20)를 제거하고, 상부 도전막(22)를 노출한다. 그리고, 영역 E의 포토레지스트(20)만을 잔존시킨다. 본 실시예에서는, 02가스를 사용한 애싱 처리에 의해, 포토레지스트(20)의 막 두께를 동일하게 감소시킨다. 애싱 시간은 미리 정해 두어도 좋고, 상부 도전막(22)이 애싱 시의 플라즈마에 노출되었을 때에 나타나는 발광 현상을 모니터해서 결정해도 좋다. 이상의 공정에 의해, 도 7d에 나타내는 구성이 된다.
그리고 남긴 포토레지스트(20)를 마스크로 삼아서, 포토레지스트(20) 위에서 다시 상부 도전막(22)을 에칭한다. 이에 따라 영역 D의 불필요한 상부 도전막(22)이 제거되어, 영역 E에만 상부 도전막(22), 즉 배선(14)이 형성된 상태가 된다. 본 실시예에 있어서는, 상부 도전막(22)으로서 Al과 Mo의 적층막을 사용했으므로 인산과 초산을 혼합한 약액을 사용한 습식 에칭에 의해 상부 도전막(22)을 에칭 제거한다. 이상의 공정에 의해, 도 7e에 나타내는 구성이 된다.
그리고 남은 포토레지스트(20)를 제거하여, 도 4h에 나타낸 바와 같은 구성이 된다. 이렇게, 1회의 사진제판공정에 의해 도 4h에 나타낸 바와 같은 구조, 즉 상부 도전막(22)의 패턴이 투명도전막(21)의 패턴 내에 있어서 원하는 위치에 배치되는 구조를 얻을 수 있다. 바꾸어 말하면, 상부 도전막(22)의 형성 영역은 투명도전막(21)의 형성 영역의 내부에 있다. 또한 이러한 구조를 취하는 것에 의해, 제조 방법에 있어서도, 상부 도전막(22)과 투명도전막(21)을 각각 패터닝 하는 것보다 사진제판공정을 1회 감소시킬 수 있어, 생산성을 향상시킬 수 있다.
이들 일련의 공정을 거침으로써 TFT 기판(100)을 제조할 수 있다. 그리고 이상과 같이 TFT 기판(100)을 제조함으로써, 사진제판공정을 삭감할 수 있다. 종래에는 드레인 전극에 통하는 콘택홀의 패터닝 공정(사진제판공정), 및 드레인 전극과 접속되는 화소 전극의 패터닝 공정이 필요했다. 한편, 본 실시예에서는, 배선(14)의 패터닝 공정이 필요하지만, 상기의 2공정이 불필요해진다. 이것은, 소스 드레인 전극을 화소 전극(13)과 동일한 투명도전막(21)을 사용해서 형성하고, 드레인 전극(12)과 화소 전극(13)을 일체적인 패턴으로서 형성했기 때문이다. 또한 소스 전극(11)과 배선(14)을 콘택홀을 형성해서 접속하는 것이 아니고, 이것들을 적층 구조로서 접속함으로써, 패터닝 공정수를 적게 할 수 있다. 이에 따라 종래의 LTPS-TFT의 제조 공정에서는 8공정의 패터닝 공정수가 필요했지만, 본 실시예에 의하면 패터닝 공정수를 7공정으로 삭감할 수 있다.
또한 본 실시예에서는, 반도체막(4)과 하부 도전막(5), 및 투명도전막(21)과 상부 도전막(22)이 적층되는 구성으로 되어 있다. 이 때문에, 다계조 마스크를 사용하고, 이들을 패터닝함으로써, 패터닝 공정수를 한층 더 5공정으로 삭감할 수 있다. 이렇게, 본 실시예에 의하면, 생산성이 향상되는 효과를 나타낸다. 또한, 생산 비용을 절감할 수 있다. 그리고 높은 제품 경쟁력을 가지는 TFT기판(100)을 얻을 수 있다.
이 때 본 실시예에서는, TFT의 일례로서, C/MOS구조의 LTPS-TFT에 관하여 설명했지만, 다른 TFT, 예를 들면 C/MOS구조가 아닌 역 스태거형의 a-Si TFT로도 적용가능하다. 종래의 a-Si TFT의 경우, 패터닝 공정수가 5공정이었지만, 본 발명에 따른 반도체장치의 a-Si TFT의 경우, 4공정으로 삭감할 수 있다. 또한, 상기와 같이 다계조 마스크를 사용했을 경우, 패터닝 공정수를 3공정으로 삭감할 수 있다.
실시예 2
실시예 1에서는, 소스 전극(11) 및 소스 배선(111)에 해당하는 영역은, 투명도전막(21)과 상부 도전막(22)의 적층 구조로 했지만, 본 실시예에서는, 상부 도전 막(22) 위에 절연막을 더 형성한다. 이 때 그 이외의 구성, 제조 방법 등은 실시예 1과 같으므로, 설명을 생략한다. 여기에서, 본 실시예에 따른 TFT 기판(100)의 주요부의 구성에 대해서 도 8을 사용하여 설명한다. 도 8은, TFT 기판(100)의 주요부의 구성을 나타내는 단면도다.
도 8에 나타낸 바와 같이, 상부 도전막으로 형성되는 배선(14) 위에, 절연막(30)이 형성된다. 즉, 소스 전극(11), 배선(14), 절연막(30)이 순차 형성되어 있다. 또한 절연막(30)은, 소스 전극(11) 및 배선(14)의 패턴으로부터 비어져 나오지 않도록 형성된다. 실시예 1과 같이 배선(14)은, 예를 들면 소스 배선(111)으로서 기능한다. 이 때문에, 배선(14) 위에 절연막(30)을 형성함으로써, 배선(14)으로부터의 전위가 액정층에 미치는 영향을 억제할 수 있다. 즉, 소스 배선 전위에 의한 액정 배향의 변화를 억제할 수 있다. 이 때문에, 표시 특성이 우수한 표시장치를 얻을 수 있다.
다음에 본 실시예에 따른 TFT 기판(100)의 제조 방법에 관하여 설명한다. 우선, 실시예 1과 같이 층간 절연막(8)을 덮도록, 투명도전막(21), 및 상부 도전막(22)을 순차 성막한다. 이에 따라 도 4f에 나타내는 구성이 된다. 본 실시예에서는, 상부 도전막(22) 위에, 절연막(30)을 더 성막한다. 즉, 층간 절연막(8) 위에서는, 투명도전막(21), 상부 도전막(22), 절연막(30)의 3층 구조로 되어 있다. 절연막(30)으로서는, SiN막, 또는 SiO2막 등의 SiOx막을 사용할 수 있다. 본 실시예에서는, 절연막(30)으로서 SiN막을 사용하고, CVD법으로 약 100nm의 막 두께로 성막한 다.
다음에 성막된 절연막(30) 위에, 포토레지스트를 원하는 형상으로 패터닝 한다. 그 후에 포토레지스트 위에서 절연막(30) 및 상부 도전막(22)을 순차 에칭한다. 본 실시예에서는, 절연막(30)의 에칭은, CF4과 02를 혼합한 드라이 에칭법에 의해 행한다. 또한 실시예 1과 같이 상부 도전막(22)은, Al과 Mo의 적층막으로 한다. 상부 도전막(22)의 에칭은, 초산과 인산을 혼합한 약액을 사용한 습식 에칭법에 의해 행한다. 그리고, 투명도전막(21)을 공지의 사진제판공정, 에칭에 의해 원하는 형상으로 패터닝 한다. 이에 따라 소스 전극(11), 드레인 전극(12), 화소 전극(13), 배선(14), 절연막(30)이 형성된다. 여기에서는, 절연막(30) 및 상부 도전막(22)을 패터닝한 후, 투명도전막(21)을 패터닝했지만, 실시예 1과 같이 1회의 사진제판공정에 의해 형성해도 좋다. 이상과 같이, TFT 기판(100)이 제조된다.
본 실시예와 같이, 상기의 TFT 기판(100)에 있어서도, 실시예 1과 같은 효과를 나타낼 수 있다. 또한 본 실시예에서는, 실시예 1에 있어서의 TFT 기판(100)에 절연막(30)을 추가한 구성으로 했지만, 패터닝 공정수는, 실시예 1과 마찬가지가 된다. 이것은, 절연막(30) 및 상부 도전막(22)를 적층시키고, 이것들을 대략 동일 형상으로 패터닝했기 때문이다.
실시예 3
실시예 1에서는, 소스 전극(11) 및 소스 배선(111)에 해당하는 영역은 투명도전막(21)과 상부 도전막(22)의 적층 구조로 하고, 드레인 전극(12) 및 화소 전 극(13)에 해당하는 영역에서는 투명도전막(21)만으로 했다. 이에 반해 본 실시예에서는, 드레인 전극(12) 및 화소 전극(13)에 해당하는 영역도, 투명도전막(21)과 상부 도전막(22)의 적층 구조로 한다. 즉, 소스 전극(11) 위뿐만 아니라, 드레인 전극(12)이나 화소 전극(13) 위에도 상부 도전막(22)으로 된 상부 전극(31)을 형성한다. 이 때 그 이외의 구성, 제조 방법 등은 실시예 1과 같으므로, 설명을 생략한다. 여기에서, 본 실시예에 따른 TFT 기판(100)의 주요부의 구성에 대해서 도 9를 사용하여 설명한다. 도 9는, TFT 기판(100)의 주요부의 구성을 나타내는 단면도다.
도 9에 나타낸 바와 같이, 드레인 전극(12) 및 화소 전극(13) 위의 일부에 상부 전극(31)을 형성한다. 또한 상부 전극(31)은, 드레인 전극(12) 및 화소 전극(13)의 패턴으로부터 비어져 나오지 않도록 형성된다. 상부 전극(31)은, 드레인 전극(12) 및 화소 전극(13) 위의 어느 한쪽에만 형성해도 좋고, 드레인 전극(12) 및 화소 전극(13) 위의 대략 전체 면에 형성해도 좋다. 본 실시예의 경우, 화소 전극(13) 위의 상부 전극(31)이 반사판으로서 기능한다. 즉, 화소 전극(13) 및 그 위에 형성된 상부 전극(31)이 화소 전극으로서 기능한다. 이러한 구성을 액정표시장치에 사용함으로써, 소위 반투과형이나 반사형의 액정표시장치가 된다. 따라서, 외광이 강할 경우에 있어서도 시인성을 얻을 수 있고, 표시 특성이 우수한 반도체장치를 얻을 수 있다.
다음에 본 실시예에 따른 TFT 기판(100)의 제조 방법에 관하여 설명한다. 우선, 실시예 1과 같이 층간 절연막(8)을 덮도록, 투명도전막(21), 및 상부 도전막(22)을 순차 성막한다. 이에 따라 도 4f에 나타내는 구성이 된다. 다음에 성막된 상부 도전막(22) 위에, 포토레지스트를 원하는 형상으로 패터닝 한다. 본 실시예에서는, 소스 전극(11) 위뿐만 아니라, 드레인 전극(12)이나 화소 전극(13) 위에도 포토레지스트를 패터닝 한다. 그리고, 포토레지스트 위에서 상부 도전막(22)을 에칭한다. 이에 따라 상부 도전막(22)이 패터닝 되어, 배선(14) 및 상부 전극(31)이 형성된다. 그리고, 투명도전막(21)을 공지의 사진제판공정, 에칭에 의해 원하는 형상으로 패터닝 한다. 이에 따라 소스 전극(11), 드레인 전극(12), 화소 전극(13), 배선(14), 및 상부 전극(31)이 형성된다. 여기에서는, 상부 도전막(22)을 패터닝한 후, 투명도전막(21)을 패터닝했지만, 실시예 1과 같이 1회의 사진제판공정에 의해 형성해도 좋다. 이상과 같이, TFT 기판(100)이 제조된다.
본 실시예와 같이, 상기의 TFT 기판(100)에 있어서도, 실시예 1과 같은 효과를 나타낼 수 있다. 또한 본 실시예에서는, 실시예 1에 있어서의 TFT 기판(100)에 상부 전극(31)을 추가한 구성으로 했지만, 상부 도전막(22)의 패턴 형상을 변경한 것일 뿐이므로, 패터닝 공정수는, 실시예 1과 마찬가지가 된다.
이 때 실시예 2과 본 실시예를 조합해도 좋다. 즉, 절연막(30) 및 상부 전극(31)을 모두 형성해도 좋다. 이 경우에도, 패터닝 공정수는, 실시예 1과 마찬가지가 되고, 생산성이 향상된다.
도 1은 실시예에 따른 TFT 기판의 구성을 나타내는 정면도다.
도 2는 실시예 1에 따른 TFT 기판의 주요부의 구성을 나타내는 단면도다.
도 3은 실시예 1에 따른 TFT 기판의 제조 방법을 나타내는 단면도다.
도 4는 실시예 1에 따른 TFT 기판의 제조 방법을 나타내는 단면도다.
도 5는 실시예 1에 따른 반도체막 및 하부 도전막을 패터닝 하는 다른 방법을 나타내는 단면도다.
도 6은 실시예 1에 따른 투명도전막 및 상부 도전막을 패터닝 하는 다른 방법을 나타내는 단면도다.
도 7은 실시예 1에 따른 투명도전막 및 상부 도전막을 패터닝 하는 다른 방법을 나타내는 단면도다.
도 8은 실시예 2에 따른 TFT 기판의 주요부의 구성을 나타내는 단면도다.
도 9는 실시예 3에 따른 TFT 기판의 주요부의 구성을 나타내는 단면도다.
[부호의 설명]
1 절연성 기판, 2 SiN막,
3 SiO2막, 4 반도체막,
4a 소스 영역, 4b 드레인 영역,
4c 채널 영역, 5 하부 도전막,
6 게이트 절연막, 7 게이트 전극,
8 층간 절연막, 9 콘택홀,
10 콘택홀, 11 소스 전극,
12 드레인 전극, 13 화소 전극,
14 배선, 20 포토레지스트,
21 투명도전막, 22 상부 도전막,
30 절연막, 31 상부 전극,
100 TFT 기판, 101 표시 영역,
102 프레임 영역, 103 주사 신호 구동회로,
104 표시 신호 구동회로, 105 화소,
106 외부 배선, 107 외부 배선,
108 TFT, 109 저장용량,
110 게이트 배선, 111 소스 배선,
Claims (13)
- 소스 영역 및 드레인 영역을 가지는 반도체막과,상기 소스 영역에 전기적으로 접속되고, 투명도전막에 의해 상기 소스 영역 위에 형성된 소스 전극과,상기 드레인 영역에 전기적으로 접속되고, 상기 투명도전막에 의해 상기 드레인 영역 위에 형성된 드레인 전극과,상기 드레인 전극으로부터 연장하고, 상기 반도체막으로부터 비어져 나오도록 형성되는 연장 전극과,상기 소스 전극에 전기적으로 접속되고, 상기 소스 전극 상에 있어서, 상기 소스 전극으로부터 비어져 나오지 않도록, 상부 도전막에 의해 형성된 배선을 구비한 것을 특징으로 하는 TFT 기판.
- 제 1항에 있어서,상기 배선 위에 형성되는 절연막을 더 구비한 것을 특징으로 하는 TFT 기판.
- 제 2항에 있어서,상기 절연막은 SiN막 또는 SiOx막으로 이루어진 것을 특징으로 하는 TFT 기 판.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 드레인 전극 및/또는 상기 연장 전극 위에, 상기 상부 도전막에 의해 형성된 상부 전극을 더 구비한 것을 특징으로 하는 TFT 기판.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 연장 전극, 또는 상기 연장 전극과 상기 상부 전극의 적층체가 화소 전극으로서 기능하는 것을 특징으로 하는 TFT 기판.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 배선이 표시 신호를 전송하는 배선으로서 기능하는 것을 특징으로 하는 TFT 기판.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 투명도전막은, ITO, IZO, ITZO, InO, ITSO, 또는 SnO로 이루어진 것을 특징으로 하는 TFT 기판.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 상부 도전막은, Cr, Mo, W, Ta, Al이나 이것들을 주성분으로 하는 합금막 혹은 이것들의 적층막으로 이루어진 것을 특징으로 하는 TFT 기판.
- 소스 영역 및 드레인 영역을 가지는 반도체막을 형성하는 공정과,상기 반도체막 위에 투명도전막을 성막하는 공정과,상기 투명도전막 위에 상부 도전막을 성막하는 공정과,상기 상부 도전막을 패터닝(patterning)함으로써, 상기 투명도전막 위에 배선을 형성하는 공정과,상기 투명도전막을 패터닝함으로써, 상기 소스 영역에 전기적으로 접속하는 소스 전극, 상기 드레인 영역에 전기적으로 접속하는 드레인 전극, 및 상기 드레인 전극으로부터 연장하는 연장 전극을 형성하는 공정을 구비한 것을 특징으로 하는 TFT 기판의 제조 방법.
- 제 9항에 있어서,상기 상부 도전막을 성막하는 공정 후에, 1회의 사진제판공정에 의해 막 두께차를 가지는 포토레지스트(photoresist)를 상기 상부 도전막 위에 형성하는 공정을 구비하고,상기 배선을 형성하는 공정과, 상기 소스 전극, 상기 드레인 전극, 및 상기 연장 전극을 형성하는 공정에서는, 상기 포토레지스트 위에서 에칭(etching)함으로써, 상기 상부 도전막 및 상기 투명도전막을 패터닝 하고,상기 소스 전극, 상기 드레인 전극, 및 상기 연장 전극을 형성하는 공정 후에, 막 두께가 얇은 부분의 상기 포토레지스트를 제거하는 공정과,막 두께가 얇은 부분이 제거된 상기 포토레지스트를 통해서, 상기 상부 도전막을 에칭 제거하는 공정을 구비한 것을 특징으로 하는 TFT 기판의 제조 방법.
- 제 9항 또는 제 10항에 있어서,상기 반도체막을 형성하는 공정 전에, 상기 반도체막을 성막하는 공정과,상기 반도체막 위에 하부 도전막을 성막하는 공정과,1회의 사진제판공정에 의해 막 두께차를 가지는 포토레지스트를 상기 하부 도전막 위에 형성하는 공정과,상기 포토레지스트를 통해서 에칭함으로써, 상기 하부 도전막 및 상기 반도체막을 패터닝 하는 공정과,막 두께가 얇은 부분의 상기 포토레지스트를 제거하는 공정과,막 두께가 얇은 부분이 제거된 상기 포토레지스트를 통해서, 상기 하부 도전막을 에칭 제거하는 공정을 구비한 것을 특징으로 하는 TFT 기판의 제조 방법.
- 제 11항에 있어서,상기 하부 도전막은 Cr, Mo, W, Ta나 이것들을 주성분으로 하는 합금막으로 이루어진 것을 특징으로 하는 TFT 기판의 제조 방법.
- 제 11항에 있어서,상기 하부 도전막의 막 두께는, 25nm 이하인 것을 특징으로 하는 TFT 기판의 제조 방법.
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