KR20080042691A - 표시장치와 그 제조 방법 - Google Patents

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타쿠지 이마무라
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미쓰비시덴키 가부시키가이샤
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Abstract

높은 수율로 신뢰성이 높은 표시장치 및 그 제조 방법을 제공한다. 본 발명에 따른 표시장치는, 기판(1)과, 기판(1)위에 형성된 다결정 실리콘 막(4)과 다결정 실리콘 막(4)위에 설치된 콘택 메탈막(5)을 가지는 커패시터 하부전극(20)과, 커패시터 하부전극(20)위에 형성된 게이트 절연막(6)과, 게이트 절연막(6)위의 커패시터 하부전극(20)과 대향하는 위치에 윗면에서 보아 커패시터 하부전극(20)의 내측에 배치되도록 형성된 게이트 메탈 전극(7)을 구비한다.
다결정 실리콘 막, 콘택 메탈막, 게이트 절연막, 커패시터 하부전극

Description

표시장치와 그 제조 방법{Display Device and Manufacturing Method Thereof}
본 발명은, 표시장치 및 그 제조 방법에 관한 것이다.
최근의 고도정보화사회의 본격적인 진전이나 멀티미디어 시스템의 급속한 보급에 따라, 액정표시장치(LCD:Liquid Crystal Display)나 유기 EL표시장치(E L:Electro Luminescence)등의 중요성은 점점 증대하고 있다. 이들 표시장치의 화소의 구동방식으로서는, 어레이 모양으로 배열된, 박막트랜지스터(TFT:Thin Film Transistor)를 사용한 액티브 매트릭스 방식이 널리 채용되고 있다.
특히 액정표시장치는, 대표적인 박형 패널의 하나로서, 소비 전력이 낮고, 소형 경량화가 용이하다. 이 때문에, 퍼스널 컴퓨터의 모니터나 휴대정보 단말기기의 모니터 등에 널리 이용되고 있다. 또한 최근에는 이 액정표시장치는, TV용도로서 종래의 브라운관식 표시장치와 대체되고 있다.
일반적으로, TFT는, 유리 등의 절연 기판 위에 섬 형상의 실리콘 막을 형성하고, 섬 형상 실리콘 막 위에 게이트 절연막 및 게이트 전극을 형성함으로써 제조 된다. 그리고, TFT의 회로 형성과 동시에 커패시터 전극도 형성된다. 특허문헌 1에서는, 절연막을 사이에 두고, 하부의 보조 용량층과 상부의 금속전극에 의해 커패시터가 형성되는 것이 개시되어 있다.
TFT로서는, 반도체막을 사용한 MOS구조가 많이 사용되고 있다. MOS구조에는 역스태거형(inversely staggered)이나 톱 게이트형의 종류가 있다. 반도체막에는 비정질 실리콘 박막이나 다결정 실리콘 박막이 있다. 그것들은 액정표시장치의 용도나 성능에 의해 적절히 선택된다. 소형 패널의 TFT에는 다결정 실리콘 박막을 사용하는 경우가 많다. 다결정 실리콘 박막을 사용한 TFT는 이동도가 높다. 그 때문에 이 TFT가 화소 스위칭소자로서 이용된 경우, TFT의 소형화 및 패널의 고선명화가 가능하게 된다. 또한 화소 스위칭소자를 구동하기 위한 주변 회로부에도 다결정 실리콘 박막을 사용한 TFT를 적용할 수 있다.
한편, TFT어레이 기판의 제조 비용을 삭감하기 위해, 마스크 공정수의 삭감이 검토되고 있다. 이 때문에, 반도체 박막, 게이트 전극 또는 신호선과, 상층의 화소전극을 전기적으로 접속시키기 위해, 이들 사이에 형성된 절연막 안에, 1회의 공정으로 콘택홀을 형성하는 제조 방법이 이용되고 있다. 이에 따라 최상층의 화소전극이 콘택홀을 통해 반도체 박막이나 각 도전막과 접속한다.
이와 같이, 반도체 박막은 ITO등의 투명 도전막으로 이루어지는 화소전극과 전기적으로 접속된다. 그러나, 직접 반도체 박막과 ITO를 접촉시키면, 비오믹성 접촉, 고저항 콘택을 나타낸다. 이 때문에, 반도체 박막 위에, Mo, Cr, W, Ti등의 콘택 메탈막을 설치하는 구조가 검토되고 있다. 이 구조에서는, ITO로부터 공급되는 전위는, 일단 콘택 메탈막으로 받아, 이 콘택 메탈막으로부터 반도체 박막에 공급된다.
도 6 및 도 7을 참조하여, 종래의 표시장치에 대하여 설명한다. 도 6은, 종래의 표시장치의 일부인 커패시터의 평면도이다. 도 7은, 종래의 표시장치의 일부인 커패시터의 단면도이며, 도 6의 C-C'에 있어서의 단면도이다. 도 6 및 도 7에 나타내는 바와 같이, 종래의 표시장치에서는, 우선, 절연 기판등의 기판(1)위에 바탕막으로서, 실리콘 질화막(2) 및 실리콘 산화막(3)이 형성되어 있다. 실리콘 산화막(3)위의 소정의 위치에는 반도체 박막(14)이 형성되어 있다. 또한, 반도체 박막(14)위에는 콘택 메탈막(5)이 형성되어 있다. 콘택 메탈막(5)/반도체 박막(14) 위에는, 이들을 덮도록 게이트 절연막(6)이 형성되어 있다. 그리고, 게이트 절연막(6)위의, 콘택 메탈막(5)과 대향하는 위치에, 게이트 메탈 전극(7)이 형성되어 있다. 반도체 박막(14)과, 반도체 박막(14)위에 형성된 콘택 메탈막(5)에 의해, 한쪽의 커패시터 전극이 형성되어 있다. 게이트 메탈 전극(7)은 이 하부에 있는 커패시터 전극과 대향 배치되어 있다. 그리고, 게이트 메탈 전극(7)과 하부의 커패시터 전극 사이에는 게이트 절연막(6)이 배치되어 있다.
이 경우, 게이트 메탈 전극(7)은, 콘택 메탈막(5)/반도체 박막(14)의 커패시터 전극을 완전히 덮도록 형성되어 있다. 즉, 종래의 표시장치에 있어서는, 한쪽의 커패시터 전극인 콘택 메탈막(5)/반도체 박막(14)은, 다른 쪽의 커패시터 전극인 게이트 메탈 전극(7)보다도 윗면에서 보아 내측에 배치되어 피복되고 있다. 이 때문에, 콘택 메탈막(5)/반도체 박막(14)단부에서의 게이트 절연막(6)의 스텝커버리 지가 악화하여, 게이트 절연 내압의 저하가 초래된다. 이것으로, 종래의 표시장치는, 신뢰성 및 제품 수율이 열화되는 것이었다.
[특허문헌 1] 일본국 공개특허공보 특개 2002-311453호
이와 같이, 종래의 표시장치에 있어서는, 게이트 절연막의 콘택 메탈막/반도체 박막 단부에서의 스텝커버리지가 좋지 않아, 게이트 절연 내성이 낮다는 문제가 있었다.
본 발명은, 이러한 문제점을 해결하기 위한 것으로, 높은 수율로 신뢰성이 높은 표시장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 표시장치는, 기판과, 상기 기판 위에 형성된 다결정 실리콘 막과 상기 다결정 실리콘 막 위에 설치된 콘택 메탈막을 가지는 커패시터 하부전극과, 상기 커패시터 하부전극 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위의 상기 커패시터 하부전극과 대향하는 위치에, 윗면에서 보아 상기 커패시터 하부전극의 내측에 배치되도록 형성된 게이트 메탈 전극을 구비하는 것이다.
본 발명에 의해, 높은 수율로 신뢰성이 높은 표시장치 및 그 제조 방법을 제공할 수 있다.
이하에, 본 발명을 적용가능한 실시예에 관하여 설명한다. 이하의 설명은, 실시예에 관한 것이며, 본 발명은 이하에 한정되는 것은 아니다.
도 1은, 본 발명의 실시예에 따르는 표시장치에 이용되는 TFT어레이 기판의 구성을 나타내는 평면도이다. 우선, 도 1을 참조하여 이하의 실시예에 대하여 설명한다. 이 TFT어레이 기판을 가지는 표시장치로서는, 액정표시장치나 유기 EL표시장치 등의 평면형 표시장치(플랫 패널 디스플레이)가 있다. 여기에서는, 표시장치의 일례인 액정표시장치에 대하여 설명한다.
본 발명의 실시예에 따르는 표시장치는, 기판(110)을 가지고 있다. 기판(110)은, 예를 들면 TFT(120)가 어레이 모양으로 배열된 TFT어레이 기판이다. 기판(110)에는, 표시 영역(111)과, 표시 영역(111)을 둘러싸도록 설치된 액틀 영역(112)이 설치된다. 이 표시 영역(111)에는, 복수의 게이트 배선(주사 신호선)(113)과 복수의 신호선(표시 신호선)(114)이 형성되어 있다. 복수의 게이트 배선(113)은 평행하게 설치된다. 마찬가지로, 복수의 신호선(114)은 평행하게 설치된다. 게이트 배선(113)과, 신호선(114)은, 서로 교차하도록 형성되어 있다. 게이트 배선(113)과 신호선(114)은 직교하고 있다. 그리고, 인접하는 게이트 배선(113)과 신호선(114)으로 둘러싸인 영역이 화소(117)가 된다. 따라서, 기판(110)에서는, 화소(117)가 매트릭스 모양으로 배열된다.
또한, 기판(110)의 액틀 영역(112)에는, 주사신호 구동회로부(115)와 표시신호 구동회로부(116)가 설치된다. 게이트 배선(113)은, 표시 영역(111)에서 액틀 영역(112)까지 연장하여 설치되어 있다. 그리고, 게이트 배선(113)은, 기판(110)의 단부에서, 주사신호 구동회로부(115)에 접속된다. 신호선(114)도 마찬가지로 표시 영역(111)으로부터 액틀 영역(112)까지 연장 설치되고 있다. 그리고, 신호선(114)은, 기판(110)의 단부에서, 표시신호 구동회로부(116)와 접속된다. 주사신호 구동 회로부(115)의 근방에는, 외부배선 118이 접속되어 있다. 또한 표시신호 구동회로부(116)의 근방에는, 외부배선 119가 접속되어 있다. 외부배선(118, 119)은, 예를 들면 FPC(Flexible Printed Circuit)등의 배선 기판이다.
외부배선(118, 119)을 통해 주사신호 구동회로부(115) 및 표시신호 구동회로부(116)에 외부로부터의 각종 신호가 공급된다. 주사신호 구동회로부(115)는 외부에서의 제어신호에 의거하여 게이트 신호(주사 신호)를 게이트 배선(주사 신호선)(113)에 공급한다. 이 게이트 신호에 의해, 게이트 배선(113)이 순차 선택되어 간다. 표시신호 구동회로부(116)는 외부로부터의 제어신호나, 표시 데이터에 의거하여 표시 신호를 신호선(114)에 공급한다. 이에 따라 표시 데이터에 따른 표시 전압을 각 화소(117)에 공급할 수 있다.
화소(117)안에는, 적어도 하나의 TFT(120), 커패시터(130) 및 액정화소(140)가 형성되어 있다. 커패시터(130)는, 커패시터 상부전극과 커패시터 하부전극을 가지고 있다. 그리고, 커패시터 상부전극과 커패시터 하부전극은, 절연막을 사이에 두고 대향하여 배치하고 있다. 또한 액정화소(140)는, 화소전극(141)과 대향전극을 가지고 있다. 그리고, 화소전극(141)과 대향전극은 액정을 사이에 두고 대향하여 배치하고 있다. 또한, 대향전극은 후술하는 대향기판에 형성되어 있고, 액정층이 공통으로 접속되어 있다. TFT(120)는 신호선(114)과 게이트 배선(113)의 교차점 근방에 배치된다. 예를 들면 이 TFT(120)가 화소전극에 표시 전압을 공급한다. 다시 말해, 게이트 배선(113)에서의 게이트 신호에 의해, 스위칭소자인 TFT(120)가 온 한다. 이에 따라 신호선(114)으로부터, TFT의 신호선에 접속된 화소전극에 표시 전 압이 인가된다. 그리고, 화소전극과 대향전극 사이에, 표시 전압에 따른 전계가 발생한다. 또한 커패시터(130)에 의해, 화소전극(141)에 표시 전압이 인가되지 않는 경우에도, 화소전극(141)의 전하를 계속해서 유지할 수 있다. 또, 기판(110)의 표면에는, 배향막(도시 생략)이 형성되어 있다.
또한, TFT어레이 기판에는, 대향기판이 대향하여 배치되어 있다. 대향기판은, 예를 들면 칼라필터 기판이며, 시인측에 배치된다. 대향기판에는, 칼라필터, 블랙 매트릭스(BM) 및 배향막 등이 형성되어 있다. 그리고, 기판(110)과 대향기판 사이에 액정층이 끼워진다. 즉, 기판(110)과 대향기판 사이에는 액정이 주입되어 있다. 또한, 기판(110)과 대향기판의 외측의 면에는, 편광판 및 위상차판 등이 설치된다. 또한 액정표시 패널의 반시인측에는, 백라이트 유닛 등이 배치된다.
화소전극(141)과 대향전극 사이의 전계에 의해, 액정이 구동되어, 기판간의 액정의 배향방향이 변화된다. 이에 따라 액정층을 통과하는 빛의 편광상태가 변화된다. 즉, 편광판을 통과하여 직선편광이 된 빛은, 위상차판 및 액정층에 의해, 편광상태가 변화된다. 구체적으로는, 투과 영역에서는, TFT어레이 기판측에 설치된 편광판에 의해, 백라이트 유닛으로부터의 빛이 직선편광이 된다. 그리고, 이 직선편광이 TFT어레이 기판측의 위상차판, 액정층 및 대향기판측의 위상차판을 통과함으로써, 편광상태가 변화된다. 한편, 반사 영역에서는, 액정표시 패널의 시인측에서 입사한 외광이, 대향기판측의 편광판에 의해 직선편광이 된다. 그리고, 이 빛이, 대향기판측의 위상차판 및 액정층을 왕복함으로써 편광상태가 변화된다.
그리고, 편광 상태에 의해, 대향기판측의 편광판을 통과하는 광량이 변화된 다. 즉, 백라이트 유닛으로부터 액정표시 패널을 투과하는 투과광 및 액정표시 패널에서 반사되는 반사광 중, 시인측의 편광판을 통과하는 빛의 광량이 변화된다. 액정의 배향방향은, 인가되는 표시 전압에 의해 변화된다. 따라서, 표시 전압을 제어함으로써, 시인측의 편광판을 통과하는 광량을 변화시킬 수 있다. 즉, 화소마다 표시 전압을 바꿈으로서, 원하는 화상을 표시할 수 있다.
구체적으로는, 블랙 표시를 할 경우, 위상차판과 액정층에 의해, 빛을 시인측의 편광판의 흡수축과 대략 같은 진동 방향(편광면)을 가지는 직선편광으로 한다. 이에 따라 대부분의 빛이 시인측의 편광판에서 차광되어, 블랙 표시를 행할 수 있다. 한편, 백색 표시를 할 경우에는, 위상차판과 액정층에 의해, 시인측의 편광판의 흡수축과 대략 직교하는 방향의 직선편광 또는 원편광 등으로 한다. 이에 따라 빛이 시인측의 편광판을 통과하므로, 백색 표시를 행할 수 있다. 이와 같이, 게이트 신호 및 소스 신호에 의해, 화소마다 인가되는 표시 전압을 제어한다. 이에 따라 액정층의 배향이 변화되고, 편광상태가 표시 전압에 따르게 된다. 따라서, 원하는 화상을 표시할 수 있다.
발명의 실시예 1.
이하, 실시예 1에 따른 표시장치에 대해, 도 2 및 도 3을 사용하여 설명한다. 도 2는, 발명의 실시예 1에 따른 표시장치의 일부인 커패시터(130)의 평면도이다. 도 3은 발명의 실시예 1에 따른 표시장치의 일부인 커패시터(130)의 단면도이며, 도 2의 A-A'에 있어서의 단면도이다. 우선, 실시예 1에 따른 표시장치의 구성에 대하여 설명한다. 유리 기판이나 석영기판 등의 투과성을 가지는 절연성 기판등 의 기판(1)위에 바탕막으로서, 실리콘 질화막(2) 및 실리콘 산화막(3)이 형성되어 있다. 또한, TFT의 구성에 대해서는, 종래부터 널리 이용되고 있는 톱 게이트형의 다결정 실리콘 TFT와 동일하므로, 설명을 생략한다.
실리콘 산화막(3)위의 소정의 위치에 다결정 실리콘 막(4)이 형성되어 있다. 또한, 다결정 실리콘 막(4)위에는 콘택 메탈막(5)이 형성되어 있다. 콘택 메탈막(5)은 다결정 실리콘 막(4)보다도 작은 면적에서, 다결정 실리콘 막(4)으로부터 튀어나오지 않도록 배치되어 있다. 여기에서, 다결정 실리콘 막(4)과 콘택 메탈막(5)의 적층구조가 커패시터 하부전극(20)이 된다. 콘택 메탈막(5) 위에는, 커패시터 하부전극(20)을 덮도록 게이트 절연막(6)이 형성되어 있다.
그리고, 게이트 절연막(6)위의, 커패시터 하부전극(20)과 대향하는 위치에, 게이트 메탈 전극(7)이 형성되어 있다. 이 게이트 메탈 전극(7)이 커패시터 상부전극이 된다. 이 때, 게이트 메탈 전극(7)은, 커패시터 하부전극(20)보다도 내측에, 바람직하게는 콘택 메탈막(5)보다도 내측에 형성되어 있다. 즉, 한쪽의 커패시터 전극인 커패시터 하부전극(20)은, 다른 쪽의 커패시터 전극인 게이트 메탈 전극(7)보다도 윗면에서 보아 외측까지 튀어나와 배치된다. 또한, 커패시터 하부전극(20)의 전체 둘레에 걸쳐, 커패시터 하부전극(20)의 가장자리 위에 게이트 메탈 전극(7)은 배치되지 않는다. 이러한 구조에 의해, 게이트 절연막(6)의 커패시터 하부전극(20)의 단부에 있어서의 스텝커버리지가 양호하게 된다. 다만, 게이트 메탈 전극(7)의 인출 배선(21)만이 커패시터 하부전극(20)의 테두리부를 넘도록 패터닝되어 있다. 인출 배선(21)과 게이트 메탈 전극(7)은 같은 레이어에서, 일체로 형성되 어 있다. 따라서, 인출 배선(21)이외의 게이트 메탈 전극(7)과 동일한 레이어의 도전층은, 커패시터 하부전극(20)의 전체 둘레에 걸쳐 커패시터 하부전극(20)의 가장자리 위에 배치되지 않는다. 또한 게이트 메탈 전극(7)의 인출 배선(21)의 폭은 15㎛이하이다. 이것에 의해, 인출 배선(21)이 커패시터 하부전극(20)의 가장자리를 넘는 개소를 작게 할 수 있다. 이것으로부터, 인출 배선(21)과 커패시터 하부전극(20) 사이에 있어서의 절연파괴를 방지할 수 있다. 따라서, 높은 수율로 신뢰성이 높은 표시장치를 얻을 수 있다.
또한, 게이트 메탈 전극(7)위에는, 게이트 메달 전극(7)을 덮도록 층간 절연막(8)이 형성되어 있다. 층간 절연막(8)위에는 보호막(10)이 형성되어 있다. 여기에서는, 게이트 메탈 전극(7)으로부터 2개의 인출 배선(21)이 인출되어 있다. 2개의 인출 배선(21)은, 게이트 메탈 전극(7)의 상대하는 단부로부터 인출되어 있다.인출 배선(21)은, 예를 들면 인접하는 화소의 게이트 메탈 전극(7)끼리를 접속한다. 이 인출 배선(21)을 통해, 게이트 메탈 전극(7)에 공통 전압이 공급된다. 한편, 커패시터 하부전극(20)은, 예를 들면 TFT(120)의 드레인과 접속하고, 표시 전압이 공급되어 있다. 그리고, 게이트 메탈 전극(7)으로 이루어지는 커패시터(130)에 의해, 전위가 유지된다.
다음에 실시예 1에 따른 표시장치의 제조 방법에 대하여 설명한다. 우선, 유리 기판이나 석영기판 등의 투과성을 가지는 절연성 기판(1)위에, 바탕막을 형성한다. 바탕막으로서, 실리콘 질화막(2)이나 실리콘 산화막(3) 또는 그것들의 적층막을 사용할 수 있다. 다음에 플라즈마 CVD법에 의해 두께 50∼70nm의 아모퍼스 실리 콘막을 형성한다. 그 후에 엑시머레이저 어닐 혹은 YAG레이저 어닐 등에 의해, 아모퍼스 실리콘 막을 용융하고, 냉각하여 고화하는 것으로 다결정 실리콘 막을 얻는다. 그리고, 이 다결정 실리콘 막 위에 사진제판으로 레지스트 패턴을 형성한다. 이 레지스트 패턴을 통한 드라이 에칭에 의해 다결정 실리콘 막을 패터닝하여, 다결정 실리콘 막(4)을 섬 형상으로 가공한다. 그 후에 레지스트 패턴을 제거한다. 이에 따라 다결정 실리콘 막(4)은 TFT(120)가 되는 개소 및 커패시터(130)가 되는 개소에 형성된다.
다결정 실리콘 막(4)을 섬 형상으로 한 후, 이 위에 Mo, Cr, W, Ti등의 콘택 메탈막(5)을 성막한다. 그 후에 TFT(120)의 S/D영역(소스/드레인 영역)이 되는 개소 및 커패시터(130)가 되는 개소에, 콘택 메탈막(5)이 남도록 패터닝 한다. 이에 따라 커패시터 하부전극(20)이 형성된다.
다결정 실리콘 막(4) 및 콘택 메탈막(5)의 형성후, 이것들을 덮도록, 기판(1) 전체면에 플라즈마 CVD법에 의해 게이트 절연막(6)을 형성한다. 이에 따라 게이트 절연막(6)은, TFT(120)가 되는 개소의 다결정 실리콘 막(4)/콘택 메탈막(5) 및 커패시터(130)가 되는 개소의 커패시터 하부전극(20)을 덮는다. 게이트 절연막(6)으로서는, 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 실리콘 산화 질화막(SiOxNy)이나 이들의 적층막을 사용할 수 있다. 게이트 절연막(6)의 형성후, 게이트 메탈 전극(7)이 되는 도전막을, DC마그네트론을 사용한 스퍼터링법에 의해 성막한다. 도전막은 Mo, Cr, W, Al, Ta,또는 이것들을 주성분으로 하는 합금막이다.
게이트 메탈 전극(7)이 되는 도전막을 성막 후, 패터닝을 행한다. 이에 따라 TFT(120)가 되는 개소의 게이트 전극 및 커패시터(130)의 커패시터 상부전극이 되는 개소의 게이트 메탈 전극(7)은 동시에 형성된다. 이 때, 커패시터 상부전극은 커패시터 하부전극(20)보다도 내측에, 특히 콘택 메탈막(5)보다도 내측에 형성한다. 즉, 한쪽의 커패시터 전극인 커패시터 하부전극(20)을, 다른 쪽의 커패시터 전극인 게이트 메탈 전극(7)보다도 윗면에서 보아 외측에 형성한다. 단, 게이트 메탈 전극(7)의 인출 배선(21)은, 커패시터 하부전극(20)의 가장자리를 넘도록 패터닝을 행한다. 이 때, 인출 배선(21)의 폭이 15㎛이하가 되도록 한다.
여기에서, 인출 배선(21)은 커패시터 하부전극(20)의 가장자리를 넘는다. 따라서, 커패시터 하부전극(20)위의 게이트 절연막(6)의 커버리지가 좋지 않을 경우, 인출 배선(21)과 커패시터 하부전극(20) 사이에서 절연파괴가 발생하게 될 우려가 있다. 본 실시예에서는, 인출 배선(21)의 폭을 15㎛이하로 하고 있기 때문에, 게이트 절연막(6)위의 커패시터 하부전극(20)의 가장자리를 넘는 부분을 작게 할 수 있다. 이에 따라 인출 배선(21)과 커패시터 하부전극(20) 사이에 있어서, 절연파괴가 발생하는 것을 방지할 수 있다. 따라서, 높은 수율로 신뢰성이 높은 표시장치를 얻을 수 있다.
게이트 메탈 전극(7)의 패터닝후, TFT(120)의 S/D영역을 형성하기 위해, 불순물의 도입을 행한다. 불순물의 도입은, 이온 주입법 혹은 이온 도핑법으로 행한다. 여기에서 도입하는 불순물원소로서 P나 B를 사용할 수 있다. P를 도입하면 n형의 TFT를 형성할 수 있다. 또한 B를 도입하면 p형의 TFT를 형성할 수 있다. 또한 게이트 메탈 전극(7)과 동일한 레이어의 게이트 전극을, n형 TFT용 게이트 전극, p 형 TFT용 게이트 전극이 되도록 2공정으로 형성해도 좋다. 이에 따라 n형와 p형의 TFT를 동일 기판 위에 나누어 만들 수 있다. 또한, TFT의 신뢰성 향상을 위해, LDD구조로 하는 경우도 있다. 이에 따라 TFT가 S/D영역에 형성된다.
TFT의 S/D영역 형성 후, 플라즈마 CVD법이 의해 실리콘 산화막 혹은 실리콘 질화막등으로 되는 층간 절연막(8)을 형성한다. 층간 절연막(8)은, 커패시터(130)에 있어서는 게이트 메탈 전극(7)을 덮도록 형성된다. 또한 TFT(120)에서는 게이트 전극을 덮도록 형성된다. 그 후에 전술의 공정에서 도입한 불순물을 활성화시키기 위해, 400℃이상의 열처리를 가한다.
열처리를 가한 후, 신호선(114)이 되는 소스 드레인 메탈을, 층간 절연막(8)위에, DC마그네트론을 사용한 스퍼터링법에 의해 성막한다. 신호선(114)에는, 예를 들면 Mo, Cr, W, Al, Ta 또는 이들을 주성분으로 하는 합금막을 사용할 수 있다. 또한 소스 드레인 메탈과, 상층의 ITO등으로 이루어지는 화소전극(141)과는 전기적으로 접속될 필요가 있다. 이 때문에, 소스 드레인 메탈은, Mo, Cr, W, Ta,또는 이것들을 주성분으로 하는 합금막의 단층 혹은 최상층에 Mo, Cr, W, Ta 또는 이것들을 주성분으로 하는 합금막을 배치한 적층구조로 한다. 이것들의 재료를 사용함으로써, 상층의 ITO와의 접촉저항을 저감할 수 있다. 소스 드레인 메탈의 성막 후, 습식 에칭 또는 드라이 에칭에 의해 패터닝하여 신호선(114)을 형성한다.
신호선(114)형성후, 층간 절연막(8)위에, 신호선(114)을 덮도록, 보호막(10)을 플라즈마 CVD법에 의해 성막한다. 보호막(10)은, SiH4와 NH3을 반응시킨 질화 실 리콘 막을 사용할 수 있다. 보호막(10)의 형성 후, 커패시터 하부전극(20), 게이트 메탈 전극(7) 또는 신호선(114)과, 상층의 화소전극(141)을 접속하기 위한 콘택홀을 드라이 에칭에 의해 형성한다.
보호막(10)을 에칭함으로써, 신호선(114)에 도달하는 콘택홀이 형성된다. 또한 보호막(10) 및 층간 절연막(8)을 에칭함으로써, 게이트 전극(게이트 메탈 전극(7))에 도달하는 콘택홀을 형성할 수 있다. 또한 보호막(10), 층간 절연막(8) 및 게이트 절연막(6)을 에칭함으로써, 콘택 메탈막(5)에 도달하는 콘택홀을 형성할 수 있다. 한번의 에칭 공정으로, 신호선(114)에 도달하는 콘택홀과, 게이트 전극(게이트 메탈 전극(7))에 도달하는 콘택홀과, 콘택 메탈막(5)에 도달하는 콘택홀을 형성함으로써, 제조 공정을 간략화할 수 있다. 따라서, 생산성을 향상시킬 수 있다.
콘택홀 형성 후, 보호막(10)위에 화소전극(141)을, DC마그네트론을 사용한 스퍼터링법에 의해 성막한다. 또한, 화소전극(141)으로서 예를들면, 예를 들면 산화인듐을 주성분으로 하는 ITO나 IZO이 사용된다. 또한 화소전극(141)은, 콘택홀을 덮도록 패터닝된다. 이것에 의해, 예를 들면, TFT(120)의 드레인과 화소전극(141)이 접속된다. 또한 화소전극(151)과 같은 층의 도전 패턴에 의해, 신호선(119)과 TFT(120)의 소스가 접속된다. 따라서, TFT(120)를 통해 화소전극(141)에 신호선(114)으로부터의 표시 전압을 공급할 수 있다. 또한 게이트 메탈 전극(7)과 화소전극(141)이 전기적으로 접속된다. 따라서, 게이트 메탈 전극(7)에 대하여 표시 전압을 공급할 수 있다. 이와 같이 하여, TFT어레이 기판이 완성된다. 그리고, 이 TFT어레이 기판을 액정표시장치 등의 장치에 사용한다.
이상과 같이, 게이트 메탈 전극(7)은 윗면에서 보아 커패시터 전극(20)의 내측에 형성된다. 이것으로 게이트 절연막(6)의 커패시터 하부전극(20)단부에서의 스텝커버리지가 양호하게 되고, 게이트절연 내압이 향상된다. 따라서, 높은 수율로 신뢰성이 높은 표시장치를 얻을 수 있다.
발명의 실시예 2.
이하, 실시예 2에 따른 표시장치에 대해, 도 4 및 도 5를 사용하여 설명한다. 도 4는, 발명의 실시예 2에 따른 표시장치의 일부인 커패시터(130)의 평면도이다. 도 5는, 발명의 실시예 2에 따른 표시장치의 일부인 커패시터(130)의 단면도이며, 도 4의 B-B'에 있어서의 단면도이다.
우선, 실시예 2에 따른 표시장치의 구성에 대하여 설명한다. 실시예 2에 따른 표시장치에서는, 실시예 1과 달리, 게이트 메탈 전극(7)에는 인출 배선(21)이 형성되지 않는다. 즉, 커패시터(130)에 있어서, 게이트 메탈 전극(7)과 같은 층의 메탈이, 커패시터 하부전극(20)보다도 모두 내측에 형성되어 있다. 또한, 커패시터 하부전극(20)의 전체 둘레에 걸쳐, 커패시터 하부전극(20)의 가장자리부 위에 게이트 메탈 전극(7)은 배치되지 않는다. 또한, 실시예 1의 구성에 더하여, 보호막(10)위에는 접속 패턴(12)이 형성되어 있다. 접속 패턴(12)은, 화소전극(141)과 동일 레이어에 의해 형성되어 있다. 접속 패턴(12)에서는 게이트 메탈 전극(7)에 도달하는 콘택홀(11)이 형성되어 있다. 이에 따라 접속 패턴(12)과 게이트 메탈 전극(7)은, 콘택홀(11)을 통해 접속된다. 실시예 1에서 도시되는 게이트 메탈 전극(7)의 인출 배선(21) 대신에, 실시예 2에서 도시되는 접속 패턴(12)이 이용된다. 그리고, 접속 패턴(12)에 의해, 인접화소의 게이트 메탈 전극(7) 끼리가 접속된다.
여기에서, 접속 패턴(12)은, 화소전극(141)과 동일 도전층에 의해 형성된다. 따라서, 접속 패턴(12)과 커패시터 하부전극(20)사이에는, 게이트 절연막(6), 층간 절연막(8), 보호막(10)의 3층의 절연막이 배치된다. 그리고, 보호막(10) 위에, 접속 패턴이 배치된다. 즉, 커패시터 하부전극(20)의 가장자리위에는, 밑에서부터 순서대로 게이트 절연막(6), 층간 절연막(8), 보호막(10)이 배치된다. 그리고, 보호막(10) 위에 접속 패턴(12)이 배치된다. 이러한 구성으로 함으로써, 접속 패턴(12)과 커패시터 하부전극(20) 사이의 절연막의 막두께를 두껍게 할 수 있다. 따라서, 커패시터 하부전극(20)의 가장자리에 있어서의 절연파괴의 발생을 확실하게 방지할 수 있다. 이에 따라 높은 수율로 신뢰성이 높은 표시장치를 얻을 수 있다.
다음에 실시예 2에 따른 표시장치의 제조 방법에 대하여 설명한다. 기판(1)위에 있어서의 실리콘 질화막(2)의 형성으로부터, 게이트 메탈 전극(7)이 되는 도전막의 성막까지는 실시예 1과 동일하므로, 설명을 생략한다. 게이트 메탈 전극(7)이 되는 도전막의 성막후, 게이트 메탈 전극(7)의 패터닝을 행한다. 실시예 1의 경우와 달리, 게이트 메탈 전극(7)의 패턴에는 인출 배선(21)을 형성하지 않는다. 따라서, 게이트 메탈 전극(7)과 같은 층의 메탈이, 커패시터 하부전극(20)보다도 전부 내측에 배치하도록 패터닝을 행한다.
게이트 메탈 전극(7)의 형성후, 실시예 1과 마찬가지로, TFT(120)의 S/D영역을 형성하기 위해 불순물을 도입한다. TFT의 S/D영역의 형성으로부터 보호막(10)의 성막까지는 실시예 1과 동일하므로, 설명을 생략한다. 보호막(10)형성후, 실시예 1 과 마찬가지로, 커패시터 하부전극(20), 게이트 메탈 전극(7) 또는 신호선(114)과, 상층의 화소전극(141)을 접속하기 위한 콘택홀을 형성한다. 동시에, 보호막(10) 및 층간 절연막(8)에 콘택홀(11)을 형성한다. 이와 같이, 콘택홀(11)은, 보호막(10) 및 층간 절연막(8)을 통해 게이트 메탈 전극(7)에 도달하도록 형성된다.
콘택홀(11)형성후, 보호막(10)위에 화소전극(141) 및 접속 패턴(12)을 형성한다. 이에 따라 상층의 접속 패턴(12)과 게이트 메탈 전극(7)이 접속된다. 따라서, 접속 패턴(12)을 통해 공통 전위를 공급할 수 있다. 이상의 공정에 의해, TFT어레이 기판이 완성된다.
이상으로부터, 게이트 절연막(6)의 커패시터 하부전극(20)의 가장자리부에 있어서의 스텝커버리지가 양호하여, 게이트 절연 내압이 향상된다. 또한 각각의 콘택홀을 동일 공정에 의해 형성할 수 있다. 또한, 화소전극(141) 및 접속 패턴(12)을 동일 공정으로 형성할 수 있다. 이것들에 의해, 공정수의 증가를 방지할 수 있다. 따라서, 생산성을 향상시킬 수 있다. 따라서, 본 발명에 의해, 고생산성, 고신뢰성, 고제품 수율의 표시장치를 제공하는 것이 가능하게 된다.
도 1은 본 발명의 실시예에 따른 표시장치에 이용되는 TFT어레이 기판의 구성을 나타내는 평면도이다.
도 2는 본 발명의 실시예 1에 따른 표시장치의 일부인 커패시터의 평면도이다.
도 3은 본 발명의 실시예 1에 따른 표시장치의 일부인 커패시터의 단면도이다.
도 4는 본 발명의 실시예 2에 따른 표시장치의 일부인 커패시터의 평면도이다.
도 5는 본 발명의 실시예 2에 따른 표시장치의 일부인 커패시터의 단면도이다.
도 6은 종래의 표시장치의 일부인 커패시터의 평면도이다.
도 7은 종래의 표시장치의 일부인 커패시터의 단면도이다.
[부호의 설명]
1 : 기판 2 : 실리콘 질화막(바탕막)
3 : 실리콘 산화막(바탕막) 4 : 다결정 실리콘 막
5 : 콘택 메탈막 6 : 게이트 절연막
7 : 게이트 메탈 전극 8 : 층간 절연막
9 : 신호선 10 : 보호막
11 : 콘택홀 12 : 접속 패턴
14 : 반도체 박막 20 : 커패시터 하부전극
21 : 인출 배선 110 : 기판
111 : 표시 영역 112 : 액틀 영역
113 : 게이트 배선 114 : 신호선
115 : 주사신호 구동회로부 116 : 표시신호 구동회로부
117 : 화소 118 : 외부배선
119 : 외부배선 120 : TFT
130 : 커패시터 140 : 액정 화소
141 : 화소 전극

Claims (6)

  1. 기판과,
    상기 기판 위에 형성된 다결정 실리콘막과 상기 다결정 실리콘 막 위에 설치된 콘택 메탈막을 가지는 커패시터 하부전극과,
    상기 커패시터 하부전극 위에 형성된 게이트 절연막과,
    상기 게이트 절연막 위의 상기 커패시터 하부전극과 대향하는 위치에, 윗면에서 보아 상기 커패시터 하부전극의 내측에 배치되도록 형성된 게이트 메탈 전극 을 구비하는 것을 특징으로 하는 표시장치.
  2. 제 1항에 있어서,
    상기 게이트 메탈 전극으로부터 인출된 폭 15㎛이하의 인출 배선이, 상기 커패시터 하부전극의 가장자리를 넘고 있는 것을 특징으로 하는 표시장치.
  3. 제 1항에 있어서,
    상기 게이트 메탈 전극이, 콘택홀을 통해 상층의 접속 패턴에 접속하고,
    상기 상층의 접속 패턴이, 상기 커패시터 하부전극의 가장자리부를 넘는 것을 특징으로 하는 표시장치.
  4. 기판 위에, 다결정 실리콘 막과 상기 다결정 실리콘 막 위에 배치된 콘택 메탈막을 가지는 커패시터 하부전극을 형성하는 커패시터 하부전극 형성공정과,
    상기 커패시터 하부전극 위에 게이트 절연막을 형성하는 게이트 절연막 형성 공정과,
    상기 게이트 절연막 위에 윗면에서 보아 상기 커패시터 하부전극의 내측에 배치되는 게이트 메탈 전극을 형성하는 게이트 메탈전극 형성공정을 구비한 것을 특징으로 하는 표시장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 게이트 메탈 전극 형성공정에서는, 상기 게이트 메탈 전극으로부터 인출된 폭 15㎛이하의 인출 배선을, 상기 커패시터 하부전극의 가장자리를 넘도록 형성하는 것을 특징으로 하는 표시장치의 제조 방법.
  6. 제 4항에 있어서,
    상기 게이트 메탈 전극의 상층에 콘택홀을 통해 상기 게이트 메탈 전극과 접속하는 접속 패턴을, 상기 커패시터 하부전극의 가장자리를 넘도록 형성하는 접속패턴 형성공정을 더 구비하는 것을 특징으로 하는 표시장치의 제조 방법.
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